JPH0993114A - レベル変換回路、内部電位発生回路および内部電位発生ユニット、半導体装置およびトランジスタ製造方法 - Google Patents

レベル変換回路、内部電位発生回路および内部電位発生ユニット、半導体装置およびトランジスタ製造方法

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JPH0993114A
JPH0993114A JP7309603A JP30960395A JPH0993114A JP H0993114 A JPH0993114 A JP H0993114A JP 7309603 A JP7309603 A JP 7309603A JP 30960395 A JP30960395 A JP 30960395A JP H0993114 A JPH0993114 A JP H0993114A
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Abstract

(57)【要約】 【課題】 貫通電流を阻止することのできるレベル変換
回路を提供することである。 【解決手段】 この発明によるレベル変換回路は、ＰＭ
ＯＳトランジスタ１，９からなる第１の電流遮断回路、
ＮＭＯＳトランジスタ７，１５からなる第２の電流遮断
回路、ＰＭＯＳトランジスタ３，１１とＮＭＯＳトラン
ジスタ５，１３からなるレベルシフト回路およびインバ
ータ１７，１９を含む。ＰＭＯＳトランジスタ１および
ＮＭＯＳトランジスタ１５またはＰＭＯＳトランジスタ
９およびＮＭＯＳトランジスタ７は、昇圧電位Ｖｐｐを
有するノードと接地ノードとの間に貫通電流が流れる状
態になる前に、オフになる。このため、昇圧電位Ｖｐｐ
を有するノードと接地ノードとの間の貫通電流を阻止で
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力された信号の
レベルを変換するレベル変換回路、内部電位を発生する
内部電位発生回路、内部電位を発生する内部電位発生ユ
ニット、半導体装置およびトランジスタ製造方法に関
し、特に、貫通電流を阻止することのできるレベル変換
回路、内部電位発生の効率を良くすることのできる内部
電流発生回路、能力の設定を容易にすることのできる内
部電位発生ユニット、信頼性の高い半導体装置および高
耐圧のトランジスタ製造方法に関する。
【０００２】
【従来の技術】従来のレベル変換回路は、たとえば、特
開平４−２２３７１３号公報、特開平４−２６９０１１
号公報および特開平２−３７８２３号公報に開示されて
いる。
【０００３】図７５は、従来のレベル変換回路の詳細を
示す回路図である。図７５において、従来のレベル変換
回路は、ＰＭＯＳトランジスタ３，９、ＮＭＯＳトラン
ジスタ５，１３およびインバータ１７を含む。ＰＭＯＳ
トランジスタ３とＮＭＯＳトランジスタ５とは、昇圧電
位Ｖｐｐを有するノードと接地ノードとの間に直列に接
続される。
【０００４】ＰＭＯＳトランジスタ９とＮＭＯＳトラン
ジスタ１３とは、昇圧電位Ｖｐｐを有するノードと接地
ノードとの間に直列に接続される。ＰＭＯＳトランジス
タ３のゲートは、ＮＭＯＳトランジスタ１３のドレイン
に接続される。ＰＭＯＳトランジスタ９のゲートは、Ｎ
ＭＯＳトランジスタ５のドレインに接続される。
【０００５】ＮＭＯＳトランジスタ５のゲートには信号
ＩＮが入力される。ＮＭＯＳトランジスタ１３のゲート
には、インバータ１７により反転された信号ＩＮが入力
される。ＰＭＯＳトランジスタ９とＮＭＯＳトランジス
タ１３との間のノードは出力ノードであり、そこからレ
ベル変換された信号ＯＵＴが出力される。
【０００６】動作について説明する。信号ＩＮは、電源
電位Ｖｃｃと接地電位ＧＮＤをそれぞれ、「Ｈ」レベル
と「Ｌ」レベルとするクロック信号である。信号ＩＮ
が、「Ｈ」レベルのときには、ＮＭＯＳトランジスタ５
およびＰＭＯＳトランジスタ９がオンになる。このた
め、昇圧電位Ｖｐｐのレベルを有する信号ＯＵＴが出力
されることになる。すなわち、電源電位Ｖｃｃレベルの
信号ＩＮが、それより高いレベルの昇圧電位Ｖｐｐを有
する信号ＯＵＴに変換されたことになる。
【０００７】信号ＩＮが「Ｌ」レベルのときには、ＰＭ
ＯＳトランジスタ３およびＮＭＯＳトランジスタ１３が
オンになる。このため、接地電位のレベルを有する信号
ＯＵＴが出力されることになる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
レベル変換回路においては、ＰＭＯＳトランジスタ３と
ＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ９
とＮＭＯＳトランジスタ１３とが同時にオンする場合が
ある。信号ＩＮが「Ｌ」レベルのときには、ＮＭＯＳト
ランジスタ５およびＰＭＯＳトランジスタ９はオフにな
っている。次に信号ＩＮが、「Ｈ」レベルになったとき
には、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジ
スタ１３がオフする前に、ＰＭＯＳトランジスタ９およ
びＮＭＯＳトランジスタ５がオンする場合がある。
【０００９】また、信号ＩＮが、「Ｈ」レベルの場合に
は、ＰＭＯＳトランジスタ３およびＮＭＯＳトランジス
タ１３はオフになっている。次に「Ｌ」レベルの信号Ｉ
Ｎが入力されたときに、ＰＭＯＳトランジスタ９および
ＮＭＯＳトランジスタ５がオフする前にＰＭＯＳトラン
ジスタ３およびＮＭＯＳトランジスタ１３がオンになる
場合もある。
【００１０】以上のことから、従来のレベル変換回路に
おいては、昇圧電位Ｖｐｐを有するノードから接地ノー
ドへ貫通電流が流れるという問題点があった。
【００１１】この発明は、このような問題点を解決する
ためになされたもので、貫通電流を阻止することのでき
るレベル変換回路を提供することを目的とする。
【００１２】この発明の他の目的は、効率的に内部電位
を発生することのできる内部電位発生回路を提供するこ
とである。
【００１３】この発明のさらに他の目的は、能力を容易
に切換えることのできる内部電位発生ユニットを提供す
ることである。
【００１４】この発明のさらに他の目的は、信頼性の高
い半導体装置を提供することである。
【００１５】この発明のさらに他の目的は、高電圧が印
加された場合でも、破壊されない信頼性の高いトランジ
スタの製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明の請求項１のレベ
ル変換回路では、第１のレベルの信号に応じて、第２の
レベルの信号を出力するレベルシフト手段を備え、レベ
ルシフト手段は、第２のレベルの電位を供給する第１の
ノードと、第３のレベルの電位を供給する第２のノード
との間に接続され、第１のレベルの信号が入力される入
力部と、第１のノードと、第２のノードとの間に接続さ
れ、入力部に第１のレベルの信号が入力されたことに応
じて、第２のレベルの信号を出力する出力部とを含み、
入力部または出力部は、第１のレベルの信号の遷移に応
じて、貫通して電流が流れる状態になり、レベルシフト
手段と、第１のノードとの間に接続される第１の電流遮
断手段と、レベルシフト手段と、第２のノードとの間に
接続される第２の電流遮断手段とをさらに備え、第１の
電流遮断手段は、第１のレベルの信号が入力される前
に、第１のノードと入力部との間の電流経路を遮断し、
第１のレベルの信号の入力が停止される前に、第１のノ
ードと出力部との間の電流経路を遮断し、第２の電流遮
断手段は、第１のレベルの信号が入力される前に、第２
のノードと出力部との間の電流経路を遮断し、第１のレ
ベルの信号の入力が停止される前に、第２のノードと入
力部との間の電流経路を遮断する。
【００１７】本発明の請求項２のレベル変換回路では、
請求項１に記載のレベル変換回路において、入力部は、
入力部用の第１導電型トランジスタと、入力部用の第１
導電型トランジスタと直列に接続され、第１のレベルの
信号を、その制御電極に受ける入力部用の第２導電型ト
ランジスタとを含み、入力部用の第１導電型トランジス
タと、入力部用の第２導電型トランジスタとは、第１の
レベルの信号の遷移時に、同時にオンし、出力部は、出
力部用の第１導電型トランジスタと、出力部用の第１導
電型トランジスタと直列に接続され、第１のレベルの信
号を反転した信号を、その制御電極に受ける、出力部用
の第２導電型トランジスタとを含み、出力部用の第１導
電型トランジスタと、出力部用の第２導電型トランジス
タとは、第１のレベルの信号の遷移時に、同時にオン
し、第１の電流遮断手段は、第１のノードと、入力部用
の第１導電型トランジスタの一方の電極との間に接続さ
れる入力部電流遮断用の第１導電型トランジスタと、第
１のノードと、出力部用の第１導電型トランジスタの一
方の電極との間に接続される出力部電流遮断用の第１導
電型トランジスタとを含み、第２の電流遮断手段は、第
２のノードと、入力部用の第２導電型トランジスタの一
方の電極との間に接続される入力部電流遮断用の第２導
電型トランジスタと、第２のノードと、出力部用の第２
導電型トランジスタの一方の電極との間に接続される出
力部電流遮断用の第２導電型トランジスタとを含み、入
力部電流遮断用の第１導電型トランジスタおよび出力部
電流遮断用の第２導電型トランジスタは、第１のレベル
の信号が、入力部用の第２の導電型トランジスタに入力
される前に、オフになり、出力部電流遮断用の第１導電
型トランジスタおよび入力部電流遮断用の第２導電型ト
ランジスタは、入力部用の第２導電型トランジスタへ
の、第１のレベルの信号の入力が停止される前にオフに
なる。
【００１８】本発明の請求項３のレベル変換回路では、
第１のレベルの信号に応じて第２のレベルの信号を出力
するレベルシフト手段を備え、レベルシフト手段は、第
２のレベルの電位を供給する第１のノードと、第３のレ
ベルの電位を供給する第２のノードとの間に接続され、
第１のレベルの信号が入力される入力部と、第１のノー
ドと、第２のノードとの間に接続され、入力部に第１の
レベルの信号が入力されたことに応じて、第２のレベル
信号を出力する出力部とを含み、入力部または出力部
は、第１のレベルの信号の遷移に応じて、貫通して電流
が流れる状態になり、レベルシフト手段と、第１のノー
ドとの間に接続される第１の電流遮断手段と、レベルシ
フト手段と、第２のノードとの間に接続される第２の電
流遮断手段とをさらに備え、第１の電流遮断手段は、第
１のレベルの信号が入力されるときに、第１のノードと
入力部との間の電流経路を遮断し、第１のレベルの信号
の入力が停止されるときに、第１のノードと出力部との
間の電流経路を遮断し、第２の電流遮断手段は、第１の
レベルの信号が入力されるときに、第２のノードと出力
部との間の電流経路を遮断し、第１のレベルの信号の入
力が停止されるときに、第２のノードと入力部との間の
電流経路を遮断する。
【００１９】本発明の請求項４のレベル変換回路では、
請求項３に記載のレベル変換回路において、入力部は、
入力部用の第１導電型トランジスタと、入力部用の第１
導電型と直列に接続され、第１のレベルの信号を、その
制御電極に受ける入力部用の第２導電型トランジスタと
を含み、入力部用の第１導電型トランジスタと、入力部
用の第２導電型トランジスタとは、第１のレベルの信号
の遷移時に、同時にオンし、出力部は、出力部用の第１
導電型トランジスタと、出力部用の第１導電型トランジ
スタと直列に接続され、第１のレベルの信号を反転した
信号を、その制御電極に受ける出力部用の第２導電型ト
ランジスタとを含み、出力部用の第１導電型トランジス
タと、出力部用の第２導電型トランジスタとは、第１の
レベルの信号の遷移時に、同時にオンし、第１の電流遮
断手段は、第１のノードと、入力部用の第１導電型トラ
ンジスタの一方の電極との間に接続される入力部電流遮
断用の第１導電型トランジスタと、第１のノードと、出
力部用の第１導電型トランジスタの一方の電極との間に
接続される出力部電流遮断用の第１導電型トランジスタ
とを含み、第２の電流遮断手段は、第２のノードと、入
力部用の第２導電型トランジスタの一方の電極との間に
接続される入力部電流遮断用の第２導電型トランジスタ
と、第２のノードと、出力部用の第２導電型トランジス
タの一方の電極との間に接続される出力部電流遮断用の
第２導電型トランジスタとを含み、入力部電流遮断用の
第１導電型トランジスタおよび出力部電流遮断用の第２
導電型トランジスタは、第１のレベルの信号が、入力部
用の第２導電型トランジスタに入力されるときに、オフ
になり、出力部電流遮断用の第１導電型トランジスタお
よび入力部電流遮断用の第２導電型トランジスタは入力
部用の第２導電型トランジスタへの、第１のレベルの信
号の入力が停止されるときにオフになる。
【００２０】本発明の請求項５のレベル変換回路では、
請求項２または４に記載のレベル変換回路において、第
１の電流遮断手段は、入力部電流遮断用の第１導電型ト
ランジスタと、入力部用の第１導電型トランジスタとの
間のノードの電位を設定するための第１の入力部電位設
定手段と、出力部電流遮断用の第１導電型トランジスタ
と、出力部用の第１導電型トランジスタとの間のノード
の電位を設定するための第１の出力部電位設定手段とを
さらに含み、第２の電流遮断手段は、入力部電流遮断用
の第２導電型トランジスタと、入力部用の第２導電型ト
ランジスタとの間のノードの電位を設定するための第２
の入力部電位設定手段と、出力部電流遮断用の第２導電
型トランジスタと、出力部用の第２導電型トランジスタ
との間のノードの電位を設定するための第２の出力部電
位設定手段とをさらに含む。
【００２１】本発明の請求項６のレベル変換回路では、
請求項５に記載のレベル変換回路において、第１の入力
部電位設定手段は、入力部電流遮断用の第１導電型トラ
ンジスタに並列に接続される第１の入力部用の抵抗であ
り、第１の出力部電位設定手段は、出力部電流遮断用の
第１導電型トランジスタに並列に接続される第１の出力
部用の抵抗であり、第２の入力部電位設定手段は、入力
部電流遮断用の第２導電型トランジスタに並列に接続さ
れる第２の入力部用の抵抗であり、第２の出力部電位設
定手段は、出力部電流遮断用の第２導電型トランジスタ
に並列に接続される第２の出力部用の抵抗である。
【００２２】本発明の請求項７のレベル変換回路では、
請求項５に記載のレベル変換回路において、第１の入力
部電位設定手段は、入力部電流遮断用の第１導電型トラ
ンジスタに並列に接続される第１導電型トランジスタで
あり、第１の出力部電位設定手段は、出力部電流遮断用
の第１導電型トランジスタに並列に接続される第１導電
型トランジスタであり、第２の入力部電位設定手段は、
入力部電流遮断用の第２導電型トランジスタに並列に接
続される第２導電型トランジスタであり、第２の出力部
電位設定手段は、出力部電流遮断用の第２導電型トラン
ジスタに並列に接続される第２導電型トランジスタであ
る。
【００２３】本発明の請求項８のレベル変換回路では、
請求項１に記載のレベル変換回路において、第１のレベ
ルの信号を遅延させて、入力部に入力する遅延手段をさ
らに備え、第１の電流遮断手段は、第１の電流遮断手段
への、遅延前の第１のレベルの信号の入力に応じて、第
１のノードと入力部との間の電流経路を遮断し、第１の
電流遮断手段への、遅延前の第１のレベルの信号の入力
停止に応じて、第１のノードと出力部との間の電流経路
を遮断し、第２の電流遮断手段は、第２の電流遮断手段
への、遅延前の第１のレベルの信号の入力に応じて、第
２のノードと出力部との間の電流経路を遮断し、第２の
電流遮断手段への、遅延前の第１のレベルの信号の入力
停止に応じて、第２のノードと入力部との間の電流経路
を遮断する。
【００２４】本発明の請求項９のレベル変換回路では、
請求項８に記載のレベル変換回路において、入力部は、
入力部用の第１導電型トランジスタと、入力部用の第１
導電型トランジスタと直列に接続され、遅延された第１
のレベルの信号を、その制御電極に受ける入力部用の第
２導電型トランジスタとを含み、入力部用の第１導電型
トランジスタと、入力部用の第２導電型トランジスタと
は、第１のレベルの信号の遷移時に、同時にオンし、出
力部は、出力部用の第１導電型トランジスタと、出力部
用の第１導電型トランジスタと直列に接続され、遅延さ
れた第１のレベルの信号を反転した信号を、その制御電
極に受ける出力部用の第２導電型トランジスタとを含
み、出力部用の第１導電型トランジスタと、出力部用の
第２導電型トランジスタとは、第１のレベルの信号の遷
移時に、同時にオンし、第１の電流遮断手段は、第１の
ノードと、入力部用の第１導電型トランジスタの一方の
電極との間に接続される入力部電流遮断用の第１導電型
トランジスタと、第１のノードと、出力部用の第１導電
型トランジスタの一方の電極との間に接続される出力部
電流遮断用の第１導電型トランジスタとを含み、第２の
電流遮断手段は、第２のノードと、入力部用の第２導電
型トランジスタの一方の電極との間に接続される入力部
電流遮断用の第２導電型トランジスタと、第２のノード
と、出力部用の第２導電型トランジスタの一方の電極と
の間に接続される出力部電流遮断用の第２導電型トラン
ジスタとを含み、入力部電流遮断用の第１導電型トラン
ジスタおよび出力部電流遮断用の第２導電型トランジス
タは、遅延前の第１のレベルの信号に応じてオフにな
り、出力部電流遮断用の第１導電型トランジスタおよび
入力部電流遮断用の第２導電型トランジスタは、遅延前
の第１のレベルの信号の入力停止に応じてオフになる。
【００２５】本発明の請求項１０の内部電位発生回路で
は、パルスとして入力される第１のレベルの信号に応じ
て、第２のレベルの信号をパルスとして出力するレベル
変換手段を備え、レベル変換手段は、そこから出力され
る第２のレベルの信号の供給源となる第２のレベルの電
位を有する第１のノードと、第３のレベルの電位を有す
る第２のノードとの間に接続され、レベル変換手段は、
第１のレベルの信号に応じて第２のレベルの信号を出力
するレベルシフト手段を含み、レベルシフト手段は、第
１のレベルの信号が入力される入力部と、入力部に第１
のレベルの信号が入力されたことに応じて、第２のレベ
ルの信号を出力する出力部とを含み、入力部または出力
部は、第１のレベルの信号の遷移に応じて、貫通して電
流が流れる状態になり、レベルシフト手段は、レベルシ
フト手段と、第１のノードとの間に接続される第１の電
流遮断手段と、レベルシフト手段と、第２のノードとの
間に接続される第２の電流遮断手段とをさらに含み、第
１の電流遮断手段は、第１のレベルの信号が入力される
前に、第１のノードと入力部との間の電流経路を遮断
し、第１のレベルの信号の入力が停止される前に、第１
のノードと出力部との間の電流経路を遮断し、第２の電
流遮断手段は、第１のレベルの信号が入力される前に、
第２のノードと出力部との間の電流経路を遮断し、第１
のレベルの信号の入力が停止される前に、第２のノード
と入力部との間の電流経路を遮断し、レベル変換手段か
らパルスとして出力される第２のレベルの信号に応じ
て、電荷を断続的に出力するポンプ手段をさらに備え、
ポンプ手段の出力ノードである第３のノードは、断続的
に出力される電荷により、内部電位としての第２のレベ
ルの電位にされ、第１のノードと第３のノードとが接続
され、ポンプ手段は、レベル変換手段からパルスとして
出力される第２のレベルの信号に応答して、その電位が
変化する第４のノードに、その制御電極が接続される電
荷伝達トランジスタを含み、電荷伝達トランジスタは、
第４のノードの電位が、第２のレベルの信号の出力に応
じた第４のレベルになったときにオンし、電荷を第３の
ノードに出力し、第４のレベルの電位と第２のレベルの
電位との電位差の絶対値は、電荷伝達トランジスタのし
きい値電圧の絶対値より大きい。
【００２６】本発明の請求項１１の内部電位発生回路
は、パルスとして入力される第１のレベルの信号に応じ
て、第２のレベルの信号をパルスとして出力するレベル
変換手段を備え、レベル変換手段は、そこから出力され
る第２のレベルの信号の供給源となる第２のレベルの電
位を有する第１のノードと第３のレベルの電位を有する
第２のノードとの間に接続され、レベル変換手段は、第
１のレベルの信号に応じて第２のレベルの信号を出力す
るレベルシフト手段を含み、レベルシフト手段は、第１
のレベルの信号が入力される入力部と、入力部に第１の
レベルの信号が入力されたことに応じて、第２のレベル
の信号を出力する出力部とを含み、入力部または出力部
は、第１のレベルの信号の遷移に応じて、貫通して電流
が流れる状態になり、レベルシフト手段は、レベルシフ
ト手段と、第１のノードとの間に接続される第１の電流
遮断手段と、レベルシフト手段と、第２のノードとの間
に接続される第２の電流遮断手段とをさらに含み、第１
の電流遮断手段は、第１のレベルの信号が入力されると
きに、第１のノードと入力部との間の電流経路を遮断
し、第１のレベルの信号の入力が停止されるときに、第
１のノードと出力部との間の電流経路を遮断し、第２の
電流遮断手段は、第１のレベルの信号が入力されるとき
に、第２のノードと出力部との間の電流経路を遮断し、
第１のレベルの信号の入力が停止されるときに、第２の
ノードと入力部との間の電流経路を遮断し、レベル変換
手段からパルスとして出力される第２のレベルの信号お
よびパルスとして入力されるポンプ駆動信号に応じて、
電荷を断続的に出力するポンプ手段をさらに備え、ポン
プ手段の出力ノードである第３のノードは、断続的に出
力される電荷により、内部電位としての第２のレベルの
電位にされ、第１のノードと第３のノードとは接続さ
れ、ポンプ手段は、レベル変換手段からパルスとして出
力される第２のレベルの信号に応答して、その電位が変
化する第４のノードに、その制御電極が接続される電荷
伝達トランジスタを含み、電荷伝達トランジスタは、第
４のノードの電位が、第２のレベルの信号の出力に応じ
た第４のレベルになったときにオンし、電荷を第３のノ
ードに出力し、第４のレベルの電位と第２のレベルの電
位との電位差の絶対値は、電荷伝達トランジスタのしき
い値電圧の絶対値より大きい。
【００２７】本発明の請求項１２の内部電位発生回路で
は、請求項１０または１１に記載の内部電位発生回路に
おいて、ポンプ手段は、レベル変換手段からパルスとし
て出力される第２のレベルの信号に応答して、その電位
が変化する第４のノードの電位の変化の絶対値が、所定
値よりも小さく変化するように、第４のノードの電位を
決定する電位決定手段を含む。
【００２８】本発明の請求項１３の内部電位発生回路で
は、請求項１２に記載の内部電位発生回路において、電
位決定手段は、第３のノードと、第４のノードとの間に
直列に接続される少なくとも１つのトランジスタであ
り、少なくとも１つのトランジスタはダイオード接続さ
れる。
【００２９】本発明の請求項１４の内部電位発生回路で
は、請求項１０または１１に記載の内電位発生回路にお
いて、ポンプ手段は、その一方の電極が、レベル変換手
段からパルスとして出力される第２のレベルの信号に応
答して、その電位が変化する第４のノードに接続される
トランジスタを含み、トランジスタは、第４のノードに
接続された一方の電極に第４のレベルの電位が繰り返し
印加されても、破壊されない。
【００３０】本発明の請求項１５の内部電位発生回路で
は、パルスとして入力される第１のレベルの信号に応じ
て、第２のレベルの信号をパルスとして出力するレベル
変換手段を備え、レベル変換手段は、そこから出力され
る第２のレベルの信号の供給源となる第２のレベルの電
位を有する第１のノードと、第３のレベルの電位を有す
る第２のノードとの間に接続され、レベル変換手段は、
第１のノードと、第２のノードとの間に接続され、第１
のレベルの信号が入力される入力部と、第１のノード
と、第２のノードとの間に接続され、入力部に第１のレ
ベルの信号が入力されることに応じて、第２のレベルの
信号を出力する出力部とを含み、入力部は、その一方電
極が第１のノードに接続される入力部用の第１導電型ト
ランジスタと、その一方電極が第２のノードに接続さ
れ、第１のレベルの信号を、その制御電極に受ける入力
部用の第２導電型トランジスタと、入力部用の第１導電
型トランジスタの他方電極と第３のノードとの間に接続
される入力部用の第１電流遮断手段と、入力部用の第２
導電型トランジスタの他方電極と第３のノードとの間に
接続される入力部用の第２電流遮断手段とを含み、入力
部用の第１電流遮断手段は、第１のレベルの信号が入力
される前に入力部用の第１導電型トランジスタと第３の
ノードとの間の電流経路を遮断し、第１のレベルの信号
の入力が停止される前に、入力用の第１導電型トランジ
スタと第３のノードとの間を導通させ、入力部用の第２
電流遮断手段は、第１のレベルの信号の入力が停止され
る前に、入力部用の第２導電型トランジスタと第３のノ
ードとの間の電流経路を遮断し、第１のレベルの信号が
入力される前に、入力部用の第２導電型トランジスタと
第３のノードとの間を導通させ、出力部は、その一方電
極が第１のノードに接続される出力部用の第１導電型ト
ランジスタト、その一方電極が第２のノードに接続さ
れ、第１のレベルの信号を反転した信号を、その制御電
極に受ける出力部用の第２導電型トランジスタと、出力
部用の第１導電型トランジスタの他方電極と第４のノー
ドとの間に接続される出力部用の第１電流遮断手段と、
出力部用の第２導電型トランジスタの他方電極と第４の
ノードとの間に接続される出力部用の第２電流遮断手段
とを含み、出力部用の第１電流遮断手段は、第１のレベ
ルの信号の入力が停止される前に出力部用の第１導電型
トランジスタと第４のノードとの間の電流経路を遮断
し、第１のレベルの信号が入力される前に、出力部用の
第１導電型トランジスタと前記第４のノードとの間を導
通させ、出力部用の第２電流遮断手段は、第１のレベル
の信号が入力される前に、出力部用の第２導電型トラン
ジスタと第４のノードとの間に電経路を遮断し、第１の
レベルの信号の入力が停止される前に、出力部用の第２
導電型トランジスタと第４のノードとの間を導通させ、
入力部用の第１導電型トランジスタの制御電極は、第４
のノードに接続され、出力部用の第１導電型トランジス
タの制御電極は、第３のノードに接続され、レベル変換
手段からパルスとして出力される第２のレベルの信号に
応じて、電荷を断続的に出力するポンプ手段をさらに備
え、ポンプ手段の出力ノードである第５のノードは断続
的に出力される電荷により、内部電位としての前記第２
のレベルの電位にされ、第１のノードと第５のノードと
が接続され、ポンプ手段は、レベル変換手段からパルス
として出力される第２のレベルの信号に応答して、その
電位が変化する第６のノードに、その制御電極が接続さ
れる電荷伝達トランジスタを含み、電荷伝達トランジス
タは、第６のノードの電位が、第２のレベルの信号の出
力に応じて第４のレベルになったときにオンし、電荷を
第５のノードに出力し、第４のレベルの電位と第２のレ
ベルの電位との電位差の絶対値は、電荷伝達トランジス
タのしきい値電圧の絶対値より大きい。
【００３１】本発明の請求項１６の内部電位発生回路で
は、パルスとして入力される第１のレベルの信号に応じ
て、第２のレベルの信号をパルスとして出力するレベル
変換手段を備え、レベル変換手段は、そこから出力され
る第２のレベルの信号の供給源となる第２のレベルの電
位を有する第１のノードと第３のレベルの電位を有する
第２のノードとの間に接続され、レベル変換手段は、第
１のノードと、第２のノードとの間に接続され、第１の
レベルの信号が入力される入力部と、第１のノードと、
第２のノードとの間に接続され、入力部に第１のレベル
の信号が入力されたことに応じて、第２のレベルの信号
を出力する出力部とを含み、入力部は、その一方電極が
第１のノードに接続される入力部用の第１導電型トラン
ジスタと、その一方電極が第２のノードに接続され、第
１のレベルの信号をその制御電極に受ける入力部用の第
２導電型トランジスタと、入力部用の第１導電型トラン
ジスタの他方電極と第３のノードとの間に接続される入
力部用の第１電流遮断手段と、入力部用の第２導電型ト
ランジスタの他方電極と第３のノードとの間に接続され
る入力部用の第２電流遮断手段とを含み、入力部用の第
１電流遮断手段は、第１のレベルの信号が入力されると
きに、入力部用の第１導電型トランジスタと第３のノー
ドとの間の電流経路を遮断し、第１のレベルの信号の入
力部が停止されるときに、入力部用の第１導電型トラン
ジスタと第３のノードとの間を導通させ、入力部用の第
２電流遮断手段は、第１のレベルの信号の入力が停止さ
れるときに、入力部用の第２導電型トランジスタと第３
のノードとの間の電流経路を遮断し、第１のレベルの信
号が入力されるときに、入力第用の第２導電型トランジ
スタと第３のノードとの間を導通させ、出力部は、その
一方電極が第１のノードに接続される出力部用の第１導
電型トランジスタと、その一方電極が第２のノードに接
続され、第１のレベルの信号を反転した信号をその制御
電極に受ける出力部用の第２導電型トランジスタと、出
力部用の第１導電型トランジスタの他方電極と第４のノ
ードとの間に接続される出力部用の第１電流遮断手段
と、出力部用の第２導電型トランジスタの他方電極と第
４のノードとの間に接続される出力部用の第２電流遮断
手段とを含み、出力部用の第１電流遮断手段は、第１の
レベルの信号の入力が停止されるときに出力部用の第１
導電型トランジスタと第４のノードとの間の電流経路を
遮断し、第１のレベルの信号が入力されるときに、出力
部用の第１導電型トランジスタと第４のノードとの間を
導通させ、出力部用の第２電流遮断手段は、第１のレベ
ルの信号が入力されるときに、出力部用の第２導電型ト
ランジスタと第４のノードとの間の電流経路を遮断し、
第１のレベルの信号の入力が停止されるときに、出力部
用の第２導電型トランジスタと第４のノードとの間を導
通させ、入力部用の第１導電型トランジスタの制御電極
は第４のノードに接続され、出力部用の第１導電型トラ
ンジスタの制御電極は、第３のノードに接続され、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応じて、電荷を断続的に出力するポンプ手段をさ
らに備え、ポンプ手段の出力ノードである第５のノード
は、断続的に出力される電荷により、内部電位としての
第２のレベルの電位にされ、第１のノードと第５のノー
ドとは接続され、ポンプ手段は、レベル変換手段からパ
ルスとして出力される第２のレベルの信号に応答して、
その電位が変化する第６のノードに、その制御電極が接
続される電荷伝達トランジスタを含み、電荷伝達トラン
ジスタは、第６のノードの電位が、第２のレベルの信号
の出力に応じた第４のレベルになったときにオンし、電
荷を第５のノードに出力し、第４のレベルの電位と第２
のレベルの電位との電位差の絶対値は、電荷伝達トラン
ジスタのしきい値電圧の絶対値より大きい。
【００３２】本発明の請求項１７の内部電位発生回路で
は、請求項１５または１６に記載の内部電位発生回路に
おいて、ポンプ手段は、レベル変換手段からパルスとし
て出力される第２のレベルの信号に応答して、その電位
が変化する第６のノードの電位の変化の絶対値が、所定
値よりも小さく変化するように、第６のノードの電位を
決定する電位決定手段を含む。
【００３３】本発明の請求項１８の内部電位発生回路で
は、請求項１７に記載の内部電位発生回路において、電
位決定手段は、第５のノードと、第６のノードとの間に
直列に接続される少なくとも１つのトランジスタであ
り、少なくとも１つのトランジスタはダイオード接続さ
れる。
【００３４】本発明の請求項１９の内部電位発生回路で
は、請求項１５または１６に記載の内部電位発生回路に
おいて、ポンプ手段は、その一方電極が、レベル変換手
段からパルスとして出力される第２のレベルの信号に応
答して、その電位が変化する第６のノードに接続される
トランジスタを含み、そのトランジスタは、第６のノー
ドに接続された一方の電極に第４のレベルの電位が繰返
し印加されても破壊されない。
【００３５】本発明の請求項２０の内部電位発生回路で
は、請求項１３、１４、１８または１９のいずれか１項
に記載の内部電位発生回路において、そのトランジスタ
においては、異方性エッチングを経て、その制御電極の
側壁に絶縁膜を形成し、その絶縁膜に覆われていない不
純物を含む領域の表面上にレジストを形成し、不純物を
含む領域の濃度より高い不純物を、レジストが形成され
ていない、不純物を含む領域に注入することにより、不
純物を含む領域に濃度の高い部分が作られる。
【００３６】本発明の請求項２１の内部電位発生回路で
は、請求項１０、１１、１５または１６のいずれか１項
に記載の内部電位発生回路において、ポンプ手段は、チ
ャージポンプを行なう少なくとも１つのキャパシタと、
少なくとも１つのノードを所定の電位に固定する少なく
とも１つの電位固定ＭＯＳトランジスタとを含み、キャ
パシタはＭＯＳトランジスタであり、キャパシタ、電位
固定ＭＯＳトランジスタまたは電荷伝達トランジスタ
は、ウェルを形成することなく、半導体基板上に直接、
第１電極および第２電極が形成される。
【００３７】本発明の請求項２２の内部電位発生回路で
は、請求項１０、１１、１５または１６のいずれか１項
に記載の内部電位発生回路において、ポンプ手段は、チ
ャージポンプを行なうキャパシタを含み、キャパシタ
は、ディプリーショントランジスタである。
【００３８】本発明の請求項２３の内部電位発生回路で
は、請求項２２に記載の内部電位発生回路において、デ
ィプリーショントランジスタは、ウェルを形成すること
なく、半導体基板上に直接、第１および第２電極が形成
される。
【００３９】本発明の請求項２４の内部電位発生ユニッ
トでは、第１のノードに第１の内部電位を出力する第１
の内部電位発生手段と、第１のノードに第２の内部電位
を出力する第２の内部電位発生手段と、第１の内部電位
発生手段を駆動させるための第１の駆動信号をパルスと
して発生する第１の駆動信号発生手段と、第２の内部電
位発生手段を駆動させるための第２の駆動信号をパルス
として発生する第２の駆動信号発生手段と、第２の駆動
信号発生手段を制御する制御信号を発生する制御信号発
生手段とを備え、第２の駆動信号発生手段は、制御信号
に応じて、第２の駆動信号の発生を制御する。
【００４０】本発明の請求項２５の内部電位発生ユニッ
トでは、第１のノードに第１の内部電位を出力する第１
の内部電位発生手段と、第１のノードに第２の内部電位
を出力する第２の内部電位発生手段と、第１および第２
の内部電位発生手段を駆動させるための駆動信号を発生
する駆動信号発生手段と、第２の内部電位発生手段への
駆動信号の入力を制御する制御信号を発生することによ
り、第２の内部電位発生手段の駆動を制御する制御手段
とを備える。
【００４１】本発明の請求項２６のレベル変換回路で
は、第１のレベルの信号に応じて、第２のレベルの信号
を出力するレベル変換回路であって、第２のレベルの電
位を供給する第１のノードと、第３のレベルの電位を供
給する第２のノードとの間に接続され、第１のレベルの
信号が入力される入力部と、第１のノードと、第２のノ
ードとの間に接続され、入力部に第１のレベルの信号が
入力されたことに応じて、第２のレベルの信号を出力す
る出力部とを含み、入力部は、その一方電極が第１のノ
ードに接続される入力部用の第１導電型トランジスタ
と、その一方電極が第２のノードに接続され、第１のレ
ベルの信号を、その制御電極に受ける入力部用の第２導
電型トランジスタと、入力部用の第１導電型トランジス
タの他方電極と第３のノードとの間に接続される入力部
用の第１電流遮断手段と、入力部用の第２導電型トラン
ジスタの他方電極と第３のノードとの間接続される入力
部用の第２電流遮断手段とを含み、入力部用の第１電流
遮断手段は、第１のレベルの信号が入力される前に入力
部用の第１導電型トランジスタと第３のノードとの間の
電流経路を遮断し、第１のレベルの信号の入力が停止さ
れる前に、入力部用の第１導電型トランジスタと第３の
ノードとの間を導通させ、入力部用の第２電流遮断手段
は、第１のレベルの信号の入力が停止される前に、入力
部用の第２導電型トランジスタと第３のノードとの間の
電流経路を遮断し、第１のレベルの信号が入力される前
に、入力部用の第２導電型トランジスタと第３のノード
との間を導通させ、出力部はその一方電極が第１のノー
ドとに接続される出力部用の第１導電型トランジスタ
と、その一方電極が第２のノードに接続され、第１のレ
ベルの信号を反転した信号を、その制御電極に受ける出
力部用の第２導電型トランジスタと、出力部用の第１導
電型トランジスタの他方電極と第４のノードとの間に接
続される出力部用の第１電流遮断手段と、出力部用の第
２導電型トランジスタの他方電極と第４のノードとの間
に接続される出力部用の第２電流遮断手段とを含み、出
力部用の第１電流遮断手段は、第１のレベルの信号の入
力が停止される前に出力部用の第１導電型トランジスタ
と第４のノードとの間の電流経路を遮断し、第１のレベ
ルの信号が入力される前に、出力部用の第１導電型トラ
ンジスタと第４のノードとの間を導通させ、出力部用の
第２電流遮断手段は、第１のレベルの信号が入力される
前に、出力部用の第２導電型トランジスタと第４のノー
ドとの間の電流経路を遮断し、第１のレベルの信号の入
力が停止される前に、出力部用の第２導電型トランジス
タと第４のノードとの間を導通させ、入力部用の第１導
電型トランジスタの制御電極は、第４のノードに接続さ
れ、出力部用の第１導電型トランジスタの制御電極は、
第３のノードに接続される。本発明の請求項２７のレベ
ル変換回路では、請求項２６に記載のレベル変換回路に
おいて、入力部用の第１電流遮断手段および出力部用の
第１電流遮断手段は、第１導電型トランジスタであり、
その第１導電型トランジスタは、その制御電極に、第４
のレベルの信号が入力されたときにオフになり、第４の
レベルの信号の入力が停止されたときにオンになり、入
力部用の第２電流遮断手段および出力部用の第２電流遮
断手段は、第２導電型トランジスタであり、その第２導
電型トランジスタは、その制御電極に第４のレベルの信
号が入力されたときにオンになり、第４のレベルの信号
の入力が停止されたときにオフになり、第４のレベルの
信号は、第１のレベルの信号よりも早いタイミングで入
力または停止される。
【００４２】本発明の請求項２８のレベル変換回路で
は、第１のレベルの信号に応じて、第２のレベルの信号
を出力するレベル変換回路であって、第２のレベルの電
位を供給する第１のノードと、第３のレベルの電位を供
給する第２のノードとの間に接続され、第１のレベルの
信号が入力される入力部と、第１のノードと、第２のノ
ードとの間に接続され、入力部に第１のレベルの信号が
入力されることに応じて、第２のレベルの信号を出力す
る出力部とを含み、入力部は、その一方電極が第１のノ
ードに接続される入力部用の第１導電型トランジスタ
と、その一方電極が第２のノードに接続され、第１のレ
ベルの信号を、その制御電極に受ける入力部用の第２導
電型トランジスタと、入力部用の第１導電型トランジス
タの他方電極と第３のノードとの間に接続される入力部
用の第１電流遮断手段と、入力部用の第２の導電型トラ
ンジスタの他方電極と第３のノードとの間に接続される
入力部用の第２電流遮断手段とを含み、入力部用の第１
電流遮断手段は、第１のレベルの信号が入力されるとき
に入力部用の第１導電型トランジスタと第３のノードと
の間の電流経路を遮断し、第１のレベルの信号の入力が
停止されるときに、入力部用の第１導電型トランジスタ
と第３のノードとの間を導通させ、入力部用の第２電流
遮断手段は、第１のレベルの信号の入力が停止されると
きに、入力部用の第２導電型トランジスタと第３のノー
ドとの間の電流経路を遮断し、第１のレベルの信号が入
力されるときに、入力部用の第２導電型トランジスタと
第３のノードとの間を導通させ、出力部は、その一方電
極が第１のノードに接続される出力部用の第１導電型ト
ランジスタと、その一方電極が第２のノードに接続さ
れ、第１のレベルの信号を反転した信号を、その制御電
極に受ける出力部用の第２導電型トランジスタと、出力
部用の第１導電型トランジスタの他方電極と第４のノー
ドとの間に接続される出力部用の第１電流遮断手段と、
出力部用の第２導電型トランジスタの他方電極と第４の
ノードとの間に接続される出力部用の第２電流遮断手段
とを含み、出力部用の第１電流遮断手段は、第１のレベ
ルの信号の入力が停止されるときに出力部用の第１導電
型トランジスタと第４のノードとの間の電流経路を遮断
し、第１のレベルの信号が入力されるときに、出力部用
の第１導電型トランジスタと第４のノードとの間を導通
させ、出力部用の第２電流遮断手段は、第１のレベルの
信号が入力されるときに、出力部用の第２導電型トラン
ジスタと第４のノードとの間の電流経路を遮断し、第１
のレベルの信号の入力が停止されるときに、出力部用の
第２導電型トランジスタと前記第４のノードとの間を導
通させ、入力部用の第１導電型トランジスタの制御電極
は第４のノードに接続され、出力部用の第１導電型トラ
ンジスタの制御電極は、第３のノードに接続される。
【００４３】本発明の請求項２９のレベル変換回路で
は、請求項２８に記載のレベル変換回路において、入力
部用の第１電流遮断手段および出力部用の第１電流遮断
手段は、第１導電型トランジスタであり、その第１導電
型トランジスタは、その制御電極に第４のレベルの信号
が入力されたときにオフになり、第４のレベルの信号が
停止されたときにオンになり、入力部用の第２電流遮断
手段および出力部用の第２電流遮断手段は、第２導電型
トランジスタであり、その第２導電型トランジスタは、
その制御電極に第４のレベルの信号が入力されたときに
オンになり、第４のレベルの信号の入力が停止されたと
きにオフになり、第４のレベルの信号は、第１のレベル
の信号と同じタイミングで、入力または停止される。
【００４４】本発明の請求項３０の半導体装置では、第
１のトランジスタと、第２のトランジスタとを備え、第
１のトランジスタは、制御電極と、第１電極と、第２電
極とを含み、第１電極は、第１不純物領域と、第２電極
側に設けられ、第１不純物領域より低い濃度を有する第
２不純物領域とを含み、第２不純物領域の、制御電極長
方向の長さは、制御電極の側壁に異方性エッチングを経
て形成された絶縁膜の制御電極長方向の長さによって決
定され、第２のトランジスタは、制御電極と、第１電極
と、第２電極とを含み、第２電極は、第１不純物領域
と、第２電極側に設けられ、第１不純物領域より低い濃
度を有する第２不純物領域とを含み、第２のトランジス
タの第２不純物領域の、制御電極長方向の長さは、第１
のトランジスタの第２不純物領域の、制御電極長方向の
長さより長い。
【００４５】本発明の請求項３１の半導体装置では、外
部信号に応答して動作を開始し、基板電位を発生する基
板電位発生手段と、内部信号に応答して動作を開始し、
昇圧電位を発生する昇圧電位発生手段と、外部信号の入
力より遅いタイミングで内部信号を発生する内部信号発
生手段とを備える。
【００４６】本発明の請求項３２の半導体装置では、請
求項３１に記載の半導体装置において、外部信号は、外
部電源電位であり、内部信号は、内部電源電位であり、
内部信号発生手段は、外部電源電位に基づき、内部電源
電位を発生する内部電源電位発生手段である。
【００４７】本発明の請求項３３のトランジスタ製造方
法では、半導体基板に形成された制御電極および不純物
を含む領域の表面上に絶縁膜を形成するステップと、異
方性エッチングして、制御電極の側壁に、絶縁膜を残す
ステップと、側壁の絶縁膜に覆われていない不純物を含
む領域の表面上に、レジストを形成するステップと、不
純物を含む領域より濃度の高い不純物を、レジストが形
成されていない不純物の領域に注入し、不純物を含む領
域に濃度の高い部分を形成するステップとを含む。
【００４８】請求項１のレベル変換回路においては、第
１および第２の電流遮断手段は、レベルシフト手段の入
力部または出力部に貫通電流が流れる状態になる前に、
第１のノードと第２のノードとの間の電流経路を遮断す
る。
【００４９】本発明の請求項２のレベル変換回路におい
ては、入力部電流遮断用の第１導電型トランジスタおよ
び出力部電流遮断用の第２導電型トランジスタは第１の
レベルの信号が入力される前にオフになる。出力部電流
遮断用第１導電型トランジスタおよび入力部電流遮断用
の第２導電型トランジスタは、第１のレベルの信号の入
力が停止される前にオフになる。
【００５０】すなわち、入力部電流遮断用の第１導電型
トランジスタ、出力部電流遮断用の第２導電型トランジ
スタ、出力部電流遮断用第１導電型トランジスタまたは
入力部電流遮断用の第２導電型トランジスタは、レベル
シフト手段の入力部または出力部に貫通電流が流れる状
態になる前に、第１のノードと第２のノードとの間の電
流経路を遮断する。
【００５１】本発明の請求項３のレベル変換回路におい
ては、第１および第２の電流遮断手段は、レベルシフト
手段の入力部または出力部に貫通電流が流れる状態にな
るときに、第１のノードと第２のノードとの間の電流経
路を遮断する。
【００５２】本発明の請求項４のレベル変換回路におい
ては、入力部電流遮断用の第１導電型トランジスタおよ
び出力部電流遮断用の第２導電型トランジスタは、第１
のレベルの信号が入力されるときにオフになる。出力部
電流遮断用の第１導電型トランジスタおよび入力部電流
遮断用の第２導電型トランジスタは、第１のレベルの信
号の入力が停止されるときにオフになる。
【００５３】すなわち、入力部電流遮断用の第１導電型
トランジスタ、出力部電流遮断用の第２導電型トランジ
スタ、出力部電流遮断用の第１導電型トランジスタまた
は入力部電流遮断用の第２導電型トランジスタは、レベ
ルシフト手段の入力部または出力部に貫通電流が流れる
状態になるときに、第１のノードと第２のノードとの間
の電流経路を遮断する。
【００５４】本発明の請求項５のレベル変換回路におい
ては、第１の入力部電位設定手段、第１の出力部電位設
定手段、第２の入力部電位設定手段および第２の出力部
電位設定手段は、それぞれ、入力部電流遮断用の第１導
電型トランジスタと入力部第１導電型トランジスタの間
のノード、出力部電流遮断用の第１導電型トランジスタ
と出力部第１導電型トランジスタとの間のノード、入力
電流遮断用の第２導電型トランジスタと入力部第２導電
型トランジスタとの間のノードおよび出力部電流遮断用
第２導電型トランジスタと出力部第２導電型トランジス
タとの間のノードの電位を所定の電位に設定する。
【００５５】本発明の請求項６のレベル変換回路におい
ては、第１の入力部用の抵抗、第１の出力部用の抵抗、
第２の入力部用の抵抗および第２の出力部用の抵抗は、
それぞれ、入力部電流遮断用の第１導電型トランジスタ
と入力部第１導電型トランジスタとの間のノード、出力
部電流遮断用の第１導電型トランジスタと出力部第１導
電型トランジスタとの間のノード、入力部電流遮断用の
第２導電型トランジスタと入力部第２導電型トランジス
タとの間のノードおよび出力部電流遮断用の第２導電型
トランジスタと出力部第２導電型トランジスタとの間の
ノードの電位を所定の電位に設定する。
【００５６】本発明の請求項７のレベル変換回路におい
ては、第１の入力部電位設定手段としての第１導電型ト
ランジスタ、第１の出力部電位設定手段としての第１導
電型トランジスタ、第２の入力部電位設定手段としての
第２導電型トランジスタおよび第２の出力部電位設定手
段としての第２導電型トランジスタは、それぞれ、入力
部電流遮断用の第１導電型トランジスタと入力部第１導
電型トランジスタとの間のノード、出力部電流遮断用の
第１導電型トランジスタと出力部第１導電型トランジス
タとの間のノード、入力部電流遮断用の第２導電型トラ
ンジスタと入力部第２導電型トランジスタとの間のノー
ドおよび出力部電流遮断用の第２導電型トランジスタと
出力部第２導電型トランジスタとの間のノードの電位を
所定の電位に設定する。
【００５７】本発明の請求項８のレベル変換回路におい
ては、遅延手段により、遅延させた第１のレベルの信号
がレベルシフト手段に入力される。すなわち、レベルシ
フト手段の入力部または出力部は、遅延後の第１のレベ
ルの信号に基づいて、貫通電流が流れる状態になる。
【００５８】第１および第２の電流遮断手段は、遅延前
の第１のレベルの信号に基づき、第１のノードと第２の
ノードとの間の電流経路を遮断する。
【００５９】本発明の請求項９のレベル変換回路におい
ては、遅延手段により、遅延させた第１のレベルの信号
がレベルシフト手段に入力される。すなわち、レベルシ
フト手段の入力部または出力部は、遅延後の第１のレベ
ルの信号に基づいて貫通電流が流れる状態になる。
【００６０】入力部電流遮断用第１導電型トランジスタ
および出力部電流遮断用の第２導電型トランジスタは、
遅延前の第１のレベルの信号の入力に応じてオフにな
る。出力部電流遮断用の第１導電型トランジスタおよび
入力部電流遮断用の第２導電型トランジスタは、遅延前
の第１のレベルの信号の入力停止に応じてオフになる。
【００６１】すなわち、入力部電流遮断用の第１導電型
トランジスタ、出力部電流遮断用の第２導電型トランジ
スタ、出力部電流遮断用の第１導電型トランジスタまた
は入力部電流遮断用の第２導電型トランジスタは、遅延
前の第１のレベルの信号に応じて、レベルシフト手段の
入力部または出力部に貫通電流が流れる状態になる前
に、第１のノードと第２のノードとの間の電流経路を遮
断する。
【００６２】本発明の請求項１０のレベル変換回路にお
いては、レベル変換手段は、そこに貫通電流が流れる状
態になる前に、第１のノードと第２のノードとの間の電
流経路を遮断する。このため、レベル変換手段に流れる
貫通電流を抑えることができる。
【００６３】ポンプ手段の電荷伝達トランジスタは、そ
の制御電極に、第４のレベルの電位を受けたときにオン
し、電荷を第３のノードに出力する。これにより、第３
のノードは、第２のレベルの内部電位になる。
【００６４】第４のレベルの電位と第２のレベルの電位
との電位差の絶対値は、電荷伝達トランジスタのしきい
値電圧の絶対値よりも大きい。第３のノードと第１のノ
ードとは接続されており、レベル変換手段は、第３のノ
ードの第２のレベルの電位に基づき、第２のレベルの信
号を出力する。
【００６５】本発明の請求項１１の内部電位発生回路に
おいては、レベル変換手段は、そこに貫通電流が流れる
状態になるときに、第１のノードと第２のノードとの間
の電流経路を遮断する。このため、レベル変換手段に流
れる貫通電流を抑えることができる。
【００６６】ポンプ手段の電荷伝達トランジスタは、そ
の制御電極に、第４のレベルの電位を受けたときにオン
し、電荷を第３のノードに出力する。これにより、第３
のノードは、第２のレベルの内部電位になる。
【００６７】第４のレベルの電位と第２のレベルの電位
との電位差の絶対値は、電荷伝達トランジスタのしきい
値電圧の絶対値よりも大きい。第３のノードと第１のノ
ードとは接続されており、レベル変換手段は、第３のノ
ードの第２のレベルの電位に基づき、第２のレベルの信
号を出力する。
【００６８】本発明の請求項１２の内部電位発生回路に
おいては、ポンプ手段に含まれる電位決定手段は、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応答して、その電位が変化する第４のノードの電
位の変化の絶対値が、所定値よりも小さく変化するよう
に、第４のノードの電位を決定する。
【００６９】本発明の請求項１３の内部電位発生回路に
おいては、ダイオード接続されたトランジスタは、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応答して、その電位が変化する第４のノードの電
位の変化の絶対値が、所定値よりも小さく変化するよう
に、第４のノードの電位を決定する。
【００７０】本発明の請求項１４の内部電位発生回路に
おいては、トランジスタは、その制御電極に第４のレベ
ルの電位が繰り返し印加されても、破壊されない、高耐
圧トランジスタである。
【００７１】本発明の請求項１５の内部電位発生回路に
おいては、レベル変換手段は、そこに貫通電流が流れる
状態になる前に、第１のノードと第２のノードとの間の
電流経路を遮断する。このため、レベル変換手段に流れ
る貫通電流を抑えることができる。
【００７２】ポンプ手段の電荷伝達トランジスタは、そ
の制御電極に、第２のレベルの電位を受けたときにオン
し、電荷を第５のノードに出力する。これにより、第５
のノードは、第２のレベルの内部電位になる。
【００７３】第４のレベルの電位と第２のレベルの電位
との電位差の絶対値は、電荷伝達トランジスタのしきい
値電圧の絶対値よりも大きい。第５のノードと第１のノ
ードとは接続されており、レベル変換手段は、第５のノ
ードの第２のレベルの電位に基づき、第２のレベルの信
号を出力する。
【００７４】本発明の請求項１６の内部電位発生回路に
おいては、レベル変換手段は、そこに貫通電流が流れる
状態になるときに、第１のノードと第２のノードとの間
の電流経路を遮断する。このためレベル変換手段に流れ
る貫通電流を抑えることができる。
【００７５】ポンプ手段の電荷伝達トランジスタは、そ
の制御電極に、第４のレベルの電位を受けたときにオン
し、電荷を第５のノードに出力する。これにより、第５
のノードは、第２のレベルの内部電位になる。
【００７６】第４のレベルの電位と第２のレベルの電位
との電位差の絶対値は、電荷伝達トランジスタのしきい
値電圧の絶対値よりも大きい。第５のノードと第１のノ
ードとが接続されており、レベル変換手段は、第５のノ
ードの第２のレベルの電位に基づき、第２のレベルの信
号を出力する。
【００７７】本発明の請求項１７の内部電位発生回路に
おいては、ポンプ手段に含まれる電位決定手段は、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応答して、その電位が変化する第６のノードの電
位の変化の絶対値が、所定値よりも小さく変化するよう
に、第６のノードの電位を決定する。
【００７８】本発明の請求項１８の内部電位発生回路に
おいては、ダイオード接続されたトランジスタは、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応答し、その電位が変化する第６のノードの電位
の変化の絶対値が、所定値よりも小さく変化するよう
に、第６のノードの電位を決定する。
【００７９】本発明の請求項１９の内部電位発生回路に
おいては、トランジスタは、その制御電極に第４のレベ
ルの電位が繰返し印加されても、破壊されない高耐圧ト
ランジスタである。
【００８０】本発明の請求項２０の内部電位発生回路に
おいては、トランジスタの不純物を含む領域の濃度の高
い部分と制御電極のエッジとの間の距離が、制御電極の
側壁に形成された絶縁膜により、制御電極のエッジと不
純物を含む領域の濃度の高い部分との間の距離が決定さ
れるトランジスタに比し、長い。
【００８１】本発明の請求項２１の内部電位発生回路に
おいては、キャパシタ、電位固定ＭＯＳトランジスタま
たは電荷伝達トランジスタは、ウェルを形成することな
く、半導体基板上に直接、第１電極および第２電極が形
成されるため、しきい値電圧の絶対値が小さくなる。
【００８２】本発明の請求項２２の内部電位発生回路に
おいては、チャージポンプを行なうキャパシタがディプ
リーショントランジスタであるため、内部電位発生回路
の動作範囲で、常にチャネルが形成されている。
【００８３】本発明の請求項２３の内部電位発生回路に
おいては、チャージポンプを行なうキャパシタとしての
ディプリーショントランジスタは、ウェルを形成するこ
となく、半導体基板上に直接、第１電極および第２電極
が形成されるため、しきい値電圧の絶対値が小さくな
る。
【００８４】本発明の請求項２４の内部電位発生ユニッ
トにおいては、第２の駆動信号発生手段は、制御信号発
生手段からの制御信号に応じて、第２の駆動信号の発生
を制御する。すなわち、制御信号により第２の内部電位
発生手段のオン／オフを制御する。
【００８５】本発明の請求項２５の内部電位発生ユニッ
トにおいては、制御手段は、第２の内部電位発生手段へ
の駆動信号の入力を制御する制御信号を発生することに
より、第２の内部電位発生手段の駆動を制御する。すな
わち、制御信号により、第２の内部電位発生手段のオン
／オフを制御する。
【００８６】本発明の請求項２６のレベル変換回路にお
いては、入力部用の第１および第２電流遮断手段は、入
力部用の第１および第２導電型トランジスタが同時にオ
ンになる前に、第１のノードと第２のノードとの間の電
流経路を遮断する。さらに、出力部用の第１および第２
の電流遮断手段は、出力部用の第１および第２導電型ト
ランジスタが同時にオンになる前に、第１のノードと第
２のノードとの間の電流経路を遮断する。
【００８７】本発明の請求項２７のレベル変換回路にお
いては、第１導電型トランジスタである入力部用の第１
電流遮断手段および第２導電型トランジスタである入力
部用の第２電流遮断手段は、入力部用の第１および第２
導電型のトランジスタが同時にオンになる前に、第１の
ノードと第２のノードとの間の電流経路を遮断する。さ
らに、第１導電型トランジスタである出力部用の第１電
流遮断手段および第２導電型トランジスタである出力部
用の第２電流遮断手段は、出力用の第１および第２導電
型のトランジスタが同時にオンになる前に、第１のノー
ドと第２のノードとの間の電流経路を遮断する。
【００８８】本発明の請求項２８のレベル変換回路にお
いては、入力部用の第１および第２の電流遮断手段は、
入力部用の第１および第２導電型のトランジスタが同時
にオンになるときに、第１のノードと第２のノードとの
間の電流経路を遮断する。さらに、出力部用の第１およ
び第２の電流遮断手段は、出力部用の第１および第２導
電型のトランジスタが同時にオンになるときに、第１の
ノードと第２のノードとの間の電流経路を遮断する。
【００８９】本発明の請求項２９の内部電位発生回路に
おいては、第１導電型トランジスタである入力部用の第
１電流遮断手段および第２導電型トランジスタである入
力部用の第２電流遮断手段は、入力部用の第１および第
２導電型のトランジスタが同時にオンになるときに、第
１のノードと第２のノードとの間の電流経路を遮断す
る。さらに、第１導電型トランジスタである出力部用の
第１電流遮断手段および第２導電型トランジスタである
出力部用の第２電流遮断手段は、出力部用の第１および
第２導電型のトランジスタが同時にオンになる前に、第
１のノードと第２のノードとの間の電流経路を遮断す
る。
【００９０】本発明の請求項３０の半導体装置において
は、第２のトランジスタの第２不純物領域の、制御電極
長方向の長さは、第１のトランジスタの第２不純物領域
の、制御電極長方向の長さより長いため、第２のトラン
ジスタに高電圧が印加されても、第１のトランジスタに
比し、パンチスルーが生じにくく高電圧が印加されても
破壊されにくい。
【００９１】本発明の請求項３１の半導体装置において
は、基板電位発生手段に入力される外部信号より遅いタ
イミングで、昇圧電位発生手段に内部信号が入力される
ため、基板電位発生手段が動作を開始した後に、昇圧電
位発生手段が動作を開始する。
【００９２】本発明の請求項３２の半導体装置において
は、基板電位発生手段を動作させるために入力される外
部電源電位に基づいて発生される内部電源電位により昇
圧電位発生手段は動作を開始するため、基板電位発生手
段が動作を開始した後に、昇圧電位発生手段は動作を開
始する。
【００９３】本発明に請求項３３のトランジスタ製造方
法においては、制御電極の側壁に、絶縁膜を形成すると
ともに、その側壁の絶縁膜に覆われていない不純物を含
む領域の表面上にレジストを形成して、濃度の高い不純
物を、不純物を含む領域に注入するため、制御電極の側
壁に絶縁膜のみを形成して、濃度の高い不純物を、不純
物を含む領域に注入する場合に比し、不純物を含む領域
の濃度の高い部分と制御電極のエッジとの間の距離を、
長くすることができる。
【００９４】
【発明の実施の形態】以下、本発明によるレベル変換回
路、内部電位発生回路および内部電位発生ユニットにつ
いて図面を参照しながら説明する。
【００９５】（実施の形態１）図１は、本発明の実施の
形態１によるレベル変換回路を詳細に示す回路図であ
る。
【００９６】図１において、実施の形態１によるレベル
変換回路は、入力部電流遮断用ＰＭＯＳトランジスタ
１、入力部用ＰＭＯＳトランジスタ３、入力部用ＮＭＯ
Ｓトランジスタ５、入力部電流遮断用ＮＭＯＳトランジ
スタ７、出力部電流遮断用ＰＭＯＳトランジスタ９、出
力部用ＰＭＯＳトランジスタ１１、出力部用ＮＭＯＳト
ランジスタ１３、出力部電流遮断用ＮＭＯＳトランジス
タ１５およびインバータ１７，１９を含む。
【００９７】ここで、入力部電流遮断用ＰＭＯＳトラン
ジスタ１、入力部用ＰＭＯＳトランジスタ３、出力部電
流遮断用ＰＭＯＳトランジスタお９よび出力部用ＰＭＯ
Ｓトランジスタ１１は、それぞれ、ＰＭＯＳトランジス
タ１，３，９，１１と呼ぶことにする。入力部用ＮＭＯ
Ｓトランジスタ５、入力部電流遮断用ＮＭＯＳトランジ
スタ７、出力部用ＮＭＯＳトランジスタ１３および出力
部電流遮断用ＮＭＯＳトランジスタ１５は、それぞれ、
ＮＭＯＳトランジスタ５，７，１３，１５と呼ぶことに
する。
【００９８】ＰＭＯＳトランジスタ１およびＰＭＯＳト
ランジスタ９は、第１の電流遮断回路を構成する。ＰＭ
ＯＳトランジスタ３，１１およびＮＭＯＳトランジスタ
５，１３は、レベルシフト回路を構成する。ＰＭＯＳト
ランジスタ３およびＮＭＯＳ５は、入力部を構成する。
【００９９】ＰＭＯＳトランジスタ１１およびＮＭＯＳ
トランジスタ１３は、出力部を構成する。ＮＭＯＳトラ
ンジスタ７およびＮＭＯＳトランジスタ１５は、第２の
電流遮断回路を構成する。ここで、図７５と同一の部分
については、同一の参照符号を付し、その説明を適宜省
略する。
【０１００】ＰＭＯＳトランジスタ１は、昇圧電位Ｖｐ
ｐを有するノードと、ＰＭＯＳトランジスタ３との間に
接続される。ＰＭＯＳトランジスタ９は、昇圧電位Ｖｐ
ｐを有するノードとＰＭＯＳトランジスタ１１との間に
接続される。ＮＭＯＳトランジスタ７は、ＮＭＯＳトラ
ンジスタ５と接地ノードとの間に接続される。ＮＭＯＳ
トランジスタ１５は、ＮＭＯＳトランジスタ１３と接地
ノードとの間に接続される。
【０１０１】ＮＭＯＳトランジスタ５に入力される信号
ＩＮ１は、図２２の信号ＩＮに対応する。ＰＭＯＳトラ
ンジスタ１およびＮＭＯＳトランジスタ７のゲートに
は、信号ＩＮ２が入力される。ＰＭＯＳトランジスタ９
およびＮＭＯＳトランジスタ１５のゲートには、インバ
ータ１９を介して、信号ＩＮ２が反転して入力される。
次に、動作をタイミング図に基づいて説明する。
【０１０２】図２は、図１のレベル変換回路の動作を説
明するためのタイミング図である。図１および図２を参
照して、電源電位Ｖｃｃを「Ｈ」レベル、接地電位ＧＮ
Ｄを「Ｌ」レベルとする。ＮＭＯＳトランジスタ５のゲ
ートに、「Ｈ」レベルの信号ＩＮ１が入力される前に、
「Ｈ」レベルの信号ＩＮ２が、ＰＭＯＳトランジスタ１
およびＮＭＯＳトランジスタ７のゲートに入力される。
このため、「Ｈ」レベルの信号ＩＮ１の入力に応じて、
ＰＭＯＳトランジスタ３およびＮＭＯＳトランジスタ５
が同時にオンする場合でも、その前に、ＰＭＯＳトラン
ジスタ１がオフになり、昇圧電位Ｖｐｐを有するノード
と接地ノードとの間の貫通電流を阻止できる。
【０１０３】「Ｈ」レベルの信号ＩＮ１がＮＭＯＳトラ
ンジスタ５のゲートに入力される前に、ＰＭＯＳトラン
ジスタ９およびＮＭＯＳトランジスタ１５のゲートに
は、信号ＩＮ２を反転した信号、すなわち、「Ｌ」レベ
ルの信号が入力される。すなわち、「Ｈ」レベルの信号
ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ１１およ
びＮＭＯＳトランジスタ１３が同時にオンする場合で
も、その前に、ＮＭＯＳトランジスタ１５がオフにな
り、昇圧電位Ｖｐｐのノードと接地ノードとの間の貫通
電流を阻止できる。
【０１０４】ＮＭＯＳトランジスタ５のゲートに入力さ
れている「Ｈ」レベルの信号ＩＮ１が、「Ｌ」レベルに
なる前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトラ
ンジスタ７のゲートに入力されている「Ｈ」レベルの信
号ＩＮ２を「Ｌ」レベルにする。すなわち、「Ｈ」レベ
ルから「Ｌ」レベルになる信号ＩＮ１に応じて、ＰＭＯ
Ｓトランジスタ３およびＮＭＯＳトランジスタ５が同時
にオンする場合でも、その前に、ＮＭＯＳトランジスタ
７がオフになり、昇圧電位Ｖｐｐを有するノードと接地
ノードとの間の貫通電流を阻止できる。
【０１０５】ＮＭＯＳトランジスタ５のゲートに「Ｈ」
レベルの信号ＩＮ１を「Ｌ」レベルにする前に、ＰＭＯ
Ｓトランジスタ９およびＮＭＯＳトランジスタ１５のゲ
ートに入力されている信号ＩＮ２を反転した「Ｌ」レベ
ルの信号を「Ｈ」レベルにする。すなわち、「Ｈ」レベ
ルから「Ｌ」レベルになる信号ＩＮ１に応じて、ＰＭＯ
Ｓトランジスタ１１およびＮＭＯＳ１３が同時にオンす
る場合でも、その前に、ＰＭＯＳトランジスタ９がオフ
になり、昇圧電位Ｖｐｐを有するノードと接地ノードと
の間の貫通電流を阻止できる。
【０１０６】なお、「Ｈ」レベルの信号ＩＮ１が入力さ
れているときには、信号ＯＵＴの電位は、電源電位Ｖｃ
ｃよりも高いレベルの昇圧電位Ｖｐｐである。すなわ
ち、電源電位Ｖｃｃを有する信号ＩＮ１が、昇圧電位Ｖ
ｐｐを有する信号ＯＵＴに変換されたことになる。
【０１０７】以上のように、実施の形態１によるレベル
変換回路においては、ＰＭＯＳトランジスタ３およびＮ
ＭＯＳトランジスタ５またはＰＭＯＳトランジスタ１１
およびＮＭＯＳトランジスタ１３が同時にオンする前
に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジス
タ１５または、ＰＭＯＳトランジスタ９およびＮＭＯＳ
トランジスタ７がオフになるため、昇圧電位Ｖｐｐを有
するノードと接地ノードとの間の貫通電流を阻止するこ
とができる。
【０１０８】信号ＩＮ１を「Ｈ」レベルにするタイミン
グと信号ＩＮ２を「Ｈ」レベルにするタイミングを同時
にし、信号ＩＮ１を「Ｌ」レベルにするタイミングと信
号ＩＮ２を「Ｌ」レベルにするタイミングとを同時にす
ることによっても、上記したと同様の効果を奏する。
【０１０９】すなわち、この場合には、ＰＭＯＳトラン
ジスタ３およびＮＭＯＳトランジスタ５または、ＰＭＯ
Ｓトランジスタ１１およびＮＭＯＳトランジスタ１３が
同時にオンする場合でも、それと同時に、ＰＭＯＳトラ
ンジスタ１およびＮＭＯＳトランジスタ１５またはＰＭ
ＯＳトランジスタ９およびＮＭＯＳトランジスタ７がオ
フすることになり、昇圧電位Ｖｐｐを有するノードと接
地ノードとの間の貫通電流を阻止できる。
【０１１０】（実施の形態２）図３は、本発明の実施の
形態２によるレベル変換回路の詳細を示す回路図であ
る。
【０１１１】図１のレベル変換回路は、電源電位Ｖｃｃ
のレベルを、それより高いレベルの昇圧電位Ｖｐｐのレ
ベルにするものであったが、本実施の形態のレベル変換
回路は、接地電位ＧＮＤのレベルを、それよりも低い降
圧電位Ｖｂｂのレベルにするものである。
【０１１２】図３を参照して、本実施の形態のレベル変
換回路は、入力部電流遮断用ＮＭＯＳトランジスタ２
１、入力部用ＮＭＯＳトランジスタ２３、入力部用ＰＭ
ＯＳトランジスタ２５、入力部電流遮断用ＰＭＯＳトラ
ンジスタ２７、出力部電流遮断用ＮＭＯＳトランジスタ
２９、出力部ＮＭＯＳトランジスタ３１、出力部ＰＭＯ
Ｓトランジスタ３３、出力部電流遮断用ＰＭＯＳトラン
ジスタ３５およびインバータ３７，３９を含む。
【０１１３】以下、入力部電流遮断用ＮＭＯＳトランジ
スタ２１、入力部ＮＭＯＳトランジスタ２３、出力部電
流遮断用ＮＭＯＳトランジスタ２９および出力部ＮＭＯ
Ｓトランジスタ３１を、それぞれ、ＮＭＯＳトランジス
タ２１，２３，２９，３１と呼ぶことにする。
【０１１４】また、入力部電流遮断用ＰＭＯＳトランジ
スタ２７、入力部用ＰＭＯＳトランジスタ２５、出力部
ＰＭＯＳトランジスタ３３および出力部電流遮断用ＰＭ
ＯＳトランジスタ３５を、それぞれ、ＰＭＯＳトランジ
スタ２７，２５，３３，３５と呼ぶことにする。
【０１１５】入力部電流遮断用ＮＭＯＳトランジスタ２
１および出力部電流遮断用ＮＭＯＳトランジスタ２９
は、第１の電流遮断回路を構成する。入力部電流遮断用
ＰＭＯＳトランジスタ２７および出力部電流遮断用ＰＭ
ＯＳトランジスタ３５は、第２の電流遮断回路を構成す
る。
【０１１６】入力部ＰＭＯＳトランジスタ２５、入力部
ＮＭＯＳトランジスタ２３、出力部ＰＭＯＳトランジス
タ３３、出力部ＮＭＯＳトランジスタ３１は、レベルシ
フト回路を構成する。入力部ＰＭＯＳトランジスタ２５
および入力部ＮＭＯＳトランジスタ２３は、入力部を構
成する。出力部ＰＭＯＳトランジスタ３３および出力部
ＮＭＯＳトランジスタ３１は、出力部を構成する。
【０１１７】ＰＭＯＳトランジスタ２７、ＰＭＯＳトラ
ンジスタ２５、ＮＭＯＳトランジスタ２３およびＮＭＯ
Ｓトランジスタ２１は、電源電位Ｖｃｃを有するノード
と降圧電位Ｖｂｂを有するノードとの間に直列に接続さ
れる。ＰＭＯＳトランジスタ３５、ＰＭＯＳトランジス
タ３３、ＮＭＯＳトランジスタ３１およびＮＭＯＳトラ
ンジスタ２９は、電源電位Ｖｃｃを有するノードと降圧
電位Ｖｂｂを有するノードとの間に直列に接続される。
【０１１８】Ｎチャネルトランジスタ２３のゲートとＰ
ＭＯＳトランジスタ３３のドレインとが接続される。Ｎ
ＭＯＳトランジスタ３１のゲートとＰＭＯＳトランジス
タ２５のドレインが接続される。ＰＭＯＳトランジスタ
３３とＮＭＯＳトランジスタ３１との間のノードは、出
力ノードであり、そこから信号ＯＵＴが出力される。
【０１１９】ＰＭＯＳトランジスタ２５のゲートには信
号ＩＮ１が入力される。ＰＭＯＳトランジスタ３３のゲ
ートには、インバータ３７により反転された信号ＩＮ１
が入力される。ＰＭＯＳトランジスタ２７およびＮＭＯ
Ｓトランジスタ２１のゲートには、信号ＩＮ２が入力さ
れる。ＰＭＯＳトランジスタ３５およびＮＭＯＳトラン
ジスタ２９のゲートには、インバータ３９を介して反転
された信号ＩＮ２が入力される。次に、本実施の形態の
レベル変換回路の動作についてタイミング図を用いて説
明する。
【０１２０】図４は、本発明の実施の形態２によるレベ
ル変換回路の動作を説明するためのタイミング図であ
る。電源電位Ｖｃｃを「Ｈ」レベル、接地電位ＧＮＤを
「Ｌ」レベルとする。
【０１２１】ＰＭＯＳトランジスタ２５のゲートに
「Ｌ」レベルの信号が入力される前に、ＰＭＯＳトラン
ジスタ２７およびＮＭＯＳトランジスタ２１のゲートに
「Ｌ」レベルの信号ＩＮ２が入力される。すなわち、
「Ｌ」レベルの信号ＩＮ１に応じて、ＰＭＯＳトランジ
スタ２５およびＮＭＯＳトランジスタ２３が同時にオン
する場合でも、その前に、ＮＭＯＳトランジスタ２１が
オフすることになり、電源電位Ｖｃｃを有するノードと
降圧電位Ｖｂｂを有するノードとの間の貫通電流を阻止
できる。
【０１２２】ＰＭＯＳトランジスタ２５のゲートに
「Ｌ」レベルの信号ＩＮ１が入力される前に、ＰＭＯＳ
トランジスタ３５およびＮＭＯＳトランジスタ２９のゲ
ートには、反転された信号ＩＮ２、すなわち、「Ｈ」レ
ベルの信号が入力される。すなわち、「Ｌ」レベルの信
号ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ３３お
よびＮＭＯＳトランジスタ３１が同時にオンする場合で
も、その前に、ＰＭＯＳトランジスタ３５がオフにな
り、電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを
有するノードとの間の貫通電流を阻止できる。
【０１２３】ＰＭＯＳトランジスタ２５のゲートに入力
されている「Ｌ」レベルの信号ＩＮ１が、「Ｈ」レベル
になる前に、ＰＭＯＳトランジスタ２７およびＮＭＯＳ
トランジスタ２１のゲートに入力されている「Ｌ」レベ
ルの信号ＩＮ２のレベルを「Ｈ」レベルの信号にする。
すなわち、「Ｌ」レベルから「Ｈ」レベルになる信号Ｉ
Ｎ１に応じて、ＰＭＯＳトランジスタ２５およびＮＭＯ
Ｓトランジスタ２３が同時にオンするときでも、その前
に、ＰＭＯＳトランジスタ２７がオフすることになり、
電源電位Ｖｃｃを有するノードと降圧電位Ｖｂｂを有す
るノードとの間の貫通電流を阻止できる。
【０１２４】ＰＭＯＳトランジスタ２５のゲートに入力
されている「Ｌ」レベルの信号ＩＮ１を「Ｈ」レベルに
する前に、ＰＭＯＳトランジスタ３５およびＮＭＯＳト
ランジスタ２５のゲートには、反転した信号ＩＮ２、す
なわち、「Ｌ」レベルの信号が入力される。すなわち、
「Ｌ」レベルから「Ｈ」レベルになる信号ＩＮ１に応じ
て、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジ
スタ３１が同時にオンする場合でも、その前に、ＮＭＯ
Ｓトランジスタ２９がオフすることになり、電源電位Ｖ
ｃｃを有するノードと降圧電位Ｖｂｂを有するノードと
の間の貫通電流を阻止できる。
【０１２５】なお、「Ｌ」レベルの信号ＩＮ１が入力さ
れているときには、信号ＯＵＴの電位は接地電位ＧＮＤ
より低いレベルの降圧電位Ｖｂｂである。すなわち、接
地電位ＧＮＤを有する信号ＩＮ１が、降圧電位Ｖｂｂを
有する信号ＯＵＴに変換されたことになる。
【０１２６】以上ように、実施の形態２によるレベル変
換回路においては、ＰＭＯＳトランジスタ２５およびＮ
ＭＯＳトランジスタ２３またはＰＭＯＳトランジスタ３
３およびＮＭＯＳトランジスタ３１が同時にオンする前
に、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジ
スタ３５またはＮＭＯＳトランジスタ２９およびＰＭＯ
Ｓトランジスタ２７をオフにすることにより、電源電位
Ｖｃｃを有するノードと降圧電位Ｖｂｂを有するノード
との間の貫通電流を阻止できる。
【０１２７】信号ＩＮ１を「Ｌ」レベルにするタイミン
グと信号ＩＮ２を「Ｌ」レベルにするタイミングとを同
時にし、信号ＩＮ１を「Ｈ」レベルにするタイミングと
信号ＩＮ２を「Ｈ」レベルにするタイミングとを同時に
することによっても、上記したと同様の効果を奏する。
すなわち、ＰＭＯＳトランジスタ２５およびＮＭＯＳト
ランジスタ２３またはＰＭＯＳトランジスタ３３および
ＮＭＯＳトランジスタ３１が同時にオンすると同時に、
ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ
３５またはＮＭＯＳトランジスタ２９およびＰＭＯＳト
ランジスタ２７がオフし、電源電位Ｖｃｃを有するノー
ドと降圧電位Ｖｂｂを有するノードとの間の貫通電流を
阻止できる。
【０１２８】（実施の形態３）図５は本発明の実施の形
態３によるレベル変換回路の詳細を示す回路図である。
【０１２９】図５を参照して、本発明の実施の形態３に
よるレベル変換回路は、図１のレベル変換回路のＰＭＯ
Ｓトランジスタ１、ＮＭＯＳトランジスタ７、ＰＭＯＳ
トランジスタ９およびＮＭＯＳトランジスタ１５のそれ
ぞれに、第１の入力部用抵抗４１、第２の入力部用抵抗
４３、第１の出力部用抵抗４５および第２の出力部用抵
抗４７を並列に接続したものである。
【０１３０】図１と同一の部分については同一の参照符
号を付し、その説明を適宜省略する。第１の入力部用抵
抗４１、第２の入力部用抵抗４３、第１の出力部用抵抗
４５および第２の出力部抵抗４７は、それぞれ、抵抗４
１，４３，４５，４７と呼ぶことにする。
【０１３１】抵抗４１がＰＭＯＳトランジスタ１に並列
に接続されていない場合、ノードＮ３１の電位は、ＰＭ
ＯＳトランジスタ１およびＰＭＯＳトランジスタ３がオ
フのときには、決まっていない。
【０１３２】このため、他のノードの電位の変化による
カップリングなどで他のノードの電位の変化の影響を受
けやすい。すなわち、ノードＮ３１にはノイズが乗りや
すくなり、ラッチアップなどの要因になる。そこで、本
実施の形態においては、ＰＭＯＳトランジスタ１に抵抗
４１を並列に接続することにより、リークパスを付けて
ある程度、ノードＮ３１の電位を固定している。
【０１３３】これと同様の理由により、ＮＭＯＳトラン
ジスタ７、ＮＭＯＳトランジスタ１５およびＰＭＯＳト
ランジスタ９のそれぞれにも抵抗４３，４７，４５が並
列に接続されている。
【０１３４】以上のように本発明の実施の形態３による
レベル変換回路においては、ＰＭＯＳトランジスタ１、
ＮＭＯＳトランジスタ７、ＰＭＯＳトランジスタ９およ
びＮＭＯＳトランジスタ１５のそれぞれに、抵抗４１，
４３，４５，４７を並列に接続することにより、ノード
Ｎ３１、Ｎ３２、Ｎ３３およびＮ３４の電位を固定して
いる。このため、ノードＮ３１、Ｎ３２、Ｎ３３および
Ｎ３４にノイズが乗るのを防止でき、ラッチアップなど
の要因を除去できる。
【０１３５】なお、図３のＰＭＯＳトランジスタ２７、
ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ３５
およびＮＭＯＳトランジスタ２９に並列に抵抗を接続す
ることによっても、上記したと同様の効果を奏する。
【０１３６】図６は、本発明の実施の形態３によるレベ
ル変換回路の変更例の詳細を示す回路図である。
【０１３７】図６のレベル変換回路においては、図５の
抵抗４１，４３，４５，４７の代わりに、ＭＯＳトラン
ジスタを用いたものである。すなわち、ＰＭＯＳトラン
ジスタ１およびＰＭＯＳトランジスタ９にはそれぞれ、
並列に、ＰＭＯＳトランジスタ５１およびＰＭＯＳトラ
ンジスタ５５が接続される。
【０１３８】ＮＭＯＳトランジスタ７およびＮＭＯＳト
ランジスタ１５には、それぞれ、並列にＮＭＯＳトラン
ジスタ５３およびＮＭＯＳトランジスタ５７が接続され
る。ＰＭＯＳトランジスタ５１，５５およびＮＭＯＳト
ランジスタ５３，５７は、ダイオード接続される。
【０１３９】このため、ノードＮ３１およびＮ３３は、
昇圧電位Ｖｐｐよりしきい値電圧Ｖｔｈ高い電位に固定
される。ノードＮ３２およびＮ３４は、接地電位よりし
きい値電圧Ｖｔｈ低い電位に固定される。なお、しきい
値電圧Ｖｔｈは、ＰＭＯＳトランジスタ５１，５５およ
びＮＭＯＳトランジスタ５３，５７のしきい値電圧Ｖｔ
ｈである。
【０１４０】以上のように構成されているため、実施の
形態３によるレベル変換回路の変更例においても、実施
の形態３と同様の効果を奏する。
【０１４１】なお、図３のレベル変換回路のＰＭＯＳト
ランジスタ２７、ＮＭＯＳトランジスタ２１、ＰＭＯＳ
トランジスタ３５およびＮＭＯＳトランジスタ２９に並
列に、ＰＭＯＳトランジスタを接続することによって
も、上記したと同様の効果を奏する。
【０１４２】（実施の形態４）図７は、本発明の実施の
形態４によるレベル変換回路の詳細を示す回路図であ
る。
【０１４３】本実施の形態は、図１のレベル変換回路
に、遅延回路５９を設けたものである。図１と同一の部
分については同一の参照符号を付し、その説明を適宜省
略する。
【０１４４】ＮＭＯＳトランジスタ５のゲートには、遅
延回路５９を介して、遅延された信号ＩＮが入力され
る。ＮＭＯＳトランジスタ１３のゲートには、遅延され
た信号ＩＮを反転した信号が入力される。ＰＭＯＳトラ
ンジスタ１およびＮＭＯＳトランジスタ７には、遅延前
の信号ＩＮが入力される。ＰＭＯＳトランジスタ９およ
びＮＭＯＳトランジスタ１５のゲートには、遅延前の、
信号ＩＮを反転した信号が入力される。
【０１４５】遅延回路５９を有するため、ＮＭＯＳトラ
ンジスタ５のゲートに「Ｈ」レベルの信号が入力される
前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジ
スタ７のゲートに「Ｈ」レベルの信号ＩＮが入力される
ことになる。遅延回路５９を有するため、ＮＭＯＳトラ
ンジスタ５のゲートに、「Ｈ」レベルの信号が入力され
る前に、すなわち、ＮＭＯＳトランジスタ１３のゲート
に「Ｌ」レベルの信号ＩＮが入力される前に、ＰＭＯＳ
トランジスタ９およびＮＭＯＳトランジスタ１５のゲー
トには、「Ｌ」レベルの信号が入力されることになる。
【０１４６】このため、「Ｈ」レベルの信号ＩＮの入力
に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ５またはＰＭＯＳトランジスタ１１およびＮＭ
ＯＳトランジスタ１３が同時にオンするときでも、その
前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジ
スタ１５がオフにされるため、昇圧電位Ｖｐｐを有する
ノードと接地ノードとの間の貫通電流を阻止できる。
【０１４７】遅延回路５９を有するため、ＮＭＯＳトラ
ンジスタ５のゲートに入力されている「Ｈ」レベルの信
号ＩＮを「Ｌ」レベルの信号にする前に、ＰＭＯＳトラ
ンジスタ１およびＮＭＯＳトランジスタ７のゲートに入
力されている「Ｈ」レベルの信号ＩＮを「Ｌ」レベルに
する。
【０１４８】遅延回路５９を有するため、ＮＭＯＳトラ
ンジスタ５のゲートに入力されている「Ｈ」レベルの信
号ＩＮを「Ｌ」レベルの信号にする前に、すなわち、Ｎ
ＭＯＳトランジスタ１３のゲートに入力されている
「Ｌ」レベルの信号を「Ｈ」レベルの信号にする前に、
ＰＭＯＳトランジスタ９およびＮＭＯＳトランジスタ１
５のゲートに入力されている「Ｌ」レベルの信号を
「Ｈ」レベルの信号にする。
【０１４９】このため、「Ｌ」レベルの信号ＩＮの入力
に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ５またはＰＭＯＳトランジスタ１１およびＮＭ
ＯＳトランジスタ１３が同時にオンする場合でも、その
前に、ＰＭＯＳトランジスタ９およびＮＭＯＳトランジ
スタ７がオフになり、昇圧電位Ｖｐｐを有するノードと
接地ノードとの間の貫通電流を阻止できる。
【０１５０】以上のように、本発明の実施の形態４によ
るレベル変換回路においては、ＰＭＯＳトランジスタ３
およびＮＭＯＳトランジスタ５またはＰＭＯＳトランジ
スタ１１およびＮＭＯＳトランジスタ１３が同時にオン
する前に、ＰＭＯＳトランジスタ１およびＮＭＯＳトラ
ンジスタ１５またはＰＭＯＳトランジスタ９およびＮＭ
ＯＳトランジスタ７をオフにすることにより、昇圧電位
Ｖｐｐを有するノードと接地ノードとの間の貫通電流を
阻止できる。
【０１５１】さらに、実施の形態４によるレベル変換回
路においては、遅延回路５９を設けたことにより、１つ
の信号（信号ＩＮ）を用いて、レベル変換回路を制御で
きるため、図１のように２つの信号（ＩＮ１、信号ＩＮ
２）を用いてレベル変換回路を制御する場合に比べ、信
号配線の本数を減らすことができる。
【０１５２】なお、本実施の形態は、図３、図５および
図６のレベル変換回路においても適用することができ、
その場合にも上記したと同様の効果を奏する。
【０１５３】（実施の形態５）図８は、一般的な昇圧電
位発生回路の詳細を示す回路図である。
【０１５４】図８を参照して、一般的な昇圧電位発生回
路は、インバータ６１、キャパシタ６３〜６７、ＮＭＯ
Ｓトランジスタ６９〜７７を含む。ＮＭＯＳトランジス
タ６９，７１は、ダイオード接続されている。
【０１５５】一般的な昇圧電位発生回路は、信号ＩＮに
応じて昇圧電位Ｖｐｐを発生する。なお、信号ＩＮは、
電源電位Ｖｃｃおよび接地電位ＧＮＤをそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルとするクロック信号である。
次に、タイミング図を用いて動作を説明する。
【０１５６】図９は、図８の一般的な昇圧電位発生回路
の動作を説明するためのタイミング図である。
【０１５７】図８および図９を参照して、信号ＩＮが、
「Ｈ」レベルになると、キャパシタ６３に「Ｈ」レベル
の電位が伝達される。このため、ＮＭＯＳトランジスタ
７３，７５がオンする。
【０１５８】一方、信号ＩＮが「Ｈ」レベルのときに
は、インバータ６１を介して、キャパシタ６５，６７に
は、「Ｌ」レベルの電位が伝達される。このため、ノー
ドＮ１、Ｎ２が降圧されて、ＮＭＯＳトランジスタ７７
がオフする。以上により、ノードＮ１、Ｎ２は、電源電
位Ｖｃｃにプリチャージされる。なお、キャパシタ６
５，６７に、「Ｌ」レベルの電位が伝達される前は、ノ
ードＮ１、Ｎ２の電位は、２Ｖｃｃとしている。
【０１５９】信号ＩＮが、「Ｌ」レベルになると、キャ
パシタ６３には、「Ｌ」レベルの電位が伝達される。こ
のため、ＮＭＯＳトランジスタ７３，７５はオフする。
【０１６０】一方、信号ＩＮが「Ｌ」レベルになるとき
には、インバータ６１により、キャパシタ６５，６７に
は、「Ｈ」レベルの電位が伝達される。このため、ノー
ドＮ１、Ｎ２が、２Ｖｃｃまで昇圧される。そして、Ｎ
ＭＯＳトランジスタ７７がオンになり、ノードＮ１の電
位がノードＮ３に出力される。
【０１６１】しかし、ノードＮ１およびＮ２の電位は２
Ｖｃｃであるため、ノードＮ３には、ＮＭＯＳトランジ
スタ７７のしきい値電圧Ｖｔｈを２Ｖｃｃから差引いた
電位（２Ｖｃｃ−Ｖｔｈ）しか伝えることができないと
いう問題点がある。なお、一般的な昇圧電位発生回路
は、以上のような動作を繰り返すことにより、ノードＮ
３の電位を電源電位Ｖｃｃより高い昇圧電位Ｖｐｐにす
る。
【０１６２】本発明の実施の形態５による内部電位発生
回路としての昇圧電位発生回路は、以上のような問題点
を解決するためになされたものである。
【０１６３】図１０は、本発明の実施の形態５による内
部電位発生回路としての昇圧電位発生回路の詳細を示す
回路図である。図１０を参照して、本実施の形態による
昇圧電位発生回路は、レベル変換回路８１、キャパシタ
８３，８５，８７，８９およびＮＭＯＳトランジスタ９
１，９３，９４，９５，９７を含む。レベル変換回路８
１は、図１のレベル変換回路と同様である。図１と同一
の部分については、同一の参照符号を付し、その説明を
適宜省略する。
【０１６４】キャパシタ８９は信号ＩＮ１を受ける。キ
ャパシタ８７は、信号ＩＮ２を受ける。キャパシタ８５
は、レベル変換回路８１からの出力信号を受ける。レベ
ル変換回路８１は、信号ＩＮ３，ＩＮ４を受ける。キャ
パシタ８３は、信号ＩＮ５を受ける。
【０１６５】ＮＭＯＳトランジスタ９７は、キャパシタ
８９とノードＮ５４との間に接続される。ＮＭＯＳトラ
ンジスタ９５は、電源電位Ｖｃｃを有するノードとノー
ドＮ５１との間に接続され、そのゲートは、キャパシタ
８７に接続される。ノードＮ５２には、キャパシタ８
５、ＮＭＯＳトランジスタ９７のゲートおよびＮＭＯＳ
トランジスタ９３の一方電極に接続される。ＮＭＯＳト
ランジスタ９４は、キャパシタ８７とＶｃｃを有するノ
ードとの間に接続され、かつ、ダイオード接続される。
【０１６６】ＮＭＯＳトランジスタ９３のゲートは、キ
ャパシタ８３に接続され、他方の電極は、電源電位Ｖｃ
ｃを有するノードに接続される。ＮＭＯＳトランジスタ
９１は、電源電位Ｖｃｃを有するノードとキャパシタ８
３との間に接続される。なお、ＮＭＯＳトランジスタ９
１はダイオード接続されている。
【０１６７】ノードＮ５４とノードＮ５５とが接続され
る。ここで、信号ＩＮ４および信号ＩＮ３は、それぞ
れ、図１の信号ＩＮ１および信号ＩＮ２に対応する。信
号ＩＮ１〜信号ＩＮ５は、電源電位Ｖｃｃおよび接地電
位ＧＮＤをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルと
するクロック信号である。
【０１６８】図１１は、図１０の昇圧電位発生回路の動
作を説明するためのタイミング図である。
【０１６９】図１０および図１１を参照して、待機時に
おいては、信号ＩＮ１〜ＩＮ５はすべて「Ｌ」レベルで
ある。このとき、ノードＮ５１、Ｎ５２は、電源電位Ｖ
ｃｃにプリチャージされ、ＮＭＯＳトランジスタ９７は
オフしている。
【０１７０】「Ｈ」レベルの信号ＩＮ１、ＩＮ４が入力
される前に、レベル変換回路８１に「Ｈ」レベルの信号
ＩＮ３が入力される。このため、ＰＭＯＳトランジスタ
１はニアリーオフし、ＮＭＯＳトランジスタ１５がオフ
になる。また、このとき、ＰＭＯＳトランジスタ９およ
びＮＭＯＳトランジスタ１７はオンである。次に、
「Ｈ」レベルの信号ＩＮ４がレベル変換回路８１に入力
され、ＮＭＯＳトランジスタ５およびＰＭＯＳトランジ
スタ１１がオンになり、ＰＭＯＳトランジスタ３および
ＮＭＯＳトランジスタ１３がオフして、レベル変換回路
８１は、ノードＮ５５の電位である昇圧電位Ｖｐｐを出
力する。このため、ノードＮ５３は、昇圧電位Ｖｐｐに
なる。なお、図１で説明したように、ノードＮ５５と接
地ノードとの間の貫通電流は阻止されている。
【０１７１】一方、信号ＩＮ１が、「Ｈ」レベルになる
と、ノードＮ５１は、２Ｖｃｃまで昇圧される。このと
き、キャパシタ８５により、ノードＮ５３の電位が昇圧
電位Ｖｐｐになるのに応答して、ノードＮ５２の電位が
電源電位Ｖｃｃ＋昇圧電位Ｖｐｐにまで昇圧される。こ
れにより、ＮＭＯＳトランジスタ９７がオンし、ノード
Ｎ５１の電位（２Ｖｃｃ）がノードＮ５４に伝えられ
る。
【０１７２】次に、信号ＩＮ１および信号ＩＮ４が
「Ｌ」レベルにされる前に、信号ＩＮ３が「Ｌ」レベル
にされる。これにより、ＰＭＯＳトランジスタ９がニア
リーオフし、ＮＭＯＳトランジスタ７がオフする。さら
に、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジス
タ１５はオンする。
【０１７３】その次に、信号ＩＮ４が「Ｌ」レベルにさ
れると、ＮＭＯＳトランジスタ５およびＰＭＯＳトラン
ジスタ１１がオフし、ＰＭＯＳトランジスタ３およびＮ
ＭＯＳトランジスタ１３がオンする。このため、ノード
Ｎ５３の電位は、昇圧電位Ｖｐｐから接地電位ＧＮＤに
される。
【０１７４】一方、信号ＩＮ１が「Ｌ」レベルにされる
と、ノードＮ５１の電位は、電源電位Ｖｃｃにされる。
このとき、キャパシタ８５により、ノードＮ５３の電位
が接地電位ＧＮＤになるのに応答して、ノードＮ５２の
電位が電源電位Ｖｃｃにされる。そして、ＮＭＯＳトラ
ンジスタ９７がオフになる。
【０１７５】次に、信号ＩＮ２および信号ＩＮ５が
「Ｈ」レベルにされると、ＮＭＯＳトランジスタ９３お
よびＮＭＯＳトランジスタ９５がオンになり、ノードＮ
５２およびＮ５１を電源電位Ｖｃｃにプリチャージす
る。そして、信号ＩＮ２およびＩＮ５は、「Ｌ」レベル
にされる。
【０１７６】昇圧電位発生回路は、以上のような動作を
繰り返して、ノードＮ５４を電源電位Ｖｃｃより高い昇
圧電位Ｖｐｐにする。
【０１７７】以上に説明したように、ノードＮ５４に、
ノードＮ５１の電位を出力するときには、ＮＭＯＳトラ
ンジスタ９７のゲートには、レベル変換回路８１に基づ
き電源電位Ｖｃｃ＋昇圧電位Ｖｐｐが与えられる。
【０１７８】このため、ＮＭＯＳトランジスタ９７のソ
ース電位Ｖｐｐより、ＮＭＯＳトランジスタ９７のゲー
ト電位が、しきい値電圧Ｖｔｈより高いので、ノードＮ
５１の電位（２Ｖｃｃ）はすべて、ノードＮ５４に伝え
られるころになる。なお、ＮＭＯＳトランジスタ９７の
ソースは、ノードＮ５４に接続されており、しきい値電
圧Ｖｔｈは、ＮＭＯＳトランジスタ９７のしきい値電圧
である。
【０１７９】さらに、図１で説明したと同様の理由によ
り、レベル変換回路８１に流れる貫通電流を阻止できる
ため、昇圧電位発生回路の、効率をよくすることができ
る。すなわち、ノードＮ５４とノードＮ５５が接続され
ているため、レベル変換回路８１に貫通電流が流れる
と、昇圧電位Ｖｐｐが、接地ノードに流れ、昇圧電位発
生回路の効率が悪くなるが、実施の形態５による昇圧電
位発生回路においては、このような弊害がなくなるた
め、昇圧電位Ｖｐｐの発生の効率をよくすることができ
る。
【０１８０】なお、レベル変換回路８１は、図５、図６
および図７のレベル変換回路を用いることもでき、その
場合にも、上記したと同様の効果を奏する。
【０１８１】また、このような昇圧電位発生回路によっ
て発生された昇圧電位Ｖｐｐは、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）のワード線電位に用いるこ
とができる。さらに、ＤＲＡＭにおいて、２組のビット
線対に対して１つのセンスアンプ（シェアードセンスア
ンプ）を用いる場合、そのセンスアンプと２組のビット
線対との接続および切離しを制御する信号としても昇圧
電位Ｖｐｐは用いることができる。
【０１８２】（実施の形態６）図１２は、本発明の実施
の形態６による内部電位発生回路としての降圧電位発生
回路の詳細を示す回路図である。
【０１８３】図１２を参照して、本実施の形態の降圧電
位発生回路は、レベル変換回路１０１、キャパシタ１０
３，１０５，１０７，１０９およびＰＭＯＳトランジス
タ１１１，１１３，１１５，１１７，１１９を含む。レ
ベル変換回路１０１は、図３のレベル変換回路と同様で
ある。図３と同一の部分については同一の参照符号を付
し、その説明を適宜省略する。
【０１８４】キャパシタ１０３は信号ＩＮ１を受ける。
キャパシタ１０５は信号ＩＮ２を受ける。レベル変換回
路１０１は、信号ＩＮ４および信号ＩＮ３を受ける。キ
ャパシタ１０９は信号ＩＮ５を受ける。なお、信号ＩＮ
３および信号ＩＮ４はそれぞれ図３の信号ＩＮ２および
信号ＩＮ１に対応している。
【０１８５】ＰＭＯＳトランジスタ１１１は、キャパシ
タ１０３とノードＮ６４との間に接続される。ＰＭＯＳ
トランジスタ１１３は、ノードＮ６１と接地ノードとの
間に接続され、そのゲートはキャパシタ１０５に接続さ
れる。ＰＭＯＳトランジスタ１１５は、キャパシタ１０
５と接地ノードとの間に接続され、かつ、ダイオード接
続される。
【０１８６】ノードＮ６２は、キャパシタ１０７、ＰＭ
ＯＳトランジスタ１１１のゲートおよびＰＭＯＳトラン
ジスタ１１７のソースに接続される。ＰＭＯＳトランジ
スタ１１７のゲートはキャパシタ１０９に接続され、そ
のドレインは接地ノードに接続される。ＰＭＯＳトラン
ジスタ１１９は、キャパシタ１０９と接地ノードとの間
に接続され、かつ、ダイオード接続される。ノードＮ６
４とノードＮ６５とが接続される。
【０１８７】本実施の形態による降圧電位発生回路は、
信号ＩＮ１〜ＩＮ５に応じて、電源電位Ｖｃｃより小さ
い降圧電位Ｖｂｂを発生する。なお、レベル変換回路１
０１は、電源電位Ｖｃｃ〜接地電位ＧＮＤ振幅である信
号ＩＮ４を電源電位Ｖｃｃ〜降圧電位Ｖｂｂ振幅に変換
する。信号ＩＮ１〜信号ＩＮ５は、電源電位Ｖｃｃおよ
び接地電位ＧＮＤをそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルとするクロック信号である。
【０１８８】図１３は、図１２の降圧電位発生回路の動
作を説明するためのタイミング図である。
【０１８９】図１２および図１３を参照して、待機時に
は、信号ＩＮ１〜信号ＩＮ５はすべて「Ｈ」レベルであ
る。このとき、ノードＮ６１およびＮ６２は、接地電位
ＧＮＤにプリチャージされており、ＰＭＯＳトランジス
タ１１１はオフしている。
【０１９０】「Ｌ」レベルの信号ＩＮ１および信号ＩＮ
４が入力される前に、レベル変換回路１０１には、
「Ｌ」レベルの信号ＩＮ３が入力される。このため、Ｎ
ＭＯＳトランジスタ２１がニアリーオフし、ＰＭＯＳト
ランジスタ３５がオフする。さらに、ＰＭＯＳトランジ
スタ２７およびＮＭＯＳトランジスタ２９がオンする。
【０１９１】次に、レベル変換回路１０１には、「Ｌ」
レベルの信号ＩＮ４が入力され、ＰＭＯＳトランジスタ
２５およびＮＭＯＳトランジスタ３１がオンになり、Ｐ
ＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ２
３がオフになる。これにより、レベル変換回路１０１
は、ノードＮ６５からノードＮ６３に降圧電位Ｖｂｂを
出力し、ノードＮ６３の電位は、降圧電位Ｖｂｂにな
る。なお、図３で説明したと同様の理由により、レベル
変換回路１０１に流れる貫通電流は阻止されている。
【０１９２】一方、信号ＩＮ１が「Ｌ」レベルになる
と、ノードＮ６１は、−Ｖｃｃまで降圧される。このと
き、キャパシタ１０７により、ノードＮ６３の電位がＶ
ｂｂになるのに応答して、ノードＮ６２の電位が−Ｖｃ
ｃ＋Ｖｂｂまで降圧される。このため、ＰＭＯＳトラン
ジスタ１１１がオンし、ノードＮ６１の電位（−Ｖｃ
ｃ）がノードＮ６４に伝えられる。
【０１９３】「Ｌ」レベルの信号ＩＮ１および信号ＩＮ
４が「Ｈ」レベルにされる前に、「Ｌ」レベルの信号Ｉ
Ｎ３は「Ｈ」レベルの信号にされる。これにより、ＰＭ
ＯＳトランジスタ２７がオフし、ＮＭＯＳトランジスタ
２９がニアリーオフする。さらに、ＰＭＯＳトランジス
タ３５およびＮＭＯＳトランジスタ２１はオンする。
【０１９４】次に、信号ＩＮ４が、「Ｌ」レベルから
「Ｈ」レベルにされる。これにより、ＰＭＯＳトランジ
スタ２５およびＮＭＯＳトランジスタ３１がオフにな
り、ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジ
スタ２３がオンになって、レベル変換回路は、ノードＮ
６３に電源電位Ｖｃｃを出力する。なお、図３で説明し
たと同様の理由により、レベル変換回路１０１に流れる
貫通電流は阻止される。
【０１９５】信号ＩＮ１が、「Ｌ」レベルから「Ｈ」レ
ベルにされた場合には、ノードＮ６１の電位は、接地電
位ＧＮＤにされる。このとき、キャパシタ１０７によ
り、ノードＮ６３の電位が電源電位Ｖｃｃにされるのに
応答して、ノードＮ６２の電位が接地電位ＧＮＤにされ
る。このため、ＰＭＯＳトランジスタ１１１は、オフに
なる。
【０１９６】次に、信号ＩＮ２および信号ＩＮ５が
「Ｈ」レベルから「Ｌ」レベルにされる。このため、Ｐ
ＭＯＳトランジスタ１１３およびＰＭＯＳトランジスタ
１１７がオンになり、ノードＮ６１およびノードＮ６２
が接地電位ＧＮＤにプリチャージされる。そして、信号
ＩＮ２および信号ＩＮ５は「Ｈ」レベルにされる。
【０１９７】降圧電位発生回路は、以上のような動作を
繰り返して、ノードＮ６４の電位を降圧電位Ｖｂｂにす
る。
【０１９８】以上に説明したように、ノードＮ６１から
ノードＮ６４に電位を伝達するときには、ＰＭＯＳトラ
ンジスタ１１１のゲートには、レベル変換回路１０１に
より、−Ｖｃｃ＋Ｖｂｂが与えられる。
【０１９９】このため、ＰＭＯＳトランジスタ１１１の
ソース電位Ｖｂｂの絶対値より、ＰＭＯＳトランジスタ
１１１のゲート電位の絶対値が、しきい値電圧Ｖｔｈの
絶対値より大きいので、ノードＮ６１の電位（−Ｖｃ
ｃ）はすべてノードＮ６４に伝えられる。なお、ＰＭＯ
Ｓトランジスタ１１１のソースは、ノードＮ６４に接続
され、しきい値電圧Ｖｔｈは、ＰＭＯＳトランジスタ１
１１のしきい値電圧である。
【０２００】さらに、図３と同様のレベル変換回路１０
１を用いているため、図３に説明したと同様の理由によ
り、レベル変換回路１０１に流れる貫通電流を阻止でき
る。このため、実施の形態６による降圧電位発生回路に
おいては、降圧電位発生の効率をよくすることができ
る。すなわち、ノードＮ６４とノードＮ６５とが接続さ
れているため、レベル変換回路１０１に貫通電流が流れ
た場合には、降圧電位Ｖｂｂが電源電位Ｖｃｃを有する
ノードＮに流れ込むことになるため、降圧電位Ｖｂｂを
発生する効率が悪くなるが、本実施の形態においては、
レベル変換回路１０１に流れる貫通電流を阻止している
ため、降圧電位Ｖｂｂの発生効率はよくなる。
【０２０１】なお、この降圧電位発生回路により発生さ
れた降圧電位は、ＤＲＡＭの基板電位などに用いること
ができる。
【０２０２】（実施の形態７）図１４は、本発明の実施
の形態７による内部電位発生回路としての昇圧電位発生
回路の詳細を示す回路図である。
【０２０３】図１４を参照して、実施の形態７による昇
圧電位発生回路は、図１０の昇圧電位発生回路のノード
Ｎ５２とノードＮ５４との間に、直列に接続されたＮＭ
ＯＳトランジスタ１２１，１２３，１２５を設けたもの
である。ＮＭＯＳトランジスタ１２１，１２３，１２５
は、それぞれダイオード接続されている。なお、図１０
と同一の部分には、同一の参照符号を付し、その説明を
適宜省略する。
【０２０４】ＮＭＯＳトランジスタ１２１〜１２５は、
ノードＮ５２の電位がＶｐｐ＋３Ｖｔｈより大きくなら
ないように、ＮＭＯＳ５２の電位を固定している。すな
わち、ノードＮ５２の電位が、Ｖｐｐ＋３Ｖｔｈを超え
た場合には、ＮＭＯＳトランジスタ１２１〜１２５がオ
ンして、正電荷をノードＮ５４に流し、ノードＮ５２の
電位を調節する。なお、しきい値電圧Ｖｔｈは、ＮＭＯ
Ｓトランジスタ１２１〜１２５のしきい値電圧である。
【０２０５】ここで、従来においては、ノードＮ５２の
余分な正電荷を、電源電位Ｖｃｃを有するノードや、接
地電位ＧＮＤを有するノードに流していたが、本実施の
形態においては、昇圧電位Ｖｐｐの出力ノードであるノ
ードＮ５４に正電荷を流しているため、昇圧電位Ｖｐｐ
の発生効率を損うことはない。
【０２０６】以上のように、本発明の実施の形態７にお
いては、ＮＭＯＳトランジスタ１２１〜１２５を用い
て、ノードＮ５２の電位を調節している。このため、キ
ャパシタ８５により、ノードＮ５２の電位が昇圧される
ときに、ノードＮ５２の電位が高くなりすぎるのを容易
に防止することができる。
【０２０７】（実施の形態８）図１５は、実施の形態８
による内部電位発生回路としての降圧電位発生回路の詳
細を締す回路図である。
【０２０８】図１５を参照して、実施の形態８による降
圧電位発生回路は、図１２の降圧電位発生回路のノード
Ｎ６２とノードＮ６４との間に直列に接続されたＰＭＯ
Ｓトランジスタ１２７，１２９，１３１を設けたもので
ある。なお、ＰＭＯＳトランジスタ１２７〜１３１は、
ダイオード接続されている。図１２と同一の部分につい
ては、同一の参照符号を付し、その説明を適宜省略す
る。
【０２０９】ＰＭＯＳトランジスタ１２７〜１３１は、
ノードＮ６２の電位が、Ｖｂｂ−３Ｖｔｈより低くなっ
た場合に、オンになり、余分な負電荷をノードＮ６２か
らノードＮ６４に流す。
【０２１０】従来は、ノードＮ６２の余分な負電荷を、
電源電位Ｖｃｃを有するノードや接地電位ＧＮＤを有す
るノードに流していたが、本実施の形態においては、降
圧電位Ｖｂｂの出力ノードであるノードＮ６４に余分な
負電荷を流しているため、降圧電位Ｖｂｂの発生の効率
を損うことはない。なお、しきい値電圧Ｖｔｈは、ＰＭ
ＯＳトランジスタ１２７〜１３１のしきい値電圧であ
る。
【０２１１】以上のように、実施の形態８による降圧電
位発生回路においては、ＰＭＯＳトランジスタ１２７〜
１３１を用いて、ノードＮ６２の電位を調節している。
このため、ノードＮ６２が、キャパシタ１０７により降
圧されるときに、ノードＮ６２の電位が下がりすぎるの
を容易に防止することができる。
【０２１２】（実施の形態９）図１６は、一般的なＮＭ
ＯＳトランジスタの構成を示す図である。
【０２１３】図１６を参照して、一般的なＮＭＯＳトラ
ンジスタは、Ｐ型半導体基板の上に、Ｐウェルを形成し
ている。Ｐウェルの上に、ソース電極１４７およびドレ
イン電極１４９を形成している。すなわち、ソース電極
１４７およびドレイン電極１４９として、Ｎ型不純物
を、Ｐウェルに注入して、Ｎ+ 層を形成する。そして、
ポリシリコンなどによりゲート電極１４５が形成され
る。なお、ＰＭＯＳトランジスタについても同様であ
る。
【０２１４】図１７は、本発明の実施の形態９による内
部電位発生回路としての昇圧電位発生回路に用いるＮＭ
ＯＳトランジスタの構成を示す図である。
【０２１５】図１７を参照して、ＮＭＯＳトランジスタ
は、Ｐ型半導体基板上に直接、ソース電極１４７および
ドレイン電極１４９を形成する。すなわち、Ｐ型半導体
基板上に直接、Ｎ型不純物を注入して、Ｎ+ 層を形成す
ることにより、ソース電極１４７およびドレイン電極１
４９を形成している。ポリシリコンなどによりゲート電
極１４５が形成される。
【０２１６】このようにすることで、図１７のＮＭＯＳ
トランジスタは、図１６のＮＭＯＳトランジスタより、
しきい値電圧Ｖｔｈが小さくなる。なお、ＰＭＯＳトラ
ンジスタについても同様のことがいえる。
【０２１７】実施の形態９による昇圧電位発生回路は、
このような、ＮＭＯＳトランジスタを、図１０または図
１４の昇圧電位発生回路のＮＭＯＳトランジスタ９１，
９３，９４，９５，９７に用いたものである。
【０２１８】以上のことから、本発明の実施の形態９に
よる昇圧電位発生回路においては、小さいしきい値電圧
ＶｔｈのＮＭＯＳトランジスタを用いているため、図１
６のＮＭＯＳトランジスタに比し、ドレインからソース
への正電荷の伝達を効率よくすることができる。このた
め、昇圧電位発生回路全体としての効率を良くすること
ができる。さらに、図１０または図１４の昇圧電位発生
回路の効果に加えて、確実に、昇圧電位Ｖｐｐを発生す
ることができる。
【０２１９】さらに、実施の形態９による昇圧電位発生
回路の変更例は、図１７の小さいしきい値電圧を有する
ＮＭＯＳトランジスタをキャパシタとして、図１０およ
び図１４の昇圧電位発生回路のキャパシタ８３，８５，
８７，８９に用いたものである。小さいしきい値電圧を
有するＮＭＯＳトランジスタは、ソースからドレインへ
のチャネルが形成されやすいため、低いしきい値電圧を
有するＮＭＯＳトランジスタは、キャパシタになりやす
くなる。
【０２２０】このため、実施の形態９による昇圧電位発
生回路の変更例においては、昇圧電位発生回路全体とし
ての効率をよくすることができる。
【０２２１】なお、図１７のＮＭＯＳトランジスタと同
様にして作られた、しきい値電圧の絶対値が小さいＰＭ
ＯＳトランジスタを、図１２または図１５の降圧電位発
生回路のＰＭＯＳトランジスタ１１１，１１３，１１
５，１１７，１１９およびキャパシタ１０３，１０５，
１０７，１０９に用いることによっても、上記したと同
様の効果を奏する。
【０２２２】（実施の形態１０）実施の形態１０による
内部電位発生回路は、図１０のＮＭＯＳトランジスタ９
３、図１２のＰＭＯＳトランジスタ１１７、図１４のＮ
ＭＯＳトランジスタ９３および図１５のＰＭＯＳトラン
ジスタ１１７のそれぞれに、高耐圧のＭＯＳトランジス
タを用いたものである。
【０２２３】図１０の昇圧電位発生回路のＮＭＯＳトラ
ンジスタ９３に高耐圧ＮＭＯＳトランジスタを用いた場
合について説明する。図１０および図１１を参照して、
ＮＭＯＳトランジスタ９３のゲート〜ソース（ノードＮ
５２側）間電位は、最大Ｖｐｐになり、通常のＮＭＯＳ
トランジスタでは破損してしまうおそれがある。
【０２２４】このため、ＮＭＯＳトランジスタ９３は、
ゲート〜ソース間電位が繰り返しＶｐｐになったときで
も、容易に破損しない高耐圧ＮＭＯＳトランジスタであ
る。このことは、図１４のＮＭＯＳトランジスタ９３に
ついても同様である。すなわち、図１０のレベル変換回
路８１により、繰り返しノードＮ５２の電位がＶｃｃ＋
Ｖｐｐに昇圧されるため、それに伴う、ＮＭＯＳトラン
ジスタ９３の破壊を防止したものである。
【０２２５】次に、図１２の降圧電位発生回路のＰＭＯ
Ｓトランジスタ１１７に、高耐圧ＰＭＯＳトランジスタ
を用いた場合について説明する。図１２および図１３を
参照して、ＰＭＯＳトランジスタ１１７のゲート〜ソー
ス（ノードＮ６２側）間電位の絶対値は、最大−Ｖｃｃ
＋Ｖｂｂの絶対値になる。
【０２２６】このため、通常のＰＭＯＳトランジスタで
は、破損してしまうおそれがある。したがって、ＰＭＯ
Ｓトランジスタ１１７は、そのゲート〜ソース間電位の
絶対値が繰り返し、−Ｖｃｃ＋Ｖｂｂの絶対値になって
も、容易に破損しない高耐圧ＰＭＯＳトランジスタであ
る。すなわち、図１２のレベル変換回路１０１により、
繰り返し、ノードＮ６２の電位が−Ｖｃｃ＋Ｖｂｂに降
圧されるため、それに伴う、ＰＭＯＳトランジスタ１１
７の破壊を防止したものである。
【０２２７】以上のように、本発明の実施の形態１０に
よる内部電位発生回路においては、ＭＯＳトランジスタ
９３，１１７のゲート〜ソース間電位の絶対値が、Ｖｐ
ｐまたは−Ｖｃｃ＋Ｖｂｂの絶対値の大きさに繰り返し
なったときでも、破損しない高耐圧のＭＯＳトランジス
タを用いている。このため、ＭＯＳトランジスタ９３，
１１７が破損することはなく、内部電位発生回路の信頼
性が高くなる。
【０２２８】（実施の形態１１）図１８は、本発明の実
施の形態１１による内部電位発生ユニットを示す概略ブ
ロック図である。
【０２２９】図１８を参照して、実施の形態１１による
内部電位発生ユニットは、インバータ１５１，１５３、
制御信号発生回路１５５、ＮＡＮＤ回路１５７、第１の
波形発生部１５９、第２の波形発生部１６１、第１の内
電位発生回路１６３および第２の内部電位発生回路１６
５を含む。
【０２３０】インバータ１５１の入力ノードにはクロッ
ク信号ＣＳが入力される。ＮＡＮＤ回路１５７の２つの
入力ノードにはそれぞれ、インバータ１５１の出力ノー
ドおよび制御信号発生回路１５５の出力ノードが接続さ
れる。第１の波形発生部１５９は、インバータ１５３に
接続される。第１の波形発生部１５９と第１の内部電圧
発生回路１６３が接続される。ＮＡＮＤ回路５７の出力
ノードと第２の波形発生部１６１が接続される。第２の
内部電位発生回路１６５と第２の波形発生部１６１が接
続される。第１の内部電位発生回路１６３と第２の内部
電位発生回路１６５の出力ノードは共通となっている。
【０２３１】第１の内部電位発生回路１６３および第２
の内部電位発生回路１６５は、たとえば図１０または図
１４の昇圧電位発生回路や、図１２または図１５の降圧
電位発生回路などである。第１の波形発生部１５９およ
び第２の波形発生部１６１からそれぞれ出力される第１
の駆動信号Ａ１および第２の駆動信号Ａ２は、図示しな
いが複数ある。たとえば、第１の駆動信号Ａ１および第
２の駆動信号Ａ２は、図１０、図１２、図１４または図
１５の信号ＩＮ１〜ＩＮ５などである。
【０２３２】図１９は、図１８の内部電位発生ユニット
の動作を説明するためのタイミング図である。
【０２３３】図１８および図１９を参照して、クロック
信号ＣＳがインバータ１５１に入力され、インバータ１
５１は、クロック信号ＣＳの反転信号である反転クロッ
ク信号ＣＳＯを出力する。ここで、制御信号発生回路１
５５から出力される制御信号Ｃが「Ｈ」レベルである場
合には、ＮＡＮＤ回路１５７が、クロック信号ＣＳと同
様のパルス信号である信号ＮＳを第２の波形発生部１６
１に出力する。
【０２３４】第２の波形発生部１６１は、このパルス信
号である信号ＮＳに応じて、パルス信号である第２の駆
動信号Ａ２を第２の内部電位発生回路１６５に出力す
る。そして、第２の内部電位発生回路１６５は、このパ
ルス信号である第２の駆動信号Ａ２に応じて、第２の内
部電位をノードＮに出力する。
【０２３５】一方、第１の波形発生部１５９は、インバ
ータ１５１，１５３を介したクロック信号ＣＳを受け
て、パルス信号である第１の駆動信号Ａ１を発生する。
第１の内部電位発生回路１６３は、パルス信号である第
１の駆動信号Ａ１に応じて、第１の内部電位をノードＮ
に出力する。すなわち、ノードＮの電位は、第１の内部
電位発生回路１６３から出力された第１の内部電位と第
２の内部電位発生回路１６５から出力された第２の内部
電位との和である出力電位Ｖになる。
【０２３６】次に、クロック信号ＣＳが入力されている
場合において、制御信号発生回路１５５からの制御信号
Ｃが、「Ｌ」レベルにされた場合には、ＮＡＮＤ回路１
５７からのの信号ＮＳは、「Ｈ」レベルに固定される。
そして、「Ｈ」レベルに固定された信号ＮＳを第２の波
形発生部１６１は受けて、「Ｈ」レベルに固定した第２
の駆動信号Ａ２を第２の内部電位発生回路１６５に出力
する。これにより、第２の内部電位発生回路１６５は、
その動作を停止する。なお、「Ｈ」レベルの信号ＮＳが
第２の波形発生部１６１に入力されたときに、「Ｈ」レ
ベルに信号Ａ２が固定される場合について説明したが、
第２の駆動信号Ａ２は、「Ｌ」レベルに固定してもよ
い。
【０２３７】一方、第１の波形発生部１５９には、イン
バータ１５１，１５３を介してクロック信号ＣＳが入力
されているため、第１の内部電位発生回路１６３は動作
しており、第１の内部電位をノードＮに出力している。
この場合には、第１の内部電位が出力電位Ｖとして出力
されることになる。
【０２３８】以上説明したように、本発明の実施の形態
１１による内部電位発生ユニットにおいては、制御信号
発生回路１５５からの制御信号Ｃのレベルを変えるだけ
で、第２の内部電位発生回路１６５のオン／オフを制御
でき、内部電位発生ユニットの能力を容易に切換えるこ
とができる。
【０２３９】なお、従来の内部電位発生ユニットにおい
ては、内部電位発生ユニットの能力を切換えるときに
は、アルミ配線を切換えることにより行なっていたた
め、手間がかかっていたが、本実施の形態においては、
制御信号Ｃのレベルを変えることにより、簡易に、その
能力を切換えることができる。
【０２４０】本実施の形態は、たとえば、ＤＲＡＭにお
いて、４Ｋリフレッシュ（４Ｋ回で全メモリセルをリフ
レッシュすることをいう）と８Ｋリフレッシュ（８Ｋ回
で全メモリセルをリフレッシュすることをいう）を切換
えるときなどに適用できる。４Ｋリフレッシュのときに
は、第１の内部電位発生回路１６３および第２の内部電
位発生回路１６５をともに動作させる。８Ｋリフレッシ
ュのときには、第１の内部電位発生回路１６３のみを動
作させる。
【０２４１】（実施の形態１２）図２０は、本発明の実
施の形態１２による内部電位発生ユニットを示す概略ブ
ロック図である。
【０２４２】図２０を参照して、実施の形態１２による
内部電位発生ユニットは、波形発生部１７１、制御信号
発生回路１７３、インバータ１７５，１７７、ＮＡＮＤ
回路１７９、第１の内部電位発生回路１６３および第２
の内部電位発生回路１６５を含む。
【０２４３】図１８と同一の部分については、同一の参
照符号を付し、その説明を適宜省略する。波形発生部１
７１はクロック信号ＣＳを受ける。波形発生部１７１の
出力ノードは、インバータ１７５の入力ノードに接続さ
れる。インバータ１７５の出力ノードは、インバータ１
７７の入力ノードおよびＮＡＮＤ回路１７９の一方の入
力ノードに接続される。
【０２４４】インバータ１７７の出力ノードは第１の内
部電位発生回路１６３に接続される。ＮＡＮＤ回路１７
９の他方の入力ノードは、制御信号発生回路１７３と接
続される。ＮＡＮＤ回路１７９の出力ノードは、第２の
内部電位発生回路に接続される。第１の内部電位発生回
路１６３および第２の内部電位発生回路６１５の出力ノ
ードは、ノードＮである。
【０２４５】波形発生部１７１からの出力信号はインバ
ータ１７５により反転されて駆動信号Ａとなる。駆動信
号Ａは、実際には複数あり、たとえば、図１０、図１
２、図１４および図１５の信号ＩＮ１〜ＩＮ５などであ
る。したがって、信号ＮＳも実際には複数ある。
【０２４６】図２１は、図２０の内部電位発生ユニット
の動作を説明するためのタイミング図である。
【０２４７】図２０および図２１を参照して、波形発生
部１７１にはクロック信号ＣＳが入力される。そして波
形発生部１７１は、パルス信号である駆動信号Ａを出力
する。
【０２４８】制御信号発生回路１７３から、「Ｈ」レベ
ルの制御信号ＣがＮＡＮＤ回路１７９に入力されている
場合には、ＮＡＮＤ回路１７９は、パルス信号である信
号ＮＳを出力する。なお、パルス信号である信号ＮＳ
は、パルス信号である駆動信号Ａを反転した信号であ
る。第２の内部電位発生回路１６５は、パルス信号であ
る信号ＮＳを受けて、第２の内部電位をノードＮに出力
する。
【０２４９】一方、第１の内部電位発生回路１６３はパ
ルス信号である駆動信号Ａを受けて第１の内部電位をノ
ードＮに出力する。すなわち、ノードＮには、第１の内
部電位と第２の内部電位が出力されるため、第１の内部
電位と第２の内部電位との和が出力電位Ｖとなる。
【０２５０】次に、制御信号発生回路１７３からの制御
信号Ｃが「Ｌ」レベルにされた場合には、信号ＮＳは、
「Ｈ」レベルに固定される。したがって、第２の内部電
位発生回路１６５は、その動作を停止する。このため、
ノードＮには、第１の内部電位発生回路１６３からの第
１の内部電位のみが出力され、第１の内部電位が出力電
位Ｖとなる。
【０２５１】以上のように、本発明の実施の形態１２に
よる内部電位発生ユニットにおいては、制御信号Ｃによ
り、第２の内部電位発生回路１６５のオン／オフを制御
している。このため、内部電位発生ユニットの能力を容
易に切換えることが可能となる。
【０２５２】ＤＲＡＭにおいて、４Ｋリフレッシュの場
合には、第１の内部電位発生回路１６３および第２の内
部電位発生回路１６５の双方を動作させるように、制御
信号Ｃを「Ｈ」レベルにする。８Ｋリフレッシュをする
場合には、制御信号Ｃを「Ｌ」レベルにし第１の内部電
位発生回路１６３のみを動作させる。
【０２５３】従来において、内部電位発生ユニットの能
力を切換えるときには、アルミ配線を切換えることで行
なっていたため手間がかかっていた。本実施の形態にお
いては、制御信号Ｃのレベルを切換えることで、簡易
に、内部電位発生ユニットの能力を切換ることができ
る。
【０２５４】（実施の形態１３）図２２は、本発明の実
施の形態１３によるレベル変換回路の詳細を示す回路図
である。なお、図１と同様の部分については同一の参照
符号を付しその説明は適宜省略する。また、図２２にお
いて、入力される信号ＩＮ１、ＩＮ２は、図１のレベル
変換回路に入力される信号ＩＮ１、ＩＮ２と同様であ
る。したがって、実施の形態１３によるレベル変換回路
の説明においては、図２のタイミング図を用いて説明す
る。
【０２５５】図２２を参照して、実施の形態１３による
レベル変換回路は、ＰＭＯＳトランジスタ３，１１，１
００１，１００３、ＮＭＯＳトランジスタ５，１３，１
００５，１００７およびインバータ１７，１９を含む。
【０２５６】ＰＭＯＳトランジスタ３，１００１および
ＮＭＯＳトランジスタ１００５，５は入力部を構成す
る。ＰＭＯＳトランジスタ１００１は、入力部用の第１
電流遮断手段である。ＮＭＯＳトランジスタ１００５は
入力部用の第２電流遮断手段である。
【０２５７】ＰＭＯＳトランジスタ１１，１００３およ
びＮＭＯＳトランジスタ１００７，１３は、出力部を構
成する。ＰＭＯＳトランジスタ１００３は、出力部用の
第１電流遮断手段である。ＮＭＯＳトランジスタ１００
７は、出力部用の第２電流遮断手段である。
【０２５８】ＰＭＯＳトランジスタ３，１００１および
ＮＭＯＳトランジスタ１００５，５は、昇圧電位Ｖｐｐ
を有するノードＮ１と接地電位を有するノードＮ２との
間に直列に接続される。ＰＭＯＳトランジスタ３のソー
スはノードＮ１に、ドレインはＰＭＯＳトランジスタ１
００１のソースに接続される。ＰＭＯＳトランジスタ１
００１のドレインはノードＮ３に接続される。ＮＭＯＳ
トランジスタ５のソースはノードＮ２に接続され、ドレ
インはＮＭＯＳトランジスタ１００５のソースに接続さ
れる。ＮＭＯＳトランジスタ１００５のドレインはノー
ドＮ３に接続される。ＰＭＯＳトランジスタ１００１お
よびＮＭＯＳトランジスタ１００５のゲートには信号Ｉ
Ｎ２が入力される。ＮＭＯＳトランジスタ５のゲートに
は信号ＩＮ１が入力される。
【０２５９】ＰＭＯＳトランジスタ１１，１００３およ
びＮＭＯＳトランジスタ１３，１００７は、ノードＮ１
とノードＮ２との間に直列に接続される。ＰＭＯＳトラ
ンジスタ１１のソースはノードＮ１に接続され、ドレイ
ンはＰＭＯＳトランジスタ１００３のソースに接続され
る。ＰＭＯＳトランジスタ１００３のドレインはノード
Ｎ４に接続される。ＮＭＯＳトランジスタ１３のソース
はノードＮ２に接続され、ドレインはＮＭＯＳトランジ
スタ１００７のソースに接続される。ＮＭＯＳトランジ
スタ１００７のドレインはノードＮ４に接続される。Ｐ
ＭＯＳトランジスタ１００３およびＮＭＯＳトランジス
タ１００７のゲートには、インバータ１９により反転さ
れた信号ＩＮ２が入力される。ＮＭＯＳトランジスタ１
３のゲートには、インバータ１７により反転された信号
ＩＮ１が入力される。
【０２６０】ＰＭＯＳトランジスタ３のゲートは、ノー
ドＮ４に接続される。ＰＭＯＳトランジスタ１１のゲー
トはノードＮ３に接続される。ノードＮ４は出力ノード
であり、信号ＯＵＴを出力する。
【０２６１】図２２および図２を参照して、ＮＭＯＳト
ランジスタ５のゲートに、「Ｈ」レベルの信号ＩＮ１が
入力される前に、「Ｈ」レベルの信号ＩＮ２が、ＰＭＯ
Ｓトランジスタ１００１およびＮＭＯＳトランジスタ１
００５のゲートに入力される。このため、「Ｈ」レベル
の信号ＩＮ１の入力に応じて、ＰＭＯＳトランジスタ３
およびＮＭＯＳトランジスタ５が同時にオンする場合で
も、その前に、ＰＭＯＳトランジスタ１００１がニアリ
オフになり（高抵抗になり；以下、単に「オフ」とい
う）、ノードＮ１とノードＮ２との間の貫通電流を阻止
できる。
【０２６２】「Ｈ」レベルの信号ＩＮ１がＮＭＯＳトラ
ンジスタ５のゲートに入力される前に、ＰＭＯＳトラン
ジスタ１００３およびＮＭＯＳトランジスタ１００７の
ゲートには、信号ＩＮ２を反転した信号、すなわち、
「Ｌ」レベルの信号が入力される。すなわち、入力部へ
の「Ｈ」レベルの信号ＩＮ１の入力に応じて、ＰＭＯＳ
トランジスタ１１およびＮＭＯＳトランジスタ１３が同
時にオンする場合でも、その前に、ＮＭＯＳトランジス
タ１００７がオフになり、ノードＮ１とノードＮ２との
間の貫通電流を阻止できる。
【０２６３】ＮＭＯＳトランジスタ５のゲートに入力さ
れている「Ｈ」レベルの信号ＩＮ１が、「Ｌ」レベルに
なる前に、ＰＭＯＳトランジスタ１００１およびＮＭＯ
Ｓトランジスタ１００５のゲートに入力されている
「Ｈ」レベルの信号ＩＮ２を「Ｌ」レベルにする。すな
わち、「Ｈ」レベルから「Ｌ」レベルになる信号ＩＮ１
に応じて、ＰＭＯＳトランジスタ３およびＮＭＯＳトラ
ンジスタ５が同時にオンする場合でも、その前に、ＮＭ
ＯＳトランジスタ１００５がオフになり、ノードＮ１と
ノードＮ２との間の貫通電流が阻止できる。
【０２６４】ＮＭＯＳトランジスタ５のゲートに「Ｈ」
レベルの信号ＩＮ１を、「Ｌ」レベルにする前に、ＰＭ
ＯＳトランジスタ１００３およびＮＭＯＳトランジスタ
１００７のゲートに入力されている信号ＩＮ２を反転し
た「Ｌ」レベルの信号を「Ｈ」レベルにする。すなわ
ち、「Ｈ」レベルから「Ｌ」レベルになる信号ＩＮ１に
応じて、ＰＭＯＳトランジスタ１１およびＮＭＯＳトラ
ンジスタ１３が同時にオンする場合でも、その前に、Ｐ
ＭＯＳトランジスタ１００３がニアリオフになり（高抵
抗になり；以下、単に「オフ」という）、ノードＮ１と
ノードＮ２との間の貫通電流を阻止できる。
【０２６５】なお、「Ｈ」レベルの信号ＩＮ１が入力さ
れているときには、信号ＯＵＴの電位は、電源電位Ｖｃ
ｃよりも高いレベルの昇圧電位Ｖｐｐである。すなわ
ち、電源電位Ｖｃｃを有する信号ＩＮ１は、昇圧電位Ｖ
ｐｐを有する信号ＯＵＴに変換されたことになる。
【０２６６】以上のように、実施の形態１３によるレベ
ル変換回路においては、ＰＭＯＳトランジスタ３および
ＮＭＯＳトランジスタ５またはＰＭＯＳトランジスタ１
１およびＮＭＯＳトランジスタ１３が同時にオンする前
に、ＰＭＯＳトランジスタ１００１およびＮＭＯＳトラ
ンジスタ１００７または、ＰＭＯＳトランジスタ１００
３およびＮＭＯＳトランジスタ１００５がオフするた
め、ノードＮ１とノードＮ２との間の貫通電流を阻止す
ることができる。
【０２６７】信号ＩＮ１を「Ｈ」レベルにするタイミン
グと信号ＩＮ２を「Ｈ」レベルにするタイミングを同時
にし、信号ＩＮ１を「Ｌ」レベルにするタイミングと信
号ＩＮ２を「Ｌ」レベルにするタイミングと同時にする
ことによっても、上記したと同様の効果を奏する。
【０２６８】すなわち、この場合には、ＰＭＯＳトラン
ジスタ３およびＮＭＯＳトランジスタ５または、ＰＭＯ
Ｓトランジスタ１１およびＮＭＯＳトランジスタ１３が
同時にオンする場合でも、それと同時に、ＰＭＯＳトラ
ンジスタ１００１およびＮＭＯＳトランジスタ１００７
または、ＰＭＯＳトランジスタ１００３およびＮＭＯＳ
トランジスタ１００５がオフすることになり、ノードＮ
１とノードＮ２との間の貫通電流を阻止できる。
【０２６９】また、図７に示すように、信号ＩＮを遅延
回路５９によって遅延した信号を図２２の信号ＩＮ１と
し、遅延しない信号ＩＮを図２２の信号ＩＮ２とするこ
ともできる。
【０２７０】（実施の形態１４）図２３は、本発明の実
施の形態１４によるレベル変換回路の詳細を示す回路図
である。なお、図３と同様の部分について同一の参照符
号を付しその説明は適宜省略する。また、図２３のレベ
ル変換回路に入力される信号ＩＮ１、ＩＮ２は、図３の
レベル変換回路に入力される信号ＩＮ１、ＩＮ２と同様
である。したがって、図２３のレベル変換回路の説明で
は、図４のタイミング図を用いる。
【０２７１】図２２のレベル変換回路は、電源電位Ｖｃ
ｃのレベルを、それより高いレベルの昇圧電位Ｖｐｐの
レベルにするものであったが、本実施の形態のレベル変
換回路は、接地電位ＧＮＤのレベルを、それよりも低い
降圧電位Ｖｂｂのレベルに刷るもである。
【０２７２】図２３を参照して、本実施の形態のレベル
変換回路は、ＰＭＯＳトランジスタ２５，３３，１００
９，１０１１、ＮＭＯＳトランジスタ１０１３，２３，
１０１５，３１およびインバータ３７，３９を含む。
【０２７３】ＰＭＯＳトランジスタ２５，１００９およ
びＮＭＯＳトランジスタ１０１３，２３は入力部を構成
する。ＮＭＯＳトランジスタ１０１３は入力部用の第１
電流遮断手段である。ＰＭＯＳトランジスタ１００９は
入力部用の第２電流遮断手段である。
【０２７４】ＰＭＯＳトランジスタ３３，１０１１およ
びＮＭＯＳトランジスタ１０１５，３１は出力部を構成
する。ＮＭＯＳトランジスタ１０１５は出力部用の第１
電流遮断手段である。ＰＭＯＳトランジスタ１０１１
は、出力部用の第２電流遮断手段である。
【０２７５】ＰＭＯＳトランジスタ２５，１００９およ
びＮＭＯＳトランジスタ１０１３，２３は、降圧電位Ｖ
ｂｂを有するノードＮ１と電源電位Ｖｃｃを有するノー
ドＮ２との間に直列に接続される。ＮＭＯＳトランジス
タ２３のソースはノードＮ１に接続され、ドレインはＮ
ＭＯＳトランジスタ１０１３のソースに接続される。Ｎ
ＭＯＳトランジスタ１０１３のドレインはノードＮ３に
接続される。ＰＭＯＳトランジスタ２５のソースはノー
ドＮ２に接続され、ドレインはＰＭＯＳトランジスタ１
００９のソースに接続される。ＰＭＯＳトランジスタ１
００９のドレインはノードＮ３に接続される。ＰＭＯＳ
トランジスタ２５のゲートには信号ＩＮ１が入力され
る。ＰＭＯＳトランジスタ１００９およびＮＭＯＳトラ
ンジスタ１０１３のゲートには信号ＩＮ２が入力され
る。
【０２７６】ＰＭＯＳトランジスタ３３，１０１１およ
びＮＭＯＳトランジスタ１０１５，３１は、ノードＮ１
とノードＮ２との間に直列に接続される。ＮＭＯＳトラ
ンジスタ３１のソースはノードＮ１に接続され、ドレイ
ンはＮＭＯＳトランジスタ１０１５のソースに接続され
る。ＮＭＯＳトランジスタ１０１５のドレインはノード
Ｎ４に接続される。ＰＭＯＳトランジスタ３３のソース
はノードＮ２に接続され、ドレインはＰＭＯＳトランジ
スタ１０１１のソースに接続される。ＰＭＯＳトランジ
スタ１０１１のドレインはノードＮ４に接続される。Ｐ
ＭＯＳトランジスタ３３のゲートには、インバータ３７
により反転された信号ＩＮ１が入力される。ＰＭＯＳト
ランジスタ１０１１およびＮＭＯＳトランジスタ１０１
５のゲートには、インバータ３９により反転された信号
ＩＮ２が入力される。
【０２７７】ＮＭＯＳトランジスタ２３のゲートはノー
ドＮ４と接続される。ＮＭＯＳトランジスタ３１のゲー
トはノードＮ３と接続される。ノードＮ４は出力ノード
であり、信号ＯＵＴを出力する。
【０２７８】図２３および図４を参照して、ＰＭＯＳト
ランジスタ２５のゲートに「Ｌ」レベルの信号が入力さ
れる前に、ＰＭＯＳトランジスタ１００９およびＮＭＯ
Ｓトランジスタ１０１３のゲートに「Ｌ」レベルの信号
ＩＮ２が入力される。すなわち、「Ｌ」レベルの信号Ｉ
Ｎ１に応じて、ＰＭＯＳトランジスタ２５およびＮＭＯ
Ｓトランジスタ２３が同時にオンする場合でも、その前
に、ＮＭＯＳトランジスタ１０１３がニアリオフするこ
とになり（高抵抗になり；以下、単に「オフ」とい
う）、ノードＮ１とノードＮ２との間の貫通電流を阻止
できる。
【０２７９】ＰＭＯＳトランジスタ２５のゲートに
「Ｌ」レベルの信号ＩＮ１が入力される前に、ＰＭＯＳ
トランジスタ１０１１およびＮＭＯＳトランジスタ１０
１５のゲートには反転された信号ＩＮ２、すなわち、
「Ｈ」レベルの信号が入力される。すなわち、「Ｌ」レ
ベルの信号ＩＮ１の入力に応じて、ＰＭＯＳトランジス
タ３３およびＮＭＯＳトランジスタ３１が同時にオンす
る場合でも、その前に、ＰＭＯＳトランジスタ１０１１
がオフになり、ノードＮ１とノードＮ２との間の貫通電
流を阻止できる。
【０２８０】ＰＭＯＳトランジスタ２５のゲートに入力
されている「Ｌ」レベルの信号ＩＮ１が、「Ｈ」レベル
になる前に、ＰＭＯＳトランジスタ１００９およびＮＭ
ＯＳトランジスタ１０１３のゲートに入力されている
「Ｌ」レベルの信号ＩＮ２のレベルを「Ｈ」レベルの信
号にする。すなわち、「Ｌ」レベルから「Ｈ」レベルに
なる信号ＩＮ１に応じて、ＰＭＯＳトランジスタ２５お
よびＮＭＯＳトランジスタ２３が同時にオンするときで
も、その前に、ＰＭＯＳトランジスタ１００９がオフす
ることになり、ノードＮ１とノードＮ２との間の貫通電
流を阻止できる。
【０２８１】ＰＭＯＳトランジスタ２５のゲートに入力
されている「Ｌ」レベルの信号ＩＮ１を「Ｈ」レベルに
する前に、ＰＭＯＳトランジスタ１０１１およびＮＭＯ
Ｓトランジスタ１０１５のゲートには、反転した信号Ｉ
Ｎ２、すなわち「Ｌ」レベルの信号が入力される。すな
わち、「Ｌ」レベルから「Ｈ」レベルになる信号ＩＮ１
に応じて、ＰＭＯＳトランジスタ３３およびＮＭＯＳト
ランジスタ３１が同時にオンする場合でも、その前に、
ＮＭＯＳトランジスタ１０１５がニアリオフすることに
なり（高抵抗になり；以下、単に「オフ」という）、ノ
ードＮ１とノードＮ２の間の貫通電流を阻止できる。
【０２８２】なお、「Ｌ」レベルの信号ＩＮ１が入力さ
れているときには、信号ＯＵＴの電位は接地電位ＧＮＤ
より低いレベルの降圧電位Ｖｂｂである。すなわち、接
地電位ＧＮＤを有する信号ＩＮ１が、降圧電位Ｖｂｂを
有する信号ＯＵＴに変換されたことになる。
【０２８３】以上のように、実施の形態１４によるレベ
ル変換回路においては、ＰＭＯＳトランジスタ２５およ
びＮＭＯＳトランジスタ２３または、ＰＭＯＳトランジ
スタ３３およびＮＭＯＳトランジスタ３１が同時にオン
する前に、ＰＭＯＳトランジスタ１００９およびＮＭＯ
Ｓトランジスタ１０１５または、ＰＭＯＳトランジスタ
１０１１およびＮＭＯＳトランジスタ１０１３をオフに
することにより、ノードＮ１とノードＮ２との間の貫通
電流を阻止できる。
【０２８４】信号ＩＮ１を「Ｌ」レベルにするタイミン
グと信号ＩＮ２を「Ｌ」レベルにするタイミングを同時
にし、信号ＩＮ１と「Ｈ」レベルにするタイミングと信
号ＩＮ２を「Ｈ」レベルにするタイミングとを同時にす
ることによっても、上記したと同様の効果を奏する。す
なわち、ＰＭＯＳトランジスタ２５およびＮＭＯＳトラ
ンジスタ２３またはＰＭＯＳトランジスタ３３およびＮ
ＭＯＳトランジスタ３１が同時にオンすると同時に、Ｎ
ＭＯＳトランジスタ１０１３およびＰＭＯＳトランジス
タ１０１１または、ＮＭＯＳトランジスタ１０１５およ
びＰＭＯＳトランジスタ１００９がオフし、ノードＮ１
とノードＮ２との間の貫通電流を阻止できる。
【０２８５】また、信号ＩＮ１として、信号ＩＮ２を図
７に示すような遅延回路５９によって遅延させた信号を
用いることもできる。
【０２８６】（実施の形態１５）図２４は、一般的な昇
圧電位発生回路の詳細を示す回路図である。なお、図８
と同様の部分については同一の参照符号を付しその説明
を適宜省略する。図２４の昇圧電位発生回路が図８の昇
圧電位発生回路と異なるのは、ノードＮ１とインバータ
６１との間に接続されるキャパシタである。すなわち、
図８の昇圧電位発生回路のキャパシタ６７と図２４の昇
圧電位発生回路のキャパシタ１０１７とが異なってい
る。
【０２８７】図２４を参照して、キャパシタ１０１７
は、ＰＭＯＳトランジスタである。このキャパシタ１０
１７としてのＰＭＯＳトランジスタは、エンハンスメン
ト型である。このエンハンスメント型のＰＭＯＳトラン
ジスタ１０１７のゲートを信号ＩＮの入力側、すなわち
ノードＮ４に接続し、ソースおよびドレインを昇圧電位
発生回路の出力側であるノードＮ１に接続している。そ
して、エンハンスメント型のＰＭＯＳトランジスタ１０
１７にチャネルを発生させて、ゲート側と、ソースおよ
びドレイン側をキャパシタの平行平板の両サイドとして
用いている。
【０２８８】図２５は、図２４のキャパシタ１０１７の
としてのエンハンスメント型のＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタ７７の構造を示す図である。
なお、図２４と同様の部分について同一の参照符号を付
しその説明を適宜省略する。
【０２８９】図２４および図２５を参照して、キャパシ
タ１０１７としてのエンハンスメント型のＰＭＯＳトラ
ンジスタは次のようにして形成されている。Ｐ型半導体
基板１０１９にＮウェル１０２１が形成されている。Ｎ
ウェル１０２１には、Ｐ+ ソース／ドレイン電極１０２
７，１０２９および電位固定相１０３５が形成されてい
る。チャネルが形成される領域の上には、絶縁膜が形成
されその上にゲート電極１０２３が形成される。
【０２９０】ＮＭＯＳトランジスタ７７は以下のように
して形成される。Ｐ型半導体基板１０１９の上にＮ+ ソ
ース／ドレイン電極１０３１，１０３３が形成される。
チャネルが形成される領域の上に絶縁膜が形成され、そ
の上にゲート電極１０２５が形成される。
【０２９１】図２６は、図２４の一般的な昇圧電位発生
回路の動作を説明するためのタイミング図である。
【０２９２】図２４、図２５および図２６を参照して、
時刻ｔ１において、信号ＩＮが「Ｈ」レベルのとき、ノ
ードＮ４は接地電位ＧＮＤレベルであり、ノードＮ１は
電源電位Ｖｃｃレベルである。このため、ＰＭＯＳトラ
ンジスタ１０１７のゲート・ソース間電位は、−Ｖｃｃ
となり、ＰＭＯＳトランジスタ１０１７にはチャネルが
形成される（ホール１０３７が形成される）。すなわ
ち、ゲート１０２３とチャネルとの間でキャパシタが形
成される。
【０２９３】時刻ｔ２において、信号ＩＮが「Ｌ」レベ
ルになると、ノードＮ４もＧＮＤレベルからＶｃｃレベ
ルになる。ノードＮ４が、ＧＮＤレベルからＶｃｃレベ
ルに昇圧されるのに応じて、ノードＮ１も昇圧されるた
め、ＰＭＯＳトランジスタ１０１７はチャネルを形成し
たままである。
【０２９４】時刻ｔ３において、ノードＮ１の電位がノ
ードＮ３に伝えられ、ノードＮ１の電位がＶｃｃ（電源
電位）＋Ｖｔｈ（ＰＭＯＳトランジスタ１０１７のしき
い値電圧）以下に下がると、ＰＭＯＳトランジスタ１０
１７のソース・ドレイン間電位Ｖｇｓは−Ｖｔｈより大
きくなる。このため、チャネルが解消され、すなわち、
ゲート電極１０２３の下に集まってチャネルを形成して
いたホール１０３７が矢印ａに示すようにＰ型半導体基
板１０１９を突き抜けて、リーク電流になるおそれがあ
る。実施の形態１５による内部電位発生回路としての昇
圧電位発生回路はこのような問題を解消するためになさ
れたものである。
【０２９５】図２７は、本発明の実施の形態１５による
内部電位発生回路としての昇圧電位発生回路の詳細を示
す回路図である。なお、図１０と同様の部分について同
一の参照符号を付しその説明を適宜省略する。図１０の
昇圧電位発生回路と図２７の昇圧電位発生回路が異なる
のは、信号ＩＮ１が入力されるキャパシタである。すな
わち、図１０の昇圧電位発生回路のキャパシタ８９と図
２７の昇圧電位発生回路のキャパシタ１０３９が異なっ
ている。
【０２９６】図２７を参照して、実施の形態１５による
昇圧電位発生回路は、キャパシタ１０３９として、ディ
プリーション型（depression型）のＰＭＯＳトランジス
タを用いている。ディプリーション型のＰＭＯＳトラン
ジスタのゲートはノードＮ５６に接続され、ソースおよ
びドレインはノードＮ５１に接続される。
【０２９７】図２８は、図２７の昇圧電位発生回路のキ
ャパシタ１０３９としてのディプリーション型のＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタ９７の構造
を示す図である。なお、図２７と同様の部分について同
一の参照符号を付しその説明を適宜省略する。
【０２９８】図２８を参照して、ディプリーション型の
ＰＭＯＳトランジスタ１０３９は以下のようにして形成
されている。Ｐ型半導体基板１０１９にＮウェル１０２
１が形成される。Ｎウェル１０２１に、Ｐ+ ソース／ド
レイン電極１０２７，１０２９および電位固定相１０３
５が形成される。領域１０４１の上には絶縁膜が形成さ
れその上にゲート電極１０２３が形成される。本実施の
形態による昇圧電位発生回路においては、常に領域１０
４１にホール１０３７が集まってチャネルを形成してい
る。これは、キャパシタ３９がディプリーション型のＰ
ＭＯＳトランジスタであることに基づいている。
【０２９９】ＮＭＯＳトランジスタ９７は以下のように
して形成される。Ｐ型半導体基板１０１９に、Ｎ+ ソー
ス／ドレイン電極１０３１，１０３３が形成される。チ
ャネルが形成される領域の上に絶縁膜が形成され、その
上にゲート電極１０２５が形成される。
【０３００】図２９は、図２７の昇圧電位発生回路の動
作を説明するためのタイミング図である。
【０３０１】図２９を参照して、すべての時刻におい
て、ノードＮ５６とノードＮ５１との間の電位差、すな
わち、ディプリーション型のＰＭＯＳトランジスタ１０
３９のゲート・ソース間電位は常に負である。このた
め、常にＰＭＯＳトランジスタ１０３９にはチャネルが
形成された状態にある。したがって、図２４の昇圧電位
発生回路のキャパシタ１０１７としてエンハンスメント
型のＰＭＯＳトランジスタを用いたときのように、リー
ク電流は発生しない。以上のことは、ゲート・ソース間
電位Ｖｇｓが、負でさえあれば、常にチャネルが形成さ
れるというディプリーション型のＰＭＯＳトランジスタ
の性質を利用したものである。
【０３０２】以上のように、実施の形態１５による昇圧
電位発生回路においては、キャパシタ１０３９としてデ
ィプリーション型のＰＭＯＳトランジスタを用いてい
る。このため、昇圧電位発生回路が動作している間は、
常にＰＭＯＳトランジスタ１０３９にチャネルが形成さ
れているため（ＰＭＯＳトランジスタ１０３９はキャパ
シタとして作用するため）、チャネルの解消を原因とし
たリーク電流の発生を防止することができる。
【０３０３】また、実施の形態１５による昇圧電位発生
回路が、図１０に示した実施の形態５による昇圧電位発
生回路と異なるのは、信号ＩＮ１が入力されるキャパシ
タだけである。このため、実施の形態１５による昇圧電
位発生回路は、実施の形態５による昇圧電位発生回路と
同様の効果を奏する。
【０３０４】なお、図２７のレベル変換回路８１とし
て、図２２のレベル変換回路を用いることもできる。
【０３０５】（実施の形態１６）図３０は実施の形態１
６による内部電位発生回路としての昇圧電位発生回路の
詳細を示す回路図である。なお、図２７と同様の部分に
ついて同一の参照符号を付しその説明を適宜省略する。
図２７の昇圧電位発生回路と図３０の昇圧電位発生回路
とが異なるのは、信号ＩＮ１が入力されるキャパシタで
ある。すなわち、図２７の昇圧電位発生回路のキャパシ
タ１０３９としてはディプリーション型のＰＭＯＳトラ
ンジスタを用いているのに対し、図３０の昇圧電位発生
回路のキャパシタ１０４３としてはディプリーション型
のＮＭＯＳトランジスタを用いている点が異なってい
る。図２７の昇圧電位発生回路と図３０の昇圧電位発生
回路との相違点は、この点のみであるため、図３０の昇
圧電位発生回路の説明には、図２９のタイミング図を用
いる。
【０３０６】図３０を参照して、ディプリーション型の
ＮＭＯＳトランジスタ１０４３のゲートはノードＮ５１
に接続され、ソースおよびドレインはノードＮ５６に接
続されている。
【０３０７】図３１は、図３０の昇圧電位発生回路のキ
ャパシタ１０４３としてのディプリーション型のＮＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタ９７の構造
を示す図である。なお、図３０と同様の部分について同
一の参照符号を付しその説明を適宜省略する。
【０３０８】図３１を参照して、キャパシタ１０４３と
してのディプリーション型のＮＭＯＳトランジスタは以
下のようにして形成されている。Ｐ型半導体基板１０１
９に、Ｎ+ ソース／ドレイン電極１０４７，１０４９が
形成される。領域１０５１の上には絶縁膜が形成されそ
の上にゲート電極１０４５が形成されている。ディプリ
ーション型のＮＭＯＳトランジスタ１０４３では、ゲー
ト電極１０４５に印加される電位が正でさえあれば、領
域１０５１には常に電子１０５３が集まっており、チャ
ネルを形成している。このディプリーション型のＮＭＯ
Ｓトランジスタ１０４３の特徴としては、ウェルを形成
することなく、直接Ｐ型半導体基板１０１９上にＮ+ ソ
ース／ドレイン電極１０４７，１０４９が形成されてい
ることである。
【０３０９】図３０、図３１および図２９を参照して、
昇圧電位発生回路が動作中は、常に、ノードＮ５１とノ
ードＮ５６との間の電位差、すなわち、ＮＭＯＳトラン
ジスタ１０４３のゲート・ソース間電位Ｖｇｓは、正で
ある。このため、ＮＭＯＳトランジスタ１０４３には常
にチャネルが形成された状態にある。したがって、チャ
ネルの解消を原因としたリーク電流は流れない。
【０３１０】以上のように、実施の形態１６による昇圧
電位発生回路においては、キャパシタ１０４３としてデ
ィプリーション型のＮＭＯＳトランジスタを用いている
ため、昇圧電位発生回路の動作中は常に、ＮＭＯＳトラ
ンジスタ１０４３にチャネルが形成されている（常にＮ
ＭＯＳトランジスタ１０４３がキャパシタとして作用し
ている）。このため、チャネルの解消を原因とするリー
ク電流の発生を防止することができる。
【０３１１】また、実施の形態１６による昇圧電位発生
回路のキャパシタ１０４３として用いるディプリーショ
ン型のＮＭＯＳトランジスタは、Ｐ型半導体基板１０１
９にウェルを形成することなく直接Ｎ+ ソース／ドレイ
ン電極１０４７，１０４９を形成している。このため、
ウェルを形成してＮ+ ソース／ドレイン電極を形成した
ＮＭＯＳトランジスタに比し、しきい値電圧が小さくな
るため、チャネルが形成されやすく、キャパシタとして
の性能が向上する。
【０３１２】なお、図３０のレベル変換回路８１として
は、図２２のレベル変換回路を用いることができる。
【０３１３】（実施の形態１７）図３２は、本発明の実
施の形態１７による内部電位発生回路としての降圧電位
発生回路の詳細を示す回路図である。なお、図１２と同
様の部分については同様の参照符号を付しその説明を適
宜省略する。図３２の降圧電位発生回路と図１２の降圧
電位発生回路が異なるのは、信号ＩＮ１が入力されるキ
ャパシタである。すなわち、図３２の降圧電位発生回路
のキャパシタ１０５５としては、ディプリーション型の
ＰＭＯＳトランジスタを用いている。ディプリーション
型のＰＭＯＳトランジスタ１０５５は、図２７のディプ
リーション型のＰＭＯＳトランジスタ１０３９と同様で
あり、ゲート・ソース間電位Ｖｇｓが、負でありさえす
れば、常にチャネルが形成されている。
【０３１４】図３２を参照して、キャパシタ１０５５と
してのディプリーション型のＰＭＯＳトランジスタのゲ
ートは昇圧電位発生回路の出力側にあるノードＮ６１に
接続され、ソースおよびドレインは信号ＩＮ１の入力側
であるノードＮ６６に接続されている。また、キャパシ
タ１０５５としてのディプリーション型のＰＭＯＳトラ
ンジスタの構造は、図２７および図２８に示したキャパ
シタ１０３９としてのＰＭＯＳトランジスタの構造と同
様である。
【０３１５】図３３は、図３２の降圧電位発生回路の動
作を説明するためのタイミング図である。
【０３１６】図３３を参照して、図３２の降圧電位発生
回路が動作状態にあるときには、常に、ノードＮ６１と
ノードＮ６６との間の電位差、すなわち、ディプリーシ
ョン型のＰＭＯＳトランジスタ１０５５のゲート・ソー
ス間電位Ｖｇｓは、常に負である。このため、ＰＭＯＳ
トランジスタ１０５５には、常にチャネルが形成された
状態にある。したがって、チャネルの解消を原因として
リーク電流が流れない。
【０３１７】以上のように、本発明の実施の形態１７に
よる降圧電位発生回路においては、キャパシタ１０５５
としてディプリーション型のＰＭＯＳトランジスタを用
いているため、降圧電位発生回路が動作状態にあるとき
には、常に、ＰＭＯＳトランジスタ１０５５にチャネル
が形成されている（ＰＭＯＳトランジスタ１０５５がキ
ャパシタとして作用している）。このため、リーク電流
の発生を防止することができる。
【０３１８】また、実施の形態１７による降圧電位発生
回路と、図１２の降圧電位発生回路とが異なるのは、信
号ＩＮ１が入力されるキャパシタだけである。このた
め、実施の形態１７による降圧電位発生回路は、実施の
形態６による降圧電位発生回路と同様の効果を奏する。
【０３１９】なお、図３２のレベル変換回路１０１とし
ては、図２３のレベル変換回路を用いることができる。
【０３２０】（実施の形態１８）図３４は、本発明の実
施の形態１８による内部電位発生回路としての降圧電位
発生回路の詳細を示す回路図である。なお、図３２と同
様の部分については同一の参照符号を付しその説明を適
宜省略する。図３４の降圧電位発生回路が図３２の降圧
電位発生回路と異なるのは、信号ＩＮ１が入力されるキ
ャパシタである。すなわち、図３２のキャパシタ１０５
５としてはディプリーション型のＰＭＯＳトランジスタ
を用いているのに対し、図３４のキャパシタ１０５７と
しては、ディプリーション型のＮＭＯＳトランジスタを
用いてる点で異なっている。相違点はこの点のみである
ため、図３４の降圧電位発生回路の説明には、図３３の
タイミング図を用いる。
【０３２１】図３４を参照して、本発明の実施の形態１
８による降圧電位発生回路のキャパシタ１０５７として
用いるディプリーション型のＮＭＯＳトランジスタのゲ
ートは信号ＩＮ１の入力側であるノードＮ６６に接続さ
れ、ソースおよびドレインは降圧電位発生回路の出力側
であるノードＮ６１に接続されている。キャパシタ１０
５７としてのディプリーション型のＮＭＯＳトランジス
タは、図３０のキャパシタ１０４３としてのディプリー
ション型のＮＭＯＳトランジスタと同様に、ゲート・ソ
ース間電位Ｖｇｓが正でありさえすれば、常にチャネル
が形成された状態にある。また、キャパシタ１０５７と
してのディプリーション型のＮＭＯＳトランジスタの構
造は、図３１に示したキャパシタ１０４３としてのディ
プリーション型のＮＭＯＳトランジスタと同様である。
【０３２２】図３３を参照して、図３４の降圧電位発生
回路が動作状態にあるときは、常に、ノードＮ６６とノ
ードＮ６１との間の電位差、すなわち、ＮＭＯＳトラン
ジスタ１０５７のゲート・ソース間電位Ｖｇｓは、正で
ある。このため常にＮＭＯＳトランジスタ１０５７には
チャネルが形成された状態にある。したがって、チャネ
ルの解消を原因としたリーク電流は流れない。
【０３２３】以上のように、本発明の実施の形態１８に
よる降圧電位発生回路においては、信号ＩＮ１が入力さ
れるキャパシタ１０５７としてディプリーション型のＮ
ＭＯＳトランジスタを用いている。このため、降圧電位
発生回路が動作状態にあるときには常に、ＮＭＯＳトラ
ンジスタ１０５７にチャネルが形成されている（ＮＭＯ
Ｓトランジスタ１０５７はキャパシタとして作用してい
る）。このため、リーク電流の発生を防止することがで
きる。
【０３２４】また、本発明の実施の形態１８による降圧
電位発生回路のキャパシタ１０５７としてのＮＭＯＳト
ランジスタは、図３０のキャパシタ１０４３のＮＭＯＳ
トランジスタと同様に、Ｐ型半導体基板１０１９にウェ
ルを形成することなく直接Ｎ + ソース／ドレイン電極１
０４７，１０４９が形成されているため、ウェルにＮ +
ソース／ドレイン電極を形成したＮＭＯＳトランジスタ
に比し、しきい値電圧を低くすることができる。このた
め、ＮＭＯＳトランジスタ１０５７にはチャネルが形成
されやすくキャパシタとしての性能が向上する。
【０３２５】なお、レベル変換回路１０１としては、図
２３のレベル変換回路を用いることもできる。
【０３２６】（実施の形態１９）まず、一般的な、ＬＤ
Ｄ（lightly doped drain ）構造を有するＮＭＯＳトラ
ンジスタの製造方法について説明する。
【０３２７】図３５は、一般的なＮＭＯＳトランジスタ
の製造方法の第１のステップを示す図である。
【０３２８】図３５（ａ）は、シリコン基板１０６５を
示す。図３５（ｂ）は、図３５（ａ）の上面図である。
このようなシリコン基板１０６５を用いて、ＮＭＯＳト
ランジスタを形成することになる。
【０３２９】図３６は、一般的なＮＭＯＳトランジスタ
の製造方法の第２のステップを説明するための図であ
る。
【０３３０】図３６（ａ）を参照して、シリコン基板１
０６５上に、シリコン酸化膜（SiO2）１０６７を形成す
る。図３６（ｂ）は、図３６（ａ）の上面図である。
【０３３１】図３７は、一般的なＮＭＯＳトランジスタ
の製造方法の第３のステップを説明するための図であ
る。
【０３３２】図３７（ａ）を参照して、シリコン酸化膜
１０６７上にレジスト１０６９を形成する。すなわちレ
ジスト１０６９でマスクする。そして、ボロン１０７１
を注入し、Ｐウェル１０７３を、シリコン基板１０６５
に形成する。図３７（ｂ）は、図３７（ａ）の上面図で
ある。
【０３３３】図３８は、一般的なＮＭＯＳトランジスタ
の製造方法の第４のステップを説明するための図であ
る。
【０３３４】図３８（ａ）を参照して、Ｐウェル１０７
３上に、図示しない絶縁膜が形成され、その上にトラン
スファゲート１０７５が形成される。トランスファゲー
ト１０７５は、たとえば、ポリシリコンとタングステン
シリサイド（WSi ）との２層構造からなる。なお、この
場合には、ポリシリコンの上にタングステンシリサイド
が形成されることになる。図３８（ｂ）は、図３８
（ａ）の上面図である。
【０３３５】図３９は、一般的なＮＭＯＳトランジスタ
の製造方法の第５のステップを説明するための図であ
る。
【０３３６】図３９（ａ）を参照して、濃度の低いヒソ
（ｎ- ）１０７７がＰウェル１０７３に注入され、濃度
の低いｎ- 領域１０７９が形成される。図３９（ｂ）
は、図３９（ａ）の上面図である。
【０３３７】図４０は、一般的なＮＭＯＳトランジスタ
の製造方法の第６のステップを説明するための図であ
る。
【０３３８】図４０（ａ）を参照して、高温酸化膜１０
８１が、トランスファゲート１０７５の側壁に形成され
る。この高温酸化膜１０８１をトランスファゲート１０
７５の側壁に形成するためには、まず、シリコン酸化膜
１０６７、ｎ- 領域１０７９およびトランスファゲート
１０７５上に高温酸化膜を形成する。そして、異方性エ
ッチングを行なう。こうすることにより、トランスファ
ゲート１０７５の側壁に、高温酸化膜１０８１を形成す
ることができる。なお、高温酸化膜１０８１としては、
たとえば、テトラ・エチル・オルソ・シリケート（Tetr
a Ethyl OrthoSilicate;TEOS ）を用いることができ
る。
【０３３９】図４１は、一般的なＮＭＯＳトランジスタ
の製造方法の第７のステップを説明するための図であ
る。
【０３４０】図４１（ａ）を参照して、シリコン酸化膜
１０６７上にレジスト１０８７を形成する。そして、濃
度の高いヒソ（ｎ+ ）１０８３を注入することにより、
濃度の高いｎ+ 領域１０８５を形成する。図４１（ｂ）
は、図４１（ａ）の上面図である。
【０３４１】図４２は、一般的なＮＭＯＳトランジスタ
の製造方法の第８のステップを説明するための図であ
る。
【０３４２】図４２（ａ）を参照して、トランスファゲ
ート１０７５の側壁に形成された高温酸化膜１０８１を
エッチングにより除去する。図４２（ｂ）は、図４２
（ａ）の上面図である。
【０３４３】図４３は、一般的なＮＭＯＳトランジスタ
の製造方法の第９のステップを説明するための図であ
る。
【０３４４】図４３（ａ）を参照して、シリコン酸化膜
１０６７、ｎ+ 領域１０８５、ｎ-領域１０７９および
トランスファゲート１０７５上に絶縁膜１０９１を形成
する。絶縁膜１０９１には、コンタクトホール１０９３
が形成される。そして、絶縁膜１０９１上に形成された
アルミ配線１０８９と、ｎ+ 領域１０８５とは、コンタ
クトホール１０９３に形成された導電層を介して接続さ
れる。図４３（ｂ）は、図４３（ｂ）の上面図である。
なお、絶縁膜１０９１としては、たとえば、上述したＴ
ＥＯＳを用いる。
【０３４５】以上のようにして形成された一般的なＮＭ
ＯＳトランジスタにおいては、トランスファゲート１０
７５のエッジと濃度の高いｎ+ 領域１０８５との間の距
離（濃度の低いｎ- 領域１０７９のゲート長方向の長
さ）ＬＬａは、トランスファゲート１０７５の側壁に形
成された高温酸化膜１０８１のゲート長方向の長さによ
って決定される（図４１）。このため、トランスファゲ
ート１０７５のエッジと濃度の高いｎ+ 領域１０８５と
の間の距離が短くなってしまう。このため、パンチスル
ーが生じやすく（パンチスルー電圧が低く）、２つのｎ
+ 領域１０８５間に高電圧が印加された場合には、トラ
ンジスタが破壊される場合がある。実施の形態１９によ
るＮＭＯＳトランジスタは、このような問題を解消する
ためになされたものであり、トランスファゲートのエッ
ジと濃度の高いｎ+ 領域との間の距離を上述した一般的
なＮＭＯＳトランジスタよりも長くしている。
【０３４６】次に、半導体記憶装置、たとえば、ＤＲＡ
Ｍのメモリセルに用いられるＮＭＯＳトランジスタの製
造方法について説明する。
【０３４７】図４４は、メモリセルに用いられるＮＭＯ
Ｓトランジスタの製造方法の第１ステップを説明するた
めの図である。なお、図３５と同様の部分について同一
の参照符号を付し説明を省略する。メモリセルに用いる
ＮＭＯＳトランジスタの製造方法の第１ステップは、図
３５に示した一般的なＮＭＯＳトランジスタの製造方法
の第１ステップと同様である。図４５は、メモリセルに
用いるＮＭＯＳトランジスタの製造方法の第２ステップ
を説明するための図である。なお、図３６と同様の部分
については同一の参照符号を付し説明を省略する。メモ
リセルに用いるＮＭＯＳトランジスタの製造方法の第２
ステップは、図３６に示した一般的なＮＭＯＳトランジ
スタの製造方法の第２ステップと同様である。
【０３４８】図４６は、メモリセルに用いるＮＭＯＳト
ランジスタの製造方法の第３ステップを説明するための
図である。なお、図３７と同様の部分については同一の
参照符号を付し説明を省略する。メモリセルに用いるＮ
ＭＯＳトランジスタの製造方法の第３ステップは、図３
７に示した一般的なＮＭＯＳトランジスタの製造方法の
第３ステップと同様である。
【０３４９】図４７は、メモリセルに用いるＮＭＯＳト
ランジスタの製造方法の第４ステップを説明するための
図である。なお、図３８と同様の部分については同一の
参照符号を付し説明を省略する。メモリセルを用いるＮ
ＭＯＳトランジスタの製造方法の第４ステップは、図３
８に示した一般的なＮＭＯＳトランジスタの製造方法の
第４ステップと同様である。
【０３５０】図４８は、メモリセルに用いるＮＭＯＳト
ランジスタの製造方法の第５ステップを説明するための
図である。なお、図３９と同様の部分については同一の
参照符号を付し説明を省略する。メモリセルを用いるＮ
ＭＯＳトランジスタの製造方法の第５ステップは、図３
９に示した一般的なＮＭＯＳトランジスタの製造方法の
第５ステップと同様である。
【０３５１】図４９は、メモリセルに用いるＮＭＯＳト
ランジスタの製造方法の第６ステップを説明するための
図である。なお、図４０と同様の部分については同一の
参照符号を付し説明を省略する。メモリセルに用いるＮ
ＭＯＳトランジスタの製造方法の第６ステップは、図４
０に示した一般的なＮＭＯＳトランジスタの製造方法の
第６ステップと同様である。
【０３５２】図５０は、メモリセルに用いるＮＭＯＳト
ランジスタの製造方法の第７ステップを説明するための
図である。なお、図４１と同様の部分については同一の
参照符号を付しその説明を適宜省略する。
【０３５３】図５０（ａ）を参照して、シリコン酸化膜
１０６７、ｎ- 領域１０７９および高温酸化膜１０８１
上にレジスト１０８７を形成する。すなわち、ヒソ（ｎ
+ ）１０８３が、注入されないように、レジスト１０８
７で全体をマスクしたものである。このように、ヒソ
（ｎ+ ）１０８３の注入が、メモリセルに用いるＮＭＯ
Ｓトランジスタには不要であるにもかかわらず、このよ
うなヒソ（ｎ+ ）１０８３を注入するステップがあるの
は、図３５〜図４３に示した一般的なＮＭＯＳトランジ
スタの製造工程を利用しているからである。図５０
（ｂ）は、図５０（ａ）の上面図である。
【０３５４】図５１は、メモリセルに用いるＮＭＯＳト
ランジスタの製造方法の第８ステップを説明するための
図である。なお、図４２と同様の部分については同一の
参照符号を付しその説明を適宜省略する。
【０３５５】図５１（ａ）を参照して、レジスト１０８
７および高温酸化膜１０８１を除去する。
【０３５６】なお、図４４（ｂ）〜図５１（ｂ）は、そ
れぞれ、図４４（ａ）〜図５１（ａ）の上面図である。
【０３５７】以上のように、メモリセルに用いるＮＭＯ
Ｓトランジスタには、一般的なＮＭＯＳトランジスタに
存在する濃度の高いｎ+ 領域１０８５は形成せずに、濃
度の低いｎ- 領域１０７９のみを形成する。
【０３５８】次に、基板トランジスタの製造方法につい
て説明する。なおこの基板トランジスタは、Ｎ型であ
る。
【０３５９】図５２は、基板トランジスタの製造方法の
第１ステップを説明するための図である。なお、図３５
と同様の部分については同一の参照符号を付し説明を省
略する。基板トランジスタの製造方法の第１ステップ
は、図３５に示した一般的なＮＭＯＳトランジスタの第
１ステップと同様である。
【０３６０】図５３は、基板トランジスタの製造方法の
第２ステップを説明するための図である。なお、図３６
と同様の部分については同一の参照符号を付し説明を省
略する。基板トランジスタの製造方法の第２ステップ
は、図３６に示した一般的なＮＭＯＳトランジスタの製
造方法の第２ステップと同様である。
【０３６１】図５４は、基板トランジスタの製造方法の
第３ステップを説明するための図である。なお、図３７
と同様の部分については同一の参照符号を付しその説明
を適宜省略する。
【０３６２】図５４（ａ）を参照して、シリコン酸化膜
１０６７およびシリコン基板１０６５の全面にレジスト
１０６９を形成する。すなわち、ボロン１０７１が、注
入されないようにレジスト１０６９でマスクしたもので
ある。なお、基板トランジスタでは、ボロン１０７１を
注入する必要がないにもかかわらず、このようなボロン
１０７１を注入するためのステップが存在するのは、図
３５〜図４３に示した一般的なＮＭＯＳトランジスタの
製造工程を利用して、基板トランジスタを作製するから
である。図５４（ｂ）は、図５４（ａ）の上面図であ
る。
【０３６３】図５５は、基板トランジスタの製造方法の
第４ステップを説明するための図である。なお、図３８
と同様の部分については同一の参照符号を付しその説明
を適宜省略する。
【０３６４】図５５（ａ）を参照して、シリコン基板１
０６５の上に図示しない絶縁膜が形成される。そしてそ
の図示しない絶縁膜の上にトランスファゲート１０７５
が形成される。図５５（ｂ）は、図５５（ａ）の上面図
である。
【０３６５】図５６は、基板トランジスタの製造方法の
第５ステップを説明するための図である。なお、図３９
と同様の部分については同一の参照符号を付しその説明
を適宜省略する。
【０３６６】図５６（ａ）を参照して、濃度の低いヒソ
（ｎ- ）１０７７を注入することにより、濃度の低いｎ
- 領域１０７９を、シリコン基板１０６５の上に形成す
る。図３９と異なるのは、図３９は、Ｐウェル１０７３
の上にｎ- 領域１０７９が形成されているのに対し、図
５６では、シリコン基板１０６５の上に直接ｎ- 領域１
０７９が形成されている点である。図５６（ｂ）は、図
５６（ａ）の上面図である。
【０３６７】図５７は、基板トランジスタの製造方法の
第６ステップを説明するための図である。なお、図４０
と同様の部分については同一の参照符号を付しその説明
を適宜省略する。
【０３６８】図５７（ａ）を参照して、トランスファゲ
ート１０７５の側壁に高温酸化膜１０８１が形成され
る。図５７（ｂ）は、図５７（ａ）の上面図である。
【０３６９】図５８は、基板トランジスタの製造方法の
第７ステップを説明するための図である。なお、図４１
と同様の部分については同一の参照符号を付しその説明
を適宜省略する。
【０３７０】図５８（ａ）を参照して、シリコン酸化膜
１０６７上にレジスト１０８７を形成する。そして、濃
度の高いヒソ（ｎ+ ）１０８３を注入し、シリコン基板
１０６５に濃度の高いｎ+ 領域１０８５を形成する。図
５８（ｂ）は、図５８（ａ）の上面図である。
【０３７１】図５９は基板トランジスタの製造方法の第
８ステップを説明するための図である。なお、図４２と
同様の部分については同一の参照符号を付しその説明を
適宜省略する。
【０３７２】図５９（ａ）を参照して、トランスファゲ
ート１０７５の側壁に形成された高温酸化膜１０８１を
エッチングにより除去する。図５９（ｂ）は、図５９
（ａ）の上面図である。
【０３７３】図６０は、基板トランジスタの製造方法の
第８ステップを説明するための図である。なお、図４３
と同様の部分については同一の参照符号を付しその説明
を適宜省略する。
【０３７４】図６０（ａ）を参照して、シリコン酸化膜
１０６７、ｎ+ 領域１０８５、ｎ-領域１０７９および
トランスファゲート１０７５の上面に絶縁膜１０９１が
形成される。この絶縁膜１０９１にはコンタクトホール
１０９３が形成される。絶縁膜１０９１上に形成された
アルミ配線１０８９とｎ+ 領域１０８５とは、コンタク
トホール１０９３に形成された導電層によって接続され
る。図６０（ｂ）は、図６０（ａ）の上面図である。
【０３７５】このようにして形成された基板トランジス
タの特徴は、シリコン基板１０６５に直接ｎ- 領域１０
７９およびｎ+ 領域１０８５を形成したことである。な
お、一般的なＮＭＯＳトランジスタは、Ｐウェル１０７
３にｎ+ 領域１０８５およびｎ- 領域１０７９を形成す
る（図４３）。
【０３７６】なお、図５２（ｂ）〜図６０（ｂ）は、そ
れぞれ、図５２（ａ）〜図６０（ａ）の上面図である。
【０３７７】このような基板トランジスタは、シリコン
基板１０６５に直接、ｎ+ 領域１０８５およびｎ- 領域
１０７９を形成しているため、一般的なＮＭＯＳトラン
ジスタに比し、しきい値電圧が低くなる。この性質を利
用して、基板トランジスタは、図１０のキャパシタ８
３，８５，８７，８９、図１２のキャパシタ１０３，１
０５，１０７，１０９、図１４のキャパシタ８３，８
５，８７，８９、図１５のキャパシタ１０３，１０５，
１０７，１０９、図２７のキャパシタ８３，８５，８
７、図３０のキャパシタ８３，８１，８７，１０４３、
図３２のキャパシタ１０５，１０７，１０９および図３
４のキャパシタ１０５７，１０５，１０７，１０９に用
いることができる。
【０３７８】基板トランジスタは図３５〜図４３で説明
したような一般的なＮＭＯＳトランジスタに比し、しき
い値電圧が小さいため、チャネルが形成されやすく、キ
ャパシタになりやすくなる。すなわち、しきい値の低い
基板トランジスタを用いることにより、キャパシタとし
ての性能を向上させることができる。
【０３７９】また、このような基板トランジスタは、図
１０、図１４、図２７および図３０のＮＭＯＳトランジ
スタ９１，９３，９４，９５，９７に用いることができ
る。その場合には、図３５〜図４３で説明した一般的な
ＮＭＯＳトランジスタのしきい値電圧より、基板トラン
ジスタのしきい値電圧が小さいことから、一般的なＮＭ
ＯＳトランジスタに比し、ドレインからソースへの正電
荷の伝達を効率よくすることができる。このため、基板
トランジスタを用いて昇圧電位発生回路全体としての効
率をよくすることができる。なお、実施の形態９で説明
した図１７のＮＭＯＳトランジスタは、図５２〜図６０
で説明した基板トランジスタと同様のものである。
【０３８０】さらに、基板トランジスタは、ディプリー
ション型にもすることができる。本発明の実施の形態１
９による高耐圧ＮＭＯＳトランジスタの製造方法につい
て説明する。
【０３８１】図６１は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第１ステップを説明す
るための図である。なお、図３５と同様の部分について
は同一の参照符号を付し説明は省略する。実施の形態１
９による高耐圧ＮＭＯＳトランジスタの製造方法の第１
ステップは、図３５に示した一般的なＮＭＯＳトランジ
スタの製造方法の第１ステップと同様である。
【０３８２】図６２は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第２ステップを説明す
るための図である。なお、図３６と同様の部分について
は同一の参照符号を付し、説明は省略する。
【０３８３】図６２（ａ）を参照して、シリコン基板１
０６５上にシリコン酸化膜１０６７が形成される。な
お、シリコン基板１０６５にシリコン酸化膜１０６７が
形成されていない部分の幅Ｌは、図３６のシリコン基板
１０６５にシリコン酸化膜１０６７が形成されていない
部分の幅Ｌより長くしている。図６２（ｂ）は、図６２
（ａ）の上面図である。
【０３８４】図６３は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第３ステップを説明す
るための図である。なお、図３７と同様の部分について
は同一の参照符号を付しその説明は省略する。
【０３８５】図６３（ａ）を参照して、Ｐウェル１０７
３が形成される幅は、図３７のＰウェル１０７３の幅よ
り広くなる。図６３（ｂ）は、図６３（ａ）の上面図で
ある。
【０３８６】図６４は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第４ステップを説明す
るための図である。なお、図３８と同様の部分について
は同一の参照符号を付しその説明は省略する。実施の形
態１９による高耐圧ＮＭＯＳトランジスタの製造方法の
第４ステップは、図３８に示した一般的なＮＭＯＳトラ
ンジスタの製造方法の第４ステップと同様である。
【０３８７】図６５は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第５ステップを説明す
るための図である。なお、図３９と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。
【０３８８】図６５（ａ）を参照して、濃度の低いｎ-
領域１０７９のゲート長方向の長さは、図３９のｎ- 領
域１０７９のゲート長方向の長さよりも長くしている。
図６５（ｂ）は、図６５（ａ）の上面図である。
【０３８９】図６６は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第６ステップを説明す
るための図である。なお、図４０と同様の部分について
は同一の参照符号を付しその説明を省略する。実施の形
態１９による高耐圧ＮＭＯＳトランジスタの製造方法の
第６ステップは、図４０に示した一般的なＮＭＯＳトラ
ンジスタの製造方法の第６ステップと同様である。
【０３９０】図６７は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第７ステップを説明す
るための図である。なお、図４１と同様の部分について
は同一の参照符号を付しその説明を適宜省略する。
【０３９１】図６７（ａ）を参照して、濃度の高いｎ+
領域１０８５を形成しようとする部分を除いて、シリコ
ン酸化膜１０６７、ｎ- 領域１０７９および高温酸化膜
１０８１上にレジスト１０８７を形成する。そして、濃
度の高いヒソ（ｎ+ ）１０８３を注入することにより、
濃度の高いｎ+ 領域１０８５を、Ｐウェル１０７３に形
成する。
【０３９２】ここで、レジスト１０８７は、トランスフ
ァゲート１０７５のエッジとｎ+ 領域１０８５との間の
ゲート長方向の距離ＬＬｂが、図４１に示した一般的な
ＮＭＯＳトランジスタのトランスファゲート１０７５の
エッジとｎ+ 領域１０８５との間の距離ＬＬａより長く
なるように、図６７のレジスト１０８７を形成する。す
なわち、ＬＬｂ＞ＬＬａとなるように、図６７のレジス
ト１０８７を形成する。なお、レジスト１０８７がある
部分は、ヒソ（ｎ+ ）１０８３は注入されない。
【０３９３】また、高耐圧ＮＭＯＳトランジスタの製造
方法の第７ステップにおいて、レジスト１０８７を形成
する工程は、図５０で示したメモリセルに用いるＮＭＯ
Ｓトランジスタの製造方法の第７ステップでレジスト１
０８７を形成する工程を用いることができる。このた
め、メモリセルを有する半導体記憶装置において、実施
の形態１９による高耐圧ＮＭＯＳトランジスタを用いる
場合には、新たな工程を追加する必要がない。
【０３９４】図６８は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第８ステップを説明す
るための図である。なお、図４２と同様の部分について
は同一の参照符号を付し説明を省略する。実施の形態１
９による高耐圧ＮＭＯＳトランジスタの製造方法の第８
ステップは、図４２で示した一般的なＮＭＯＳトランジ
スタの製造方法の第８ステップと同様である。
【０３９５】図６９は、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタの製造方法の第９ステップを説明す
るための図である。なお、図４３と同様の部分について
は同一の参照符号を付し説明を省略する。実施の形態１
９による高耐圧ＮＭＯＳトランジスタの製造方法の第９
ステップは、図４３に示した一般的なＮＭＯＳトランジ
スタの製造方法の第９ステップと同様である。
【０３９６】図６１（ｂ）〜図６９（ｂ）は、それぞ
れ、図６１（ａ）〜図６９（ａ）の上面図である。
【０３９７】以上の、図６１〜６９で説明した製造方法
によって作成された実施の形態１９による高耐圧ＮＭＯ
Ｓトランジスタのトランスファゲート１０７５のエッジ
と濃度の高いｎ+ 領域１０８５との間の距離ＬＬｂ（図
６７）は、図３５〜図４３で説明した製造方法によって
作成された一般的なＮＭＯＳトランジスタのトランスフ
ァゲート１０７５のエッジと濃度の高いｎ+ 領域１０８
５との間の距離ＬＬａよりも長くなる。このため、実施
の形態１９による高耐圧ＮＭＯＳトランジスタでは、一
般的なＮＭＯＳトランジスタに比し、パンチスルーが生
じにくい。すなわち、実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタでは、一般的なＮＭＯＳトランジスタ
に比し、パンチスルーが生じる電圧が高くなる。このた
め、２つのｎ+ 領域１０８５間に高い電圧が印加されて
も、一般的なＮＭＯＳトランジスタに比し、パンチスル
ーを起こしにくく、トランジスタの破壊を防止すること
ができる。
【０３９８】実施の形態１９による高耐圧ＮＭＯＳトラ
ンジスタは、実施の形態１０で用いた高耐圧ＮＭＯＳト
ランジスタとして用いることができる。すなわち、図１
０および図１４のＮＭＯＳトランジスタ９３として、実
施の形態１９による高耐圧ＮＭＯＳトランジスタを用い
ることができる。さらに、図２７および図３０のＮＭＯ
Ｓトランジスタ９３として実施の形態１９による高耐圧
ＮＭＯＳトランジスタを用いることができる。
【０３９９】このように、内部電位発生回路、すなわ
ち、半導体装置に含まれているＮＭＯＳトランジスタの
うち、ソース・ドレイン間に高電圧が印加されるＮＭＯ
Ｓトランジスタとして実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタを用いることにより、高電圧が印加さ
れてもパンチスルーを起こしにくく、トランジスタの破
壊を防止できる。すなわち、図３５〜図４３で説明した
製造方法によって作成された一般的なＮＭＯＳトランジ
スタを、高電圧が印加される部分に用いる場合に比し、
実施の形態１９による高耐圧ＮＭＯＳトランジスタを用
いた方が、高電圧が印加された場合にパンチスルーが生
じにくく、トランジスタの破壊を防止できる。このこと
は、内部電位発生回路（半導体装置）の信頼性を向上さ
せることにつながる。
【０４００】（実施の形態２０）図７０は、本発明の実
施の形態２０による内部電位発生回路としての昇圧電位
発生回路の詳細を示す回路図である。なお、図１４およ
び図２７と同様の部分については同一の参照符号を付
し、その説明を適宜省略する。
【０４０１】図７０の実施の形態２０による昇圧電位発
生回路は、図２７の昇圧電位発生回路のノードＮ５２と
ノードＮ５４との間に直列に接続された高耐圧ＮＭＯＳ
トランジスタ１０５９およびＮＭＯＳトランジスタ１２
３，１２５を設けたものである。その他の部分は、図２
７の昇圧電位発生回路と同様である。なお、図７０の高
耐圧ＮＭＯＳトランジスタ１０５９およびＮＭＯＳトラ
ンジスタ１２３，１２５は、それぞれ、図１４の昇圧電
位発生回路のＮＭＯＳトランジスタ１２１，１２３，１
２５に相当するものであり、図７０の高耐圧ＮＭＯＳト
ランジスタ１０５９およびＮＭＯＳトランジスタ１２
３，１２５の機能は、図１４のＮＭＯＳトランジスタ１
２１，１２３，１２５と同様である。ただ異なるのは、
図１４のノードＮ５２に接続されるＮＭＯＳトランジス
タ１２１と、図７０のノードＮ５２に接続される高耐圧
ＮＭＯＳトランジスタ１０５９である。なお、高耐圧Ｎ
ＭＯＳトランジスタ１０５９は、実施の形態１９による
高耐圧ＮＭＯＳトランジスタと同様である。
【０４０２】このように、ノードＮ５２に接続されるＮ
ＭＯＳトランジスタを高耐圧ＮＭＯＳトランジスタ１０
５９にした理由は以下のとおりである。まず、図３５〜
図４３で説明した製造方法によって作成される一般的な
ＮＭＯＳトランジスタにおいては、ｎ+ 領域１０８５と
Ｐウェル１０７３との接合部（図４３）に加え得る最大
の電圧は７〜８Ｖである。すなわち、これ以上の電圧が
接合部に印加された場合には、パンチスルーを起こしや
すく、トランジスタが破壊されてしまう恐れがある。
【０４０３】ここで、図７０のような昇圧電位発生回路
では、ノードＮ５２の電位は、最大で約８．６Ｖであ
る。すなわち、昇圧電位Ｖｐｐ＋電源電位Ｖｃｃ＝５Ｖ
＋３．６Ｖ＝８．６Ｖである。一方、基板電位Ｖｂｂ
は、−１Ｖである。したがって、ノードＮ５２に接続さ
れる高耐圧ＮＭＯＳトランジスタ１０５９のｎ+ ソース
／ドレイン電極と図示しない基板との間の接合部には、
約１０Ｖの電圧が加わることになる。すなわち、接合部
に印加される電圧は、Ｖｐｐ＋Ｖｃｃ＋｜Ｖｂｂ｜≒１
０Ｖである。したがって、高耐圧ＮＭＯＳトランジスタ
１０５９が用いられている部分に、一般的なＮＭＯＳト
ランジスタを用いた場合には、パンチスルーが生じやす
く、トランジスタの破壊を招く恐れがある。
【０４０４】以上のような理由から、ノードＮ５２に接
続されるＮＭＯＳトランジスタとして、高耐圧ＮＭＯＳ
トランジスタ１０５９を用いている。この高耐圧ＮＭＯ
Ｓトランジスタ１０５９として、実施の形態１９による
高耐圧ＮＭＯＳトランジスタを用いた場合には、その接
合部に加え得る最大の電圧はたとえば、１２〜１３Ｖに
することができる。このため、ノードＮ５２に、Ｖｐｐ
＋Ｖｃｃ＝５Ｖ＋３．６Ｖの電位が印加され、基板電位
Ｖｂｂ＝−１Ｖであっても、高耐圧ＮＭＯＳトランジス
タ１０５９はパンチスルーを起こしにくく、破壊される
こともない。
【０４０５】以上のように、実施の形態２０による昇圧
電位発生回路では、高電圧が印加される部分、すなわ
ち、ノードＮ５２とノードＮ５４との間に直列に接続さ
れる３つのＮＭＯＳトランジスタのうちノードＮ５２に
接続されるＮＭＯＳトランジスタとして、高耐圧ＮＭＯ
Ｓトランジスタ１０５９（実施の形態１９による高耐圧
ＮＭＯＳトランジスタ）を用いている。このため、ノー
ドＮ５２に高電圧が印加されても、高耐圧ＮＭＯＳトラ
ンジスタ１０５９はパンチスルーを起こしにくく、破壊
されにくい。すなわち、実施の形態２０による昇圧電位
発生回路においては、高耐圧ＮＭＯＳトランジスタ１０
５９を用いることにより、その信頼性を向上させること
ができる。
【０４０６】また、実施の形態２０による昇圧電位発生
回路は、図１４の昇圧電位発生回路の構成および図２７
の昇圧電位発生回路の構成を含んでいる。このため、実
施の形態２０による昇圧電位発生回路は、実施の形態７
による昇圧電位発生回路および実施の形態１５による昇
圧電位発生回路と同様の効果を奏する。
【０４０７】なお、図１４のレベル変換回路８１とし
て、図２２のレベル変換回路を用いることができる。そ
して、さらに、図１４のＮＭＯＳトランジスタ１２１と
して実施の形態１９による高耐圧ＮＭＯＳトランジスタ
を用いることができる。そして、さらに、図１４のキャ
パシタ８９として、図２７のキャパシタ１０３９または
図３０のキャパシタ１０４３を用いることができる。
【０４０８】図７１は、実施の形態２０による内部電位
発生回路としての昇圧電位発生回路の変更例を詳細に示
す回路図である。なお、図７０と同様の部分については
同一の参照符号を付しその説明は適宜省略する。
【０４０９】図７１の昇圧電位発生回路は、図７０の昇
圧電位発生回路のＮＭＯＳトランジスタ１２３，１２５
として、高耐圧ＮＭＯＳトランジスタ１０６１，１０６
３を設けたものである。なお、この高耐圧ＮＭＯＳトラ
ンジスタ１０６１，１０６３は、実施の形態１９による
高耐圧ＮＭＯＳトランジスタと同様である。
【０４１０】このように、実施の形態２０による昇圧電
位発生回路の変更例においては、ノードＮ５２とノード
Ｎ５４との間に直列に接続される３つのＮＭＯＳトラン
ジスタのすべてを、高耐圧ＮＭＯＳトランジスタ１０５
９，１０６１，１０６３としている。このため、実施の
形態２０による昇圧電位発生回路の変更例は、図７０に
示した実施の形態２０による昇圧電位発生回路と同様の
効果を奏する。
【０４１１】なお、図１４のレベル変換回路８１として
図２２のレベル変換回路を用いることもできる。そし
て、さらに、図１４のＮＭＯＳトランジスタ１２１，１
２３，１２５をすべて、実施の形態１９による高耐圧Ｎ
ＭＯＳトランジスタにすることもできる。そして、さら
に、図１４のキャパシタ８９として、図２７のキャパシ
タ１０３９または図３０のキャパシタ１０４３を用いる
ことができる。
【０４１２】（実施の形態２１）図７２は、昇圧電位発
生回路、内部電源電位発生回路および基板電位発生回路
を有する、一般的な半導体装置において、昇圧電位発生
回路、内部電源電位発生回路および基板電位発生回路の
動作開始のタイミングを説明するための図である。図７
２を参照して、縦軸は電圧を示し、横軸は時間を示して
いる。
【０４１３】図７２を参照して、一般的な半導体装置に
おいては、外部電源電位ｅｘｔＶｃｃがまず入力され
る。そして、この外部電源電位ｅｘｔＶｃｃを受けて、
内部電源電位発生回路が動作を開始し、内部電源電位ｉ
ｎｔＶｃｃを発生する。この内部電源電位ｉｎｔＶｃｃ
を受けて、昇圧電位発生回路が動作を開始し、昇圧電位
Ｖｐｐを発生し始める。一方、基板電位発生回路もまた
内部電源電位ｉｎｔＶｃｃを受けて、動作を開始し、基
板電位Ｖｂｂを発生し始める。
【０４１４】ここで、外部電源電位ｅｘｔＶｃｃが入力
されると、それに応じて、基板電位発生回路の動作が開
始していないにもかかわらず、基板電位Ｖｂｂが上昇す
る。このため、基板電位Ｖｂｂが上昇した時刻（基板電
位Ｖｂｂが正である時刻）に、昇圧電位発生回路が動作
し始め、昇圧電位Ｖｐｐを発生した場合には半導体装置
を構成するトランジスタが破壊される恐れがある。実施
の形態２１による半導体装置はこのような問題点を解決
するためになされたものである。
【０４１５】図７３は、本発明の実施の形態２１による
半導体装置の概略を示すブロック図である。
【０４１６】図７３を参照して、実施の形態２１による
半導体装置は、基板電位発生回路１０９５、内部電源電
位発生回路１０９７および昇圧電位発生回路１０９９を
含む。
【０４１７】基板電位発生回路１０９５は、外部電源電
位ｅｘｔＶｃｃを受けて、動作を開始し始め、基板電位
Ｖｂｂを発生する。内部電源電位発生回路１０９７は、
外部電源電位ｅｘｔＶｃｃを受けて、動作を開始し、内
部電源電位ｉｎｔＶｃｃを発生する。そして、昇圧電位
発生回路１０９９は、内部電源電位ｉｎｔＶｃｃを受け
て、動作を開始し、昇圧電位Ｖｐｐを発生する。
【０４１８】図７４は、図７３の半導体装置を構成する
基板電位発生回路１０９５、内部電源電位発生回路１０
９７および昇圧電位発生回路１０９９が動作を開始する
タイミングを説明するための図である。図７４を参照し
て、縦軸は電圧を示し、横軸は時間を示している。
【０４１９】まず、半導体装置には、外部電源電位ｅｘ
ｔＶｃｃが入力される。それに応じて、半導体装置の基
板電位が上昇する。時刻ａにおいて、基板電位発生回路
は外部電源電位ｅｘｔＶｃｃに基づき動作を開始する。
そして、基板電位Ｖｂｂを発生し、時間とともに、基板
電位Ｖｂｂは負になっていく。
【０４２０】次に、基板電位発生回路１０９５が動作を
開始した後、内部電源電位発生回路１０９７が動作を開
始し、時刻ｂにおいて、内部電源電位ｉｎｔＶｃｃが急
速に立上がり始める。
【０４２１】次に、昇圧電位発生回路１０９９は、内部
電源電位発生回路１０９７からの内部電源電位ｉｎｔＶ
ｃｃを受けて、動作を開始し始め、時刻ｃにおいて、昇
圧電位Ｖｐｐは急速に立上がり始める。
【０４２２】以上のように、実施の形態２１による半導
体装置においては、基板電位発生回路１０９５を外部電
源電位ｅｘｔＶｃｃに基づき動作させるとともに、昇圧
電位発生回路１０９９は内部電源電位発生回路１０９７
からの内部電源電位ｉｎｔＶｃｃに基づき動作するよう
にしている。このため、基板電位発生回路１０９５が動
作した後に、昇圧電位発生回路１０９９が動作する。し
たがって、基板電位Ｖｂｂが正のときに大きな昇圧電位
Ｖｐｐが半導体装置に印加されることはなく、すなわ
ち、基板電位Ｖｂｂが十分負になったときに大きな昇圧
電位Ｖｐｐが半導体装置に印加されるため、半導体装置
を構成するトランジスタの破壊を防止することができ
る。すなわち、実施の形態２１による半導体装置におい
ては、その信頼性を向上させることができる。
【０４２３】なお、図７３の基板電位発生回路１０９５
としては、図１２、図１５、図３２および図３４の降圧
電位発生回路を用いることができる。また、図７３の昇
圧電位発生回路１０９９としては、図１０、図１４、図
２７、図３０、図７０および図７１の昇圧電位発生回路
を用いることができる。
【０４２４】
【発明の効果】以上ように、本発明の請求項１のレベル
変換回路においては、第１および第２の電流遮断手段
は、レベルシフト手段の入力部または出力部に貫通電流
が流れる状態になる前に、第１のノードと第２のノード
との間の電流経路を遮断する。
【０４２５】このため、第１のノードと第２のノードと
の間の貫通電流を阻止できる。本発明の請求項２のレベ
ル変換回路においては、入力部電流遮断用の第１導電型
トランジスタおよび出力部電流遮断用の第２導電型トラ
ンジスタは第１のレベルの信号が入力される前にオフに
なる。出力部電流遮断用の第１導電型トランジスタおよ
び入力部電流遮断用の第２導電型トランジスタは、第１
のレベルの信号の入力か停止される前にオフになる。
【０４２６】すなわち、入力部電流遮断用の第１導電型
トランジスタ、出力部電流遮断用の第２導電型トランジ
スタ、出力部電流遮断用第１導電型トランジスタまたは
入力部電流遮断用の第２導電型トランジスタは、レベル
シフト手段の入力部または出力部に貫通電流が流れる状
態になる前に、第１のノードと第２のノードとの間の電
流経路を遮断する。
【０４２７】このため、第１のノードと第２のノードと
の間の貫通電流を阻止することができる。
【０４２８】本発明の請求項３のレベル変換回路におい
ては、第１および第２の電流遮断手段は、レベルシフト
手段の入力部または出力部に貫通電流が流れる状態にな
るときに、第１のノードと第２のノードとの間の電流経
路を遮断する。
【０４２９】このため、第１のノードと第２のノードと
の間の貫通電流を阻止できる。本発明の請求項４のレベ
ル変換回路においては、入力部遮断用の第１導電型トラ
ンジスタおよび出力部電流遮断用の第２導電型トランジ
スタは、第１のレベルの信号が入力されるときにオフに
なる。出力部電流遮断用の第１導電型トランジスタおよ
び入力部電流遮断用の第２導電型トランジスタは、第１
のレベルの信号の入力が停止されることきにオフにな
る。
【０４３０】すなわち、入力部電流遮断用の第１導電型
トランジスタ、出力部電流遮断用の第２導電型トランジ
スタ、出力部電流遮断用の第１導電型トランジスタまた
は入力部電流遮断用の第２導電型トランジスタは、レベ
ルシフト手段の入力部または出力部に貫通電流が流れる
状態になるときに、第１のノードと第２のノードとの間
の電流経路を遮断する。
【０４３１】このため、第１のノードと第２のノードと
の間の貫通電流を阻止できる。本発明の請求項５のレベ
ル変換回路においては、第１の入力部電位設定手段、第
１の出力部電位設定手段、第２の入力部電位設定手段お
よび第２の出力部電位設定手段は、それぞれ、入力部電
流遮断用の第１導電型トランジスタと入力部第１導電型
トランジスタとの間のノード、出力部電流遮断用の第１
導電型トランジスタと出力部第１導電型トランジスタと
の間のノード、入力部電流遮断用の第２導電型トランジ
スタと入力部第２導電型トランジスタとの間のノードお
よび出力部電流遮断用の第２導電型トランジスタと出力
部第２導電型トランジスタとの間のノードの電位を所定
の電位に設定する。
【０４３２】このため、入力部電流遮断用の第１導電型
トランジスタと入力部第１導電型トランジスタとの間の
ノード、出力部電流遮断用の第１導電型トランジスタと
出力部第１導電型トランジスタとの間のノード、入力部
電流遮断用の第２導電型トランジスタと入力部第２導電
型トランジスタとの間のノードおよび出力部電流遮断用
の第２導電型トランジスタと出力部第２導電型トランジ
スタとの間のノードにノイズが乗るのを防止でき、ラッ
チアップの要因を除去できる。
【０４３３】本発明の請求項６のレベル変換回路におい
ては、第１の入力部用の抵抗、第１の出力部用の抵抗、
第２の入力部用の抵抗および第２の出力部用の抵抗は、
それぞれ、入力部電流遮断用の第１導電型トランジスタ
と入力部第１導電型トランジスタとの間のノード、出力
部電流遮断用の第１導電型トランジスタと出力部第１導
電型トランジスタとの間のノード、入力部電流遮断用の
第２導電型トランジスタと入力部第２導電型トランジス
タとの間のノードおよび出力部電流遮断用の第２導電型
トランジスタと出力部第２導電型トランジスタとの間の
ノードの電位を所定の電位に設定する。
【０４３４】このため、入力部電流遮断用の第１導電型
トランジスタと入力部第１導電型トランジスタとの間の
ノード、出力部電流用の第１導電型トランジスタと出力
部第１導電型トランジスタとの間のノード、入力部電流
遮断用の第２導電型トランジスタと入力部第２導電型ト
ランジスタとの間のノードおよび出力部電流遮断用の第
２導電型トランジスタと出力部第２導電型トランジスタ
との間のノードにノイズが乗るのを防止でき、ラッチア
ップの要因を除去できる。
【０４３５】本発明の請求項７のレベル変換回路におい
ては、第１の入力部電位設定手段としての第１導電型ト
ランジスタ、第１の出力部電位設定手段としての第１導
電型トランジスタ、第２の入力部電位設定手段としての
第２導電型トランジスタおよび第２の出力部電位設定手
段としての第２導電型トランジスタは、それぞれ、入力
部電流遮断用の第１導電型トランジスタと入力部第１導
電型トランジスタとの間のノード、出力部電流遮断用の
第１導電型トランジスタと出力部第１導電型トランジス
タとの間のノード、入力部電力遮断用の第２導電型トラ
ンジスタと入力部第２導電型トランジスタとの間のノー
ドおよび出力部電流遮断用の第２導電型トランジスタと
を出力部第２導電型トランジスタとの間のノードの電位
を所定の電位に設定する。
【０４３６】このため、入力部電流遮断用の第１導電型
トランジスタと入力部第１導電型トランジスタとの間の
ノード、出力部電流遮断用の第１導電型トランジスタと
出力部第１導電型トランジスタとの間のノード、入力電
流遮断用第２導電型トランジスタと入力部第２導電型ト
ランジスタとの間のノードおよび出力部電流遮断用の第
２導電型トランジスタと出力部第２導電型トランジスタ
との間のノードにノイズが乗るのを防止でき、ラッチア
ップの要因を除去できる。
【０４３７】本発明の請求項８のレベル変換回路におい
ては、遅延手段により、遅延させた第１のレベルの信号
がレベルシフト手段に入力される。すなわち、レベルシ
フト手段の入力部または出力部は、遅延後の第１のレベ
ルの信号に基づいて、貫通電流が流れる状態になる。
【０４３８】第１および第２の電流遮断手段は、遅延前
の第１のレベルの信号に基づき、第１のノードと第２の
ノードとの間の電流経路を遮断し、貫通電流を阻止す
る。
【０４３９】このように、遅延手段を設けることによ
り、レベルシフト手段に入力する信号と、第１および第
２の電流遮断手段に入力する信号とを共通にして、貫通
電流を阻止しているため、別々にする場合に比し、信号
配線の本数を減らすことができる。
【０４４０】本発明の請求項９のレベル変換回路におい
ては、遅延手段により遅延させた第１のレベルの信号が
レベルシフト手段に入力される。すなわち、レベルシフ
ト手段の入力部または出力部は、遅延後の第１のレベル
の信号に基づいて、貫通電流が流れる状態になる。
【０４４１】入力部電流遮断用の第１導電型トランジス
タおよび出力部電流遮断用の第２導電型トランジスタ
は、遅延前の第１のレベルの信号の入力に応じてオフに
なる。出力部電流遮断用の第１導電型トランジスタおよ
び入力部電流遮断用の第２導電型トランジスタは、遅延
前の第１のレベルの信号の入力停止に応じてオフにな
る。
【０４４２】すなわち、入力電流遮断用の第１導電型ト
ランジスタ、出力部電流遮断用の第２導電型トランジス
タ、出力部電流遮断用の第１導電型トランジスタまたは
入力部電流遮断用の第２導電型トランジスタは、遅延前
の第１のレベルの信号に応じて、レベルシフト手段の入
力部または出力部に貫通電流が流れる状態になる前に、
第１のノードと第２のノードとの間の電流経路を遮断
し、貫通電流を阻止する。
【０４４３】このように、遅延手段を設けることによ
り、レベルシフト手段に入力する信号と、入力部電流遮
断用の第１導電型トランジスタ、出力部電流遮断用の第
２導電型トランジスタ、出力部電流遮断用の第１導電型
トランジスタおよび入力部電流遮断用の第２導電型トラ
ンジスタに入力する信号とを共通にして、貫通電流を阻
止しているため、別々にする場合に比し、信号配線の本
数を減らすことができる。
【０４４４】本発明の請求項１０の内部電位発生回路に
おいては、レベル変換手段は、そこに貫通電流が流れる
状態になる前に、第２のレベルの電位を有する第１のノ
ードと第３のレベルの電位を有する第２のノードとの間
の電流経路を遮断する。このため、第１のノードと第２
のノードとの間の貫通電流を阻止できる。
【０４４５】ポンプ手段の電荷伝達トランジスタは、そ
の制御電極に、第４のレベルの電位を受けたときにオン
し、電荷を第３のノードに出力する。これにより、第３
のノードは、第２のレベルの電位になる。
【０４４６】第４のレベルの電位と第２のレベルの電位
との電位差の絶対値は、電荷伝達トランジスタのしきい
値電圧の絶対値よりも大きい。第３のノードと第１のノ
ードとは接続されており、レベル変換手段は、第３のノ
ードの第２のレベルの電位に基づき、第２のレベルの信
号を出力する。
【０４４７】このように、第３のノードの電位と電荷伝
達トランジスタの制御電極の電位との電位差の絶対値
が、電荷伝達トランジスタのしきい値電圧の絶対値より
も大きいため、効率よく第３のノードに電荷を伝達でき
る。
【０４４８】さらに、第３のノードと第１のノードとが
接続されているが、第１のノードと第２のノードとの間
の貫通電流を阻止できるため、効率よく、内部電位を発
生できる。
【０４４９】本発明の請求項１１の内部電位発生回路に
おいては、レベル変換手段は、そこに貫通電流が流れる
状態になるときに、第２のレベルの電位を有する第１の
ノードと第３のレベルの電位を有する第２のノードとの
間の電流経路を遮断する。このため、第１のノードと第
２のノードとの間の貫通電流を阻止できる。
【０４５０】ポンプ手段の電荷伝達トランジスタは、そ
の制御電極に、第４のレベルの電位を受けたときにオン
し、電荷を第３のノードに出力する。これにより、第３
のノードは、第２のレベルの電位になる。
【０４５１】第４のレベルの電位と第２のレベルの電位
との電位差の絶対値は、電荷伝達トランジスタのしきい
値電圧の絶対値よりも大きい。第３のノードと第１のノ
ードとは接続されており、レベル変換手段は、第３のノ
ードの第２のレベルの電位に基づき第２のレベルの信号
を出力する。
【０４５２】このように、第３のノードの電位と電荷伝
達トランジスタの制御電極の電位との電位差の絶対値
が、電荷伝達トランジスタのしきい値電圧の絶対値より
も大きいため、効率よく第３のノードに電荷を出力でき
る。
【０４５３】さらに、第３のノードと第１のノードとが
接続されているが、第１のノードと第２のノードとの間
の貫通電流を阻止できるため、効率よく内部電位を発生
できる。
【０４５４】本発明の請求項１２の内部電位発生回路に
おいては、ポンプ手段に含まれる電位決定手段は、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応答して、その電位が変化する第４のノードの電
位の変化の絶対値が、所定値よりも小さく変化するよう
に、第４のノードの電位を決定する。このため、第４の
ノードの電位の、上がりすぎ、または下がりすぎを防止
できる。
【０４５５】本発明の請求項１３の内部電位発生回路に
おいては、ダイオード接続されたトランジスタは、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応答して、その電位が変化する第４のノードの電
位の変化の絶対値が、所定値よりも小さく変化するよう
に第４のノードの電位を決定する。このため、第４のノ
ードの電位の上がりすぎ、または下がりすぎを防止する
ことができる。
【０４５６】本発明の請求項１４の内部電位発生回路に
おいては、トランジスタは、その制御電極に第４のレベ
ルの信号が繰り返し印加されても破壊されない、高耐圧
トランジスタである。このため、内部電位発生回路の信
頼性を向上させることができる。
【０４５７】本発明の請求項１５の内部電位発生回路に
おいては、レベル変換手段は、そこに貫通電流が流れる
状態になる前に、第２のレベルの電位を有する第１のノ
ードと第３のレベルの電位を有する第２のノードとの間
の電流経路を遮断する。このため、第１のノードと第２
のノードとの間の貫通電流を阻止できる。
【０４５８】ポンプ手段の電荷伝達トランジスタは、そ
の制御電極に、第４のレベルの電位を受けたときにオン
し、電荷を第５のノードに出力する。これにより、第５
のノードは、第２のレベルの電位になる。
【０４５９】第４のレベルの電位と第２のレベルの電位
との電位差の絶対値は、電荷伝達トランジスタのしきい
値電圧の絶対値よりも大きい。第５のノードと第１のノ
ードとは接続されており、レベル変換手段は、第５のノ
ードの第２のレベルの電位に基づき、第２のレベルの信
号を出力する。
【０４６０】このように、第５のノードの電位と電荷伝
達トランジスタの制御電極の電位との電位差の絶対値
が、電荷伝達トランジスタのしきい値電圧の絶対値より
も大きいため、効率よく第５のノードに電荷を伝達でき
る。
【０４６１】さらに、第５のノードと第１のノードとが
接続されているが、第１のノードと第２のノードとの間
の貫通電流を阻止できるため、効率よく、内部電位を発
生できる。
【０４６２】本発明の請求項１６の内部電位発生回路に
おいては、レベル変換手段は、そこに貫通電流が流れる
状態になるときに、第２のレベルの電位を有する第１の
ノードと第３のレベルの電位を有する第２のノードとの
間の電流経路を遮断する。このため、第１のノードと第
２のノードとの間の貫通電流を阻止できる。
【０４６３】ポンプ手段の電荷伝達トランジスタは、そ
の制御電極に、第４のレベルの電位を受けたときにオン
し、電荷を第５のノードに出力する。これにより、第５
のノードは、第２のレベルの電位になる。
【０４６４】第４のレベルの電位と第２のレベルの電位
との電位差の絶対値は、電荷伝達トランジスタのしきい
値電圧の絶対値よりも大きい。第５のノードと第１のノ
ードとは接続されており、レベル変換手段は、第５のノ
ードの第２のレベルの電位に基づき、第２のレベルの信
号を出力する。
【０４６５】このように、第５のノードの電位と電荷伝
達トランジスタの制御電極の電位との電位差の絶対値
が、電荷伝達トランジスタのしきい値電圧の絶対値より
も大きいため、効率よく第５のノードに電荷を出力でき
る。
【０４６６】さらに、第５のノードと第１のノードとが
接続されているが、第１のノードと第２のノードとの間
の貫通電流を阻止できるため、効率よく内部電位を発生
できる。
【０４６７】本発明の請求項１７の内部電位発生回路に
おいては、ポンプ手段に含まれる電位決定手段は、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応答して、その電位が変化する第６のノードの電
位の変化の絶対値が、所定値よりも小さく変化するよう
に、第６のノードの電位を決定する。このため、第６の
ノードの電位の上がりすぎ、または下がりすぎを防止で
きる。
【０４６８】本発明の請求項１８の内部電位発生回路に
おいては、ダイオード接続されたトランジスタは、レベ
ル変換手段からパルスとして出力される第２のレベルの
信号に応答して、その電位が変化する第６のノードの電
位の変化の絶対値が、所定値よりも小さく変化するよう
に第６のノードの電位を決定する。このため、第６のノ
ードの電位の上がりすぎ、または下がりすぎを防止する
ことができる。
【０４６９】本発明の請求項１９の内部電位発生回路に
おいては、トランジスタは、その制御電極に第４のレベ
ルの信号が繰返し印加されても破壊されない、高耐圧ト
ランジスタである。このため、内部電位発生回路の信頼
性を向上させることができる。
【０４７０】本発明の請求項２０の内部電位発生回路に
おいては、トランジスタの不純物を含む領域の濃度の高
い部分と制御電極のエッジとの間の距離が、制御電極の
側壁に形成された絶縁膜により、制御電極のエッジと不
純物を含む領域の濃度の高い部分との間の距離が決定さ
れるトランジスタに比し、長い。
【０４７１】このため、本発明の請求項２０の内部電位
発生回路が有するトランジスタは、制御電極の側壁に形
成された絶縁膜により制御電極のエッジと不純物を含む
領域の濃度の高い部分との間の距離が決定されるトラン
ジスタに比し、高電圧が印加されてもパンチスルーを起
こしにくく、破壊されにくい。すなわち、この内部電位
発生回路は高電圧が印加されても破壊されにくいトラン
ジスタを有しているため、その信頼性が高い。
【０４７２】本発明の請求項２１の内部電位発生回路に
おいては、ＭＯＳトランジスタからなるキャパシタ、電
位固定ＭＯＳトランジスタまたは電荷伝達トランジスタ
は、ウェルを形成することなく、半導体基板上に直接、
第１電極および第２電極が形成されているため、しきい
値電圧の絶対値が小さくなる。このため、ＭＯＳトラン
ジスタは、キャパシタになりやすい。さらに、電位固定
ＭＯＳトランジスタおよび電荷伝達トランジスタは、効
率よく電荷を伝達することができる。
【０４７３】本発明の請求項２２の内部電位発生回路に
おいては、チャージポンプを行なうキャパシタがディプ
リーショントランジスタであるため、内部電位発生回路
の動作範囲で、常にチャネルが形成されている。このた
め、チャネルの解消によるリーク電流の発生を防止でき
る。
【０４７４】本発明の請求項２３の内部電位発生回路に
おいては、チャージポンプを行なうキャパシタとしての
ディプリーショントランジスタは、ウェルを形成するこ
となく、半導体基板上に直接、第１電極および第２電極
が形成するため、しきい値電圧の絶対値が小さくなる。
このため、ディプリーショントランジスタは、キャパシ
タになりやすい。
【０４７５】本発明の請求項２４の内部電位発生ユニッ
トにおいては、第２の駆動信号発生手段は、制御信号発
生手段からの制御信号に応じて、第２の駆動信号の発生
を制御する。すなわち、制御信号により第２の内部電位
発生手段のオン／オフを制御する。
【０４７６】このため、制御信号のレベルを変えるだけ
で、容易に、内部電位発生ユニットの能力を切替えるこ
とができる。
【０４７７】本発明の請求項２５の内部電位発生ユニッ
トにおいては、制御手段は、第２の内部電位発生手段へ
の駆動信号の入力を制御する制御信号を発生することに
より、第２の内部電位発生手段の駆動を制御する。すな
わち、制御信号により第２の内部電位発生手段のオン／
オフを制御する。
【０４７８】このため、制御信号のレベルを変えるだけ
で、容易に内部電位発生ユニットの能力を切替えること
ができる。
【０４７９】本発明の請求項２６のレベル変換回路にお
いては、入力部用の第１および第２電流遮断手段は、入
力部用の第１および第２導電型トランジスタが同時にオ
ンになる前に、第１のノードと第２のノードとの間の電
流経路を遮断する。さらに、出力部用の第１および第２
の電流遮断手段は、出力部用の第１および第２導電型ト
ランジスタが同時にオンになる前に、第１のノードと第
２のノードとの間の電流経路を遮断する。このため、第
１のノードと第２のノードとの間の貫通電流を阻止でき
る。
【０４８０】本発明の請求項２７のレベル変換回路にお
いては、第１導電型トランジスタである入力部用の第１
電流遮断手段および第２導電型トランジスタである入力
部用の第２電流遮断手段は、入力部用の第１および第２
導電型トランジスタが同時にオンになる前に、第１のノ
ードと第２のノードとの間の電流経路を遮断する。さら
に、第１導電型トランジスタである出力部用の第１電流
遮断手段および第２導電型トランジスタである出力部用
の第２電流遮断手段は、出力部用の第１および第２導電
型トランジスタが同時にオンになる前に、第１のノード
と第２のノードとの間の電流経路を遮断する。このた
め、第１のノードと第２のノードとの間の貫通電流を阻
止することができる。
【０４８１】本発明の請求項２８のレベル変換回路にお
いては、入力部用の第１および第２の電流遮断手段は、
入力部用の第１および第２導電型トランジスタが同時に
オンになるときに、第１のノードと第２のノードとの間
の電流経路を遮断する。さらに、出力部用の第１および
第２の電流遮断手段は、出力部用の第１および第２導電
型トランジスタが同時にオンになるときに、第１のノー
ドと第２のノードとの間の電流経路を遮断する。このた
め、第１のノードと第２のノードとの間の貫通電流を阻
止できる。
【０４８２】本発明の請求項２９のレベル電位発生回路
において、第１導電型トランジスタである入力部用の第
１電流遮断手段および第２導電型トランジスタである入
力部用の第２電流遮断手段は、入力部用の第１および第
２導電型トランジスタが同時にオンになるときに、第１
のノードと第２のノードとの間の電流経路を遮断する。
さらに、第１導電型トランジスタである出力部用の第１
電流遮断手段および第２導電型トランジスタである出力
部用の第２電流遮断手段は、出力部用の第１および第２
導電型トランジスタが同時にオンになるときに、第１の
ノードと第２のノードとの間の電流経路を遮断する。こ
のため、第１のノードと第２のノードとの間の貫通電流
を阻止することができる。
【０４８３】本発明の請求項３０の半導体装置において
は、第２のトランジスタの第２不純物領域の、制御電極
長方向の長さは、第１のトランジスタの第２不純物領域
の、制御電極長方向の長さより長いため、第２のトラン
ジスタに高電圧が印加されても、第１のトランジスタに
比し、パンチスルーが生じにくく、破壊されにくい。こ
のため第２のトランジスタを有する半導体装置は、その
信頼性を向上できる。
【０４８４】本発明の請求項３１の半導体装置において
は、基板電位発生手段に入力される外部信号よりも遅い
タイミングで、昇圧電位発生手段に内部信号が入力され
るため、基板電位発生手段が動作を開始した後に、昇圧
電位発生手段が動作を開始する。このため、基板電位が
正の状態にあるときに、大きな昇圧電位が発生されるこ
とがないため、半導体装置を構成するトランジスタの破
壊を防止できる。すなわち、半導体装置の信頼性を向上
させることができる。
【０４８５】本発明の請求項３２の半導体装置において
は、基板電位発生手段を動作させるために入力される外
部電源電位に基づいて発生される内部電源電位により昇
圧電位発生手段は動作を開始するため、基板電位発生手
段が動作を開始した後に、昇圧電位発生手段は動作を開
始する。このため、基板電位が正の状態にあるときに、
大きい昇圧電位が発生されることがないため、半導体装
置を構成するトランジスタの破壊を防止できる。すなわ
ち、半導体装置の信頼性を向上できる。
【０４８６】本発明の請求項３３のトランジスタ製造方
法においては、制御電極の側壁に、絶縁膜を形成すると
ともに、その側壁の絶縁膜に覆われていない不純物を含
む領域の表面上にレジストを形成して、濃度の高い不純
物を、不純物を含む領域に注入するため、制御電極の側
壁に絶縁膜のみを形成して、濃度の高い不純物を、不純
物を含む領域に注入する場合に比し、不純物を含む領域
の濃度の高い部分と制御電極のエッジとの間の距離を、
長くすることができる。このため、このトランジスタ製
造方法において作成されたトランジスタは、パンチスル
ーを起こす電圧が高く、すなわち、パンチスルーを生じ
にくく、高電圧を印加しても破壊されにくい。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるレベル変換回路
の詳細を示す回路図である。
【図２】 図１のレベル変換回路の動作を説明するため
のタイミング図である。
【図３】 本発明の実施の形態２によるレベル変換回路
の詳細を示す回路図である。
【図４】 図３のレベル変換回路の動作を説明するため
のタイミング図である。
【図５】 本発明の実施の形態３によるレベル変換回路
の詳細を示す回路図である。
【図６】 本発明の実施の形態３によるレベル変換回路
の変更例の詳細を示す回路図である。
【図７】 本発明の実施の形態４によるレベル変換回路
の詳細を示す回路図である。
【図８】 一般的な、昇圧電位発生回路の詳細を示す回
路図である。
【図９】 図８の昇圧電位発生回路の動作を説明するた
めのタイミング図である。
【図１０】 本発明の実施の形態５による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。
【図１１】 図１０の昇圧電位発生回路の動作を説明す
るためのタイミング図である。
【図１２】 本発明の実施の形態６による内部電位発生
回路としての降圧電位発生回路の詳細を示す回路図であ
る。
【図１３】 図１２の降圧電位発生回路の動作を説明す
るためのタイミング図である。
【図１４】 本発明の実施の形態７による内部電位発生
回路としての昇圧電位発生回路の詳細を示す回路図であ
る。
【図１５】 本発明の実施の形態８による内部電位発生
回路としての降圧電位発生回路の詳細を示す回路図であ
る。
【図１６】 一般的な、ＭＯＳトランジスタの構造を示
す図である。
【図１７】 本発明の実施の形態９による内部電位発生
回路に用いられるＭＯＳトランジスタの構造を示す図で
ある。
【図１８】 本発明の実施の形態１１による内部電位発
生ユニットを示す概略ブロック図である。
【図１９】 図１８の内部電位発生ユニットの動作を説
明するためのタイミング図である。
【図２０】 本発明の実施の形態１２による内部電位発
生ユニットを示す概略ブロック図である。
【図２１】 図２０の内部電位発生ユニットの動作を説
明するためのタイミング図である。
【図２２】 本発明の実施の形態１３によるレベル変換
回路の詳細を示す回路図である。
【図２３】 本発明の実施の形態１４によるレベル変換
回路の詳細を示す回路図である。
【図２４】 一般的な内部電位発生回路としての昇圧電
位発生回路の詳細を示す回路図である。
【図２５】 図２４のキャパシタ１０１７およびＮＭＯ
Ｓトランジスタ７７の構造を示す図である。
【図２６】 図２４の一般的な昇圧電位発生回路の動作
を説明するためのタイミング図である。
【図２７】 本発明の実施の形態１５による内部電位発
生回路としての昇圧電位発生回路の詳細を示す回路図で
ある。
【図２８】 図２７のキャパシタ１０３９およびＮＭＯ
Ｓトランジスタ９７の構造を示す図である。
【図２９】 図２７の昇圧電位発生回路の動作を説明す
るためのタイミング図である。
【図３０】 本発明の実施の形態１６による内部電位発
生回路としての昇圧電位発生回路の詳細を示す回路図で
ある。
【図３１】 図３０のキャパシタ１０４３およびＮＭＯ
Ｓトランジスタ９７の構造を示す図である。
【図３２】 本発明の実施の形態１７による内部電位発
生回路としての降圧電位発生回路の詳細を示す回路図で
ある。
【図３３】 図３２の降圧電位発生回路の動作を説明す
るためのタイミング図である。
【図３４】 本発明の実施の形態１８による内部電位発
生回路としての降圧電位発生回路の詳細を示す回路図で
ある。
【図３５】 一般的なＮＭＯＳトランジスタの製造方法
の第１のステップを説明するための図である。
【図３６】 一般的なＮＭＯＳトランジスタの製造方法
の第２のステップを説明するための図である。
【図３７】 一般的なＮＭＯＳトランジスタの製造方法
の第３のステップを説明するための図である。
【図３８】 一般的なＮＭＯＳトランジスタの製造方法
の第４のステップを説明するための図である。
【図３９】 一般的なＮＭＯＳトランジスタの製造方法
の第５のステップを説明するための図である。
【図４０】 一般的なＮＭＯＳトランジスタの製造方法
の第６のステップを説明するための図である。
【図４１】 一般的なＮＭＯＳトランジスタの製造方法
の第７のステップを説明するための図である。
【図４２】 一般的なＮＭＯＳトランジスタの製造方法
の第８のステップを説明するための図である。
【図４３】 一般的なＮＭＯＳトランジスタの製造方法
の第９のステップを説明するための図である。
【図４４】 メモリセルに用いるＮＭＯＳトランジスタ
の製造方法の第１のステップを説明するための図であ
る。
【図４５】 メモリセルに用いるＮＭＯＳトランジスタ
の製造方法の第２のステップを説明するための図であ
る。
【図４６】 メモリセルに用いるＮＭＯＳトランジスタ
の製造方法の第３のステップを説明するための図であ
る。
【図４７】 メモリセルに用いるＮＭＯＳトランジスタ
の製造方法の第４のステップを説明するための図であ
る。
【図４８】 メモリセルに用いるＮＭＯＳトランジスタ
の製造方法の第５のステップを説明するための図であ
る。
【図４９】 メモリセルに用いるＮＭＯＳトランジスタ
の製造方法の第６のステップを説明するための図であ
る。
【図５０】 メモリセルに用いるＮＭＯＳトランジスタ
の製造方法の第７のステップを説明するための図であ
る。
【図５１】 メモリセルに用いるＮＭＯＳトランジスタ
の製造方法の第８のステップを説明するための図であ
る。
【図５２】 基板トランジスタの製造方法の第１のステ
ップを説明するための図である。
【図５３】 基板トランジスタの製造方法の第２のステ
ップを説明するための図である。
【図５４】 基板トランジスタの製造方法の第３のステ
ップを説明するための図である。
【図５５】 基板トランジスタの製造方法の第４のステ
ップを説明するための図である。
【図５６】 基板トランジスタの製造方法の第５のステ
ップを説明するための図である。
【図５７】 基板トランジスタの製造方法の第６のステ
ップを説明するための図である。
【図５８】 基板トランジスタの製造方法の第７のステ
ップを説明するための図である。
【図５９】 基板トランジスタの製造方法の第８のステ
ップを説明するための図である。
【図６０】 基板トランジスタの製造方法の第９のステ
ップを説明するための図である。
【図６１】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第１のステップを説明す
るための図である。
【図６２】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第２のステップを説明す
るための図である。
【図６３】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第３のステップを説明す
るための図である。
【図６４】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第４のステップを説明す
るための図である。
【図６５】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第５のステップを説明す
るための図である。
【図６６】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第６のステップを説明す
るための図である。
【図６７】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第７のステップを説明す
るための図である。
【図６８】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第８のステップを説明す
るための図である。
【図６９】 本発明の実施の形態１９による高耐圧ＮＭ
ＯＳトランジスタの製造方法の第９のステップを説明す
るための図である。
【図７０】 本発明の実施の形態２０による内部電位発
生回路としての昇圧電位発生回路の詳細を示す回路図で
ある。
【図７１】 本発明の実施の形態２０による内部電位発
生回路としての昇圧電位発生回路の変更例を詳細に示す
回路図である。
【図７２】 昇圧電位発生回路、内部電源電位発生回路
および基板電位発生回路を有する一般的な半導体装置に
おいて、昇圧電位発生回路、内部電源電位発生回路およ
び基板電位発生回路が動作を開始するタイミングを説明
するための図である。
【図７３】 本発明の実施の形態２１による半導体装置
の概略を示すブロック図である。
【図７４】 図７３の半導体装置を構成する基板電位発
生回路、内部電源電位発生回路および昇圧電位発生回路
が動作を開始するタイミングを説明するための図であ
る。
【図７５】 従来のレベル変換回路の詳細を示す回路図
である。
【符号の説明】
１，２７ 入力部電流遮断用ＰＭＯＳトランジスタ、
３，２５ 入力部用ＰＭＯＳトランジスタ、５，２３
入力部用ＮＭＯＳトランジスタ、７，２１ 入力部電流
遮断用ＮＭＯＳトランジスタ、９，３５ 出力部電流遮
断用ＰＭＯＳトランジスタ、１１，３３ 出力部用ＰＭ
ＯＳトランジスタ、１３，３１ 出力部用ＮＭＯＳトラ
ンジスタ、１５，２９ 出力部電流遮断用ＮＭＯＳトラ
ンジスタ、１７，１９，３７，３９，６１，１５１，１
５３，１７５，１７７ インバータ、４１ 第１の入力
部用抵抗、４３ 第２の入力部用抵抗、４５ 第１の出
力部用抵抗、４７ 第２の出力部用抵抗、５１，５５，
１１１〜１１７，１２７〜１３１，１００１，１００
３，１００９，１０１１ ＰＭＯＳトランジスタ、５
３，５７，６９〜７７，９１〜９７，１２１〜１２５，
１００５，１００７，１０１３，１０１５ ＮＭＯＳト
ランジスタ、５９ 遅延回路、６３，６５，６７，８３
〜８９，１０３〜１０９，１０１７，１０３９，１０４
３，１０５５，１０５７ キャパシタ、８１，１０１
レベル変換回路、１４１，１０１９ Ｐ型半導体基板、
１４３，１０７３ Ｐウェル、１４５，１０２３，１０
２５，１０４５ ゲート電極、１４７ ソース電極、１
４９ ドレイン電極、１５５，１７３制御信号発生回
路、１５７，１７９ ＮＡＮＤ回路、１５９ 第１の波
形発生部、１６１ 第２の波形発生部、１６３ 第１の
内部電位発生回路、１６５ 第２の内部電位発生回路、
１７１ 波形発生部，１０２１ Ｎウェル、１０２７，
１０２９ Ｐ+ ソース／ドレイン電極、１０３１，１０
３３，１０４７，１０４９ Ｎ+ ソース／ドレイン電
極、１０３５ 電位固定層、１０３７ ホール、１０４
１，１０５１ 領域、１０５３ 電子、１０５９，１０
６１，１０６３ 高耐圧ＮＭＯＳトランジスタ、１０６
５ シリコン基板、１０６７ シリコン酸化膜、１０６
９，１０８７ レジスト、１０７１ ボロン、１０７５
トランスファゲート、１０７７ ヒソ（ｎ- ）、１０
７９ ｎ- 領域、１０８１ 高温酸化膜、１０８３ ヒ
ソ（ｎ+ ）、１０８５ ｎ+ 領域、１０８９ アルミ配
線、１０９１ 絶縁膜、１０９３ コンタクトホール、
１０９５ 基板電位発生回路、１０９７ 内部電源電位
発生回路、１０９９ 昇圧電位発生回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１２月１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】変更
【補正内容】
【図２６】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２９
【補正方法】変更
【補正内容】
【図２９】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】変更
【補正内容】
【図３３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図７２
【補正方法】変更
【補正内容】
【図７２】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７４
【補正方法】変更
【補正内容】
【図７４】
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/40 Ｈ０３Ｋ 19/094 Ａ Ｈ０３Ｋ 19/003 19/0944 (72)発明者 朝倉 幹雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 第１のレベルの信号に応じて、第２のレ
    ベルの信号を出力するレベルシフト手段を備え、 前記レベルシフト手段は、 前記第２のレベルの電位を供給する第１のノードと、第
    ３のレベルの電位を供給する第２のノードとの間に接続
    され、前記第１のレベルの信号が入力される入力部と、 前記第１のノードと、前記第２のノードとの間に接続さ
    れ、前記入力部に前記第１のレベルの信号が入力された
    ことに応じて、前記第２のレベルの信号を出力する出力
    部とを含み、 前記入力部または前記出力部は、前記第１のレベルの信
    号の遷移に応じて、貫通して電流が流れる状態になり、 前記レベルシフト手段と、前記第１のノードとの間に接
    続される第１の電流遮断手段と、 前記レベルシフト手段と、前記第２のノードとの間に接
    続される第２の電流遮断手段とをさらに備え、 前記第１の電流遮断手段は、 前記第１のレベルの信号が入力される前に、前記第１の
    ノードと前記入力部との間の電流経路を遮断し、前記第
    １のレベルの信号の入力が停止される前に、前記第１の
    ノードと前記出力部との間の電流経路を遮断し、 前記第２の電流遮断手段は、 前記第１のレベルの信号が入力される前に、前記第２の
    ノードと前記出力部との間の電流経路を遮断し、前記第
    １のレベルの信号の入力が停止される前に、前記第２の
    ノードと前記入力部との間の電流経路を遮断する、レベ
    ル変換回路。
  2. 【請求項２】 前記入力部は、 入力部用の第１導電型トランジスタと、 前記入力部用の第１導電型トランジスタと直列に接続さ
    れ、前記第１のレベルの信号を、その制御電極に受ける
    入力部用の第２導電型トランジスタとを含み、 前記入力部用の第１導電型トランジスタと、前記入力部
    用の第２導電型トランジスタとは、前記第１のレベルの
    信号の遷移時に、同時にオンし、 前記出力部は、 出力部用の第１導電型トランジスタと、 前記出力部用の第１導電型トランジスタと直列に接続さ
    れ、前記第１のレベルの信号を反転した信号を、その制
    御電極に受ける出力部用の第２導電型トランジスタとを
    含み、 前記出力部用の第１導電型トランジスタと、前記出力部
    用の第２導電型トランジスタとは、前記第１のレベルの
    信号の遷移時に、同時にオンし、 前記第１の電流遮断手段は、 前記第１のノードと、前記入力部用の第１導電型トラン
    ジスタの一方の電極との間に接続される入力部電流遮断
    用の第１導電型トランジスタと、 前記第１のノードと、前記出力部用の第１導電型トラン
    ジスタの一方の電極との間に接続される出力部電流遮断
    用の第１導電型トランジスタとを含み、 前記第２の電流遮断手段は、 前記第２のノードと、前記入力部用の第２導電型トラン
    ジスタの一方の電極との間に接続される入力部電流遮断
    用の第２導電型トランジスタと、 前記第２のノードと、前記出力部用の第２導電型トラン
    ジスタの一方の電極との間に接続される出力部電流遮断
    用の第２導電型トランジスタとを含み、 前記入力部電流遮断用の第１導電型トランジスタおよび
    前記出力部電流遮断用の第２導電型トランジスタは、前
    記第１のレベルの信号が、前記入力部用の第２の導電型
    トランジスタに入力される前に、オフになり、 前記出力部電流遮断用の第１導電型トランジスタおよび
    前記入力部電流遮断用の第２導電型トランジスタは、前
    記入力部用の第２導電型トランジスタへの、前記第１の
    レベルの信号の入力が停止される前にオフになる、請求
    項１に記載のレベル変換回路。
  3. 【請求項３】 第１のレベルの信号に応じて第２のレベ
    ルの信号を出力するレベルシフト手段を備え、 前記レベルシフト手段は、 前記第２のレベルの電位を供給する第１のノードと、第
    ３のレベルの電位を供給する第２のノードとの間に接続
    され、前記第１のレベルの信号が入力される入力部と、 前記第１のノードと、前記第２のノードとの間に接続さ
    れ、前記入力部に前記第１のレベルの信号が入力された
    ことに応じて、前記第２のレベル信号を出力する出力部
    とを含み、 前記入力部または前記出力部は、前記第１のレベルの信
    号の遷移に応じて、貫通して電流が流れる状態になり、 前記レベルシフト手段と、前記第１のノードとの間に接
    続される第１の電流遮断手段と、 前記レベルシフト手段と、前記第２のノードとの間に接
    続される第２の電流遮断手段とをさらに備え、 前記第１の電流遮断手段は、 前記第１のレベルの信号が入力されるときに、前記第１
    のノードと前記入力部との間の電流経路を遮断し、前記
    第１のレベルの信号の入力が停止されるときに、前記第
    １のノードと前記出力部との間の電流経路を遮断し、 前記第２の電流遮断手段は、 前記第１のレベルの信号が入力されるときに、前記第２
    のノードと前記出力部との間の電流経路を遮断し、前記
    第１のレベルの信号の入力が停止されるときに、前記第
    ２のノードと前記入力部との間の電流経路を遮断する、
    レベル変換回路。
  4. 【請求項４】 前記入力部は、 入力部用の第１導電型トランジスタと、 前記入力部用の第１導電型と直列に接続され、前記第１
    のレベルの信号を、その制御電極に受ける入力部用の第
    ２導電型トランジスタとを含み、 前記入力部用の第１導電型トランジスタと、前記入力部
    用の第２導電型トランジスタとは、前記第１のレベルの
    信号の遷移時に、同時にオンし、 前記出力部は、 出力部用の第１導電型トランジスタと、 前記出力部用の第１導電型トランジスタと直列に接続さ
    れ、前記第１のレベルの信号を反転した信号を、その制
    御電極に受ける、出力部用の第２導電型トランジスタと
    を含み、 前記出力部用の第１導電型トランジスタと、前記出力部
    用の第２導電型トランジスタとは、前記第１のレベルの
    信号の遷移時に、同時にオンし、 前記第１の電流遮断手段は、 前記第１のノードと、前記入力部用の第１導電型トラン
    ジスタの一方の電極との間に接続される入力部電流遮断
    用の第１導電型トランジスタと、 前記第１のノードと、前記出力部用の第１導電型トラン
    ジスタの一方の電極との間に接続される出力部電流遮断
    用の第１導電型トランジスタとを含み、 前記第２の電流遮断手段は、 前記第２のノードと、前記入力部用の第２導電型トラン
    ジスタの一方の電極との間に接続される入力部電流遮断
    用の第２導電型トランジスタと、 前記第２のノードと、前記出力部用の第２導電型トラン
    ジスタの一方の電極との間に接続される出力部電流遮断
    用の第２導電型トランジスタとを含み、 前記入力部電流遮断用の第１導電型トランジスタおよび
    前記出力部電流遮断用の第２導電型トランジスタは、前
    記第１のレベルの信号が、前記入力部用の第２導電型ト
    ランジスタに入力されるときに、オフになり、 前記出力部電流遮断用の第１導電型トランジスタおよび
    前記入力部電流遮断用の第２導電型トランジスタは前記
    入力部用の第２導電型トランジスタへの、前記第１のレ
    ベルの信号の入力が停止されるときにオフになる、請求
    項３に記載のレベル変換回路。
  5. 【請求項５】 前記第１の電流遮断手段は、 前記入力部電流遮断用の第１導電型トランジスタと、前
    記入力部用の第１導電型トランジスタとの間のノードの
    電位を設定するための第１の入力部電位設定手段と、 前記出力部電流遮断用の第１導電型トランジスタと、前
    記出力部用の第１導電型トランジスタとの間のノードの
    電位を設定するための第１の出力部電位設定手段とをさ
    らに含み、 前記第２の電流遮断手段は、 前記入力部電流遮断用の第２導電型トランジスタと、前
    記入力部用の第２導電型トランジスタとの間のノードの
    電位を設定するための第２の入力部電位設定手段と、 前記出力部電流遮断用の第２導電型トランジスタと、前
    記出力部用の第２導電型トランジスタとの間のノードの
    電位を設定するための第２の出力部電位設定手段とをさ
    らに含む、請求項２または４に記載のレベル変換回路。
  6. 【請求項６】 前記第１の入力部電位設定手段は、 前記入力部電流遮断用の第１導電型トランジスタに並列
    に接続される第１の入力部用の抵抗であり、 前記第１の出力部電位設定手段は、 前記出力部電流遮断用の第１導電型トランジスタに並列
    に接続される第１の出力部用の抵抗であり、 前記第２の入力部電位設定手段は、 前記入力部電流遮断用の第２導電型トランジスタに並列
    に接続される第２の入力部用の抵抗であり、 前記第２の出力部電位設定手段は、 前記出力部電流遮断用の第２導電型トランジスタに並列
    に接続される第２の出力部用の抵抗である、請求項５に
    記載のレベル変換回路。
  7. 【請求項７】 前記第１の入力部電位設定手段は、 前記入力部電流遮断用の第１導電型トランジスタに並列
    に接続される第１導電型トランジスタであり、 前記第１の出力部電位設定手段は、 前記出力部電流遮断用の第１導電型トランジスタに並列
    に接続される第１導電型トランジスタであり、 前記第２の入力部電位設定手段は、 前記入力部電流遮断用の第２導電型トランジスタに並列
    に接続される第２導電型トランジスタであり、 前記第２の出力部電位設定手段は、 前記出力部電流遮断用の第２導電型トランジスタに並列
    に接続される第２導電型トランジスタである、請求項５
    に記載のレベル変換回路。
  8. 【請求項８】 前記第１のレベルの信号を遅延させて、
    前記入力部に入力する遅延手段をさらに備え、 前記第１の電流遮断手段は、 前記第１の電流遮断手段への、遅延前の前記第１のレベ
    ルの信号の入力に応じて、前記第１のノードと前記入力
    部との間の電流経路を遮断し、前記第１の電流遮断手段
    への、遅延前の前記第１のレベルの信号の入力停止に応
    じて、前記第１のノードと前記出力部との間の電流経路
    を遮断し、 前記第２の電流遮断手段は、 前記第２の電流遮断手段への、遅延前の前記第１のレベ
    ルの信号の入力に応じて、前記第２のノードと前記出力
    部との間の電流経路を遮断し、前記第２の電流遮断手段
    への、遅延前の前記第１のレベルの信号の入力停止に応
    じて、前記第２のノードと前記入力部との間の電流経路
    を遮断する、請求項１に記載のレベル変換回路。
  9. 【請求項９】 前記入力部は、 入力部用の第１導電型トランジスタと、 前記入力部用の第１導電型トランジスタと直列に接続さ
    れ、遅延された前記第１のレベルの信号を、その制御電
    極に受ける入力部用の第２導電型トランジスタとを含
    み、 前記入力部用の第１導電型トランジスタと、前記入力部
    用の第２導電型トランジスタとは、前記第１のレベルの
    信号の遷移時に、同時にオンし、 前記出力部は、 出力部用の第１導電型トランジスタと、 前記出力部用の第１導電型トランジスタと直列に接続さ
    れ、遅延された前記第１のレベルの信号を反転した信号
    を、その制御電極に受ける、出力部用の第２導電型トラ
    ンジスタとを含み、 前記出力部用の第１導電型トランジスタと、前記出力部
    用の第２導電型トランジスタとは、前記第１のレベルの
    信号の遷移時に、同時にオンし、 前記第１の電流遮断手段は、 前記第１のノードと、前記入力部用の第１導電型トラン
    ジスタの一方の電極との間に接続される入力部電流遮断
    用の第１導電型トランジスタと、 前記第１のノードと、前記出力部用の第１導電型トラン
    ジスタの一方の電極との間に接続される出力部電流遮断
    用の第１導電型トランジスタとを含み、 前記第２の電流遮断手段は、 前記第２のノードと、前記入力部用の第２導電型トラン
    ジスタの一方の電極との間に接続される入力部電流遮断
    用の第２導電型トランジスタと、 前記第２のノードと、前記出力部用の第２導電型トラン
    ジスタの一方の電極との間に接続される出力部電流遮断
    用の第２導電型トランジスタとを含み、 前記入力部電流遮断用の第１導電型トランジスタおよび
    前記出力部電流遮断用の第２導電型トランジスタは、遅
    延前の前記第１のレベルの信号に応じてオフになり、 前記出力部電流遮断用の第１導電型トランジスタおよび
    前記入力部電流遮断用の第２導電型トランジスタは、遅
    延前の前記第１のレベルの信号の入力停止に応じてオフ
    になる、請求項８に記載のレベル変換回路。
  10. 【請求項１０】 パルスとして入力される第１のレベル
    の信号に応じて、第２のレベルの信号をパルスとして出
    力するレベル変換手段を備え、 前記レベル変換手段は、 そこから出力される前記第２のレベルの信号の供給源と
    なる前記第２のレベルの電位を有する第１のノードと、
    第３のレベルの電位を有する第２のノードとの間に接続
    され、 前記レベル変換手段は、 前記第１のレベルの信号に応じて前記第２のレベルの信
    号を出力するレベルシフト手段を含み、 前記レベルシフト手段は、 前記第１のレベルの信号が入力される入力部と、 前記入力部に前記第１のレベルの信号が入力されたこと
    に応じて、前記第２のレベルの信号を出力する出力部と
    を含み、 前記入力部または前記出力部は、前記第１のレベルの信
    号の遷移に応じて、貫通して電流が流れる状態になり、 前記レベルシフト手段は、 前記レベルシフト手段と、前記第１のノードとの間に接
    続される第１の電流遮断手段と、 前記レベルシフト手段と、前記第２のノードとの間に接
    続される第２の電流遮断手段とをさらに含み、 前記第１の電流遮断手段は、 前記第１のレベルの信号が入力される前に、前記第１の
    ノードと前記入力部との間の電流経路を遮断し、前記第
    １のレベルの信号の入力が停止される前に、前記第１の
    ノードと前記出力部との間の電流経路を遮断し、 前記第２の電流遮断手段は、 前記第１のレベルの信号が入力される前に、第２のノー
    ドと前記出力部との間の電流経路を遮断し、前記第１の
    レベルの信号の入力が停止される前に、前記第２のノー
    ドと前記入力部との間の電流経路を遮断し、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応じて、電荷を断続的に出力するポ
    ンプ手段をさらに備え、 前記ポンプ手段の出力ノードである第３のノードは、断
    続的に出力される前記電荷により、内部電位としての前
    記第２のレベルの電位にされ、 前記第１のノードと前記第３のノードとが接続され、 前記ポンプ手段は、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応答して、その電位が変化する第４
    のノードに、その制御電極が接続される電荷伝達トラン
    ジスタを含み、 前記電荷伝達トランジスタは、前記第４のノードの電位
    が、前記第２のレベルの信号の出力に応じた第４のレベ
    ルになったときにオンし、前記電荷を前記第３のノード
    に出力し、 前記第４のレベルの電位と前記第２のレベルの電位との
    電位差の絶対値は、前記電荷伝達トランジスタのしきい
    値電圧の絶対値より大きい、内部電位発生回路。
  11. 【請求項１１】 パルスとして入力される第１のレベル
    の信号に応じて、第２のレベルの信号をパルスとして出
    力するレベル変換手段を備え、 前記レベル変換手段は、 そこから出力される前記第２のレベルの信号の供給源と
    なる前記第２のレベルの電位を有する第１のノードと第
    ３のレベルの電位を有する第２のノードとの間に接続さ
    れ、 前記レベル変換手段は、 前記第１のレベルの信号に応じて前記第２のレベルの信
    号を出力するレベルシフト手段を含み、 前記レベルシフト手段は、 前記第１のレベルの信号が入力される入力部と、 前記入力部に前記第１のレベルの信号が入力されたこと
    に応じて、前記第２のレベルの信号を出力する出力部と
    を含み、 前記入力部または前記出力部は、前記第１のレベルの信
    号の遷移に応じて、貫通して電流が流れる状態になり、 前記レベルシフト手段は、 前記レベルシフト手段と、前記第１のノードとの間に接
    続される第１の電流遮断手段と、 前記レベルシフト手段と、前記第２のノードとの間に接
    続される第２の電流遮断手段とをさらに含み、 前記第１の電流遮断手段は、 前記第１のレベルの信号が入力されるときに、前記第１
    のノードと前記入力部との間の電流経路を遮断し、前記
    第１のレベルの信号の入力が停止されるときに、前記第
    １のノードと前記出力部との間の電流経路を遮断し、 前記第２の電流遮断手段は、 前記第１のレベルの信号が入力されるときに、第２のノ
    ードと前記出力部との間の電流経路を遮断し、前記第１
    のレベルの信号の入力が停止されるときに、前記第２の
    ノードと前記入力部との間の電流経路を遮断し、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応じて、電荷を断続的に出力するポ
    ンプ手段をさらに備え、 前記ポンプ手段の出力ノードである第３のノードは、断
    続的に出力される前記電荷により、内部電位としての前
    記第２のレベルの電位にされ、 前記第１のノードと前記第３のノードとは接続され、 前記ポンプ手段は、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応答して、その電位が変化する第４
    のノードに、その制御電極が接続される電荷伝達トラン
    ジスタを含み、 前記電荷伝達トランジスタは、前記第４のノードの電位
    が、前記第２のレベルの信号の出力に応じた第４のレベ
    ルになったときにオンし、前記電荷を前記第３のノード
    に出力し、 前記第４のレベルの電位と前記第２のレベルの電位との
    電位差の絶対値は、前記電荷伝達トランジスタのしきい
    値電圧の絶対値より大きい、内部電位発生回路。
  12. 【請求項１２】 前記ポンプ手段は、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応答して、その電位が変化する前記
    第４のノードの電位の変化の絶対値が、所定値よりも小
    さく変化するように、前記第４のノードの電位を決定す
    る電位決定手段を含む、請求項１０または１１に記載の
    内部電位発生回路。
  13. 【請求項１３】 前記電位決定手段は、 前記第３のノードと、前記第４のノードとの間に直列に
    接続される少なくとも１つのトランジスタであり、前記
    少なくとも１つのトランジスタはダイオード接続され
    る、請求項１２に記載の内部電位発生回路。
  14. 【請求項１４】 前記ポンプ手段は、 その一方の電極が、前記レベル変換手段からパルスとし
    て出力される前記第２のレベルの信号に応答して、その
    電位が変化する第４のノードに接続されるトランジスタ
    を含み、 前記トランジスタは、 前記第４のノードに接続された一方の電極に前記第４の
    レベルの電位が繰り返し印加されても破壊されない、請
    求項１０または１１に記載の内部電位発生回路。
  15. 【請求項１５】 パルスとして入力される第１のレベル
    の信号に応じて、第２のレベルの信号をパルスとして出
    力するレベル変換手段を備え、 前記レベル変換手段は、 そこから出力される前記第２のレベルの信号の供給源と
    なる前記第２のレベルの電位を有する第１のノードと、
    第３のレベルの電位を有する第２のノードとの間に接続
    され、 前記レベル変換手段は、 前記第１のノードと、前記第２のノードとの間に接続さ
    れ、前記第１のレベルの信号が入力される入力部と、 前記第１のノードと、前記第２のノードとの間に接続さ
    れ、前記入力部に前記第１のレベルの信号が入力される
    ことに応じて、前記第２のレベルの信号を出力する出力
    部と含み、 前記入力部は、 その一方電極が前記第１のノードに接続される入力部用
    の第１導電型トランジスタと、 その一方電極が前記第２のノードに接続され、前記第１
    のレベルの信号を、その制御電極に受ける入力部用の第
    ２導電型トランジスタと、 前記入力部用の第１導電型トランジスタの他方電極と第
    ３のノードとの間に接続される入力部用の第１電流遮断
    手段と、 前記入力部用の第２導電型トランジスタの他方電極と前
    記第３のノードとの間に接続される入力部用の第２電流
    遮断手段とを含み、 前記入力部用の第１電流遮断手段は、 前記第１のレベルの信号が入力される前に前記入力部用
    の第１導電型トランジスタと前記第３のノードとの間の
    電流経路を遮断し、前記第１のレベルの信号の入力が停
    止される前に、前記入力部用の第１導電型トランジスタ
    と前記第３のノードとの間を導通させ、 前記入力部用の第２電流遮断手段は、 前記第１のレベルの信号の入力が停止される前に、前記
    入力部用の第２導電型トランジスタと前記第３のノード
    との間の電流経路を遮断し、前記第１のレベルの信号が
    入力される前に、前記入力部用の第２導電型トランジス
    タと前記第３のノードとの間を導通させ、 前記出力部は、 その一方電極が前記第１のノードに接続される出力部用
    の第１導電型トランジスタと、 その一方電極が前記第２のノードに接続され、前記第１
    のレベルの信号を反転した信号を、その制御電極に受け
    る出力部用の第２導電型トランジスタと、 前記出力部用の第１導電型トランジスタの他方電極と第
    ４のノードとの間に接続される出力部用の第１電流遮断
    手段と、 前記出力部用の第２導電型トランジスタの他方電極と前
    記第４のノードとの間に接続される出力部用の第２電流
    遮断手段とを含み、 前記出力部用の第１電流遮断手段は、 前記第１のレベルの信号の入力が停止される前に前記出
    力部用の第１導電型トランジスタと前記第４のノードと
    の間の電流経路を遮断し、前記第１のレベルの信号が入
    力される前に、前記出力部用の第１導電型トランジスタ
    と前記第４のノードとの間を導通させ、 前記出力部用の第２電流遮断手段は、 前記第１のレベルの信号が入力される前に、前記出力部
    用の第２導電型トランジスタと第４のノードとの間に電
    経路を遮断し、前記第１のレベルの信号の入力が停止さ
    れる前に、前記出力部用の第２導電型トランジスタと前
    記第４のノードとの間を導通させ、 前記入力部用の第１導電型トランジスタの制御電極は前
    記第４のノードに接続され、 前記出力部用の第１導電型トランジスタの制御電極は、
    前記第３のノードに接続され、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応じて、電荷を断続的に出力するポ
    ンプ手段をさらに備え、 前記ポンプ手段の出力ノードである第５のノードは断続
    的に出力される前記電荷により、内部電位としての前記
    第２のレベルの電位にされ、 前記第１のノードと前記第５のノードとが接続され、 前記ポンプ手段は、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応答して、その電位が変化する第６
    のノードに、その制御電極が接続される電荷伝達トラン
    ジスタを含み、 前記電荷伝達トランジスタは、前記第６のノードの電位
    が、前記第２のレベルの信号の出力に応じて第４のレベ
    ルになったときにオンし、前記電荷を前記第５のノード
    に出力し、 前記第４のレベルの電位と前記第２のレベルの電位との
    電位差の絶対値は、前記電荷伝達トランジスタのしきい
    値電圧の絶対値より大きい、内部電位発生回路。
  16. 【請求項１６】 パルスとして入力される第１のレベル
    の信号に応じて、第２のレベルの信号をパルスとして出
    力するレベル変換手段を備え、 前記レベル変換手段は、 そこから出力される前記第２のレベルの信号の供給源と
    なる前記第２のレベルの電位を有する第１のノードと第
    ３のレベルの電位を有する第２のノードとの間に接続さ
    れ、 前記レベル変換手段は、 前記第１のノードと、前記第２のノードとの間に接続さ
    れ、前記第１のレベルの信号が入力される入力部と、 前記第１のノードと、前記第２のノードとの間に接続さ
    れ、前記入力部に前記第１のレベルの信号が入力された
    ことに応じて、前記第２のレベルの信号を出力する出力
    部とを含み、 前記入力部は、 その一方電極が前記第１のノードに接続される入力部用
    の第１導電型トランジスタと、 その一方電極が前記第２のノードに接続され、前記第１
    のレベルの信号をその制御電極に受ける入力部用の第２
    導電型トランジスタと、 前記入力部用の第１導電型トランジスタの他方電極と第
    ３のノードとの間に接続される入力部用の第１電流遮断
    手段と、 前記入力部用の第２導電型トランジスタの他方電極と前
    記第３のノードとの間に接続される入力部用の第２電流
    遮断手段とを含み、 前記入力部用の第１電流遮断手段は、 前記第１のレベルの信号が入力されるときに前記入力部
    用の第１導電型トランジスタと前記第３のノードとの間
    の電流経路を遮断し、前記第１のレベルの信号の入力が
    停止されるときに、前記入力部用の第１導電型トランジ
    スタと前記第３のノードとの間を導通させ、 前記入力部用の第２電流遮断手段は、 前記第１のレベルの信号の入力が停止されるときに、前
    記入力部用の第２導電型トランジスタと前記第３のノー
    ドとの間の電流経路を遮断し、前記第１のレベルの信号
    が入力されるときに、前記入力第用の第２導電型トラン
    ジスタと前記第３のノードとの間を導通させ、 前記出力部は、 その一方電極が前記第１のノードに接続される出力部用
    の第１導電型トランジスタと、 その一方電極が前記第２のノードに接続され、前記第１
    のレベルの信号を反転した信号を、その制御電極に受け
    る出力部用の第２導電型トランジスタと、 前記出力部用の第１導電型トランジスタの他方電極と第
    ４のノードとの間に接続される出力部用の第１電流遮断
    手段と、 前記出力部用の第２導電型トランジスタの他方電極と前
    記第４のノードとの間に接続される出力部用の第２電流
    遮断手段とを含み、 前記出力部用の第１電流遮断手段は、 前記第１のレベルの信号の入力が停止されるときに前記
    出力部用の第１導電型トランジスタと前記第４のノード
    との間の電流経路を遮断し、前記第１のレベルの信号が
    入力されるときに、前記出力部用の第１導電型トランジ
    スタと前記第４のノードとの間を導通させ、 前記出力部用の第２電流遮断手段は、 前記第１のレベルの信号が入力されるときに、前記出力
    部用の第２導電型トランジスタと前記第４のノードとの
    間の電流経路を遮断し、前記第１のレベルの信号の入力
    が停止されるときに、前記出力部用の第２導電型トラン
    ジスタと前記第４のノードとの間を導通させ、 前記入力部用の第１導電型トランジスタの制御電極は、
    前記第４のノードに接続され、 前記出力部用の第１導電型トランジスタの制御電極は、
    前記第３のノードに接続され、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応じて、電荷を断続的に出力するポ
    ンプ手段をさらに備え、 前記ポンプ手段の出力ノードである第５のノードは、断
    続的に出力される前記電荷により、内部電位としての前
    記第２のレベルの電位にされ、 前記第１のノードと前記第５のノードとが接続され、 前記ポンプ手段は、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応答して、その電位が変化する第６
    のノードに、その制御電極が接続される電荷伝達トラン
    ジスタを含み、 前記電荷伝達トランジスタは、前記第６のノードの電位
    が、前記第２のレベルの信号の出力に応じた第４のレベ
    ルになったときにオンし、前記電荷を前記第５のノード
    に出力し、 前記第４のレベルの電位と前記第２のレベルの電位との
    電位差の絶対値は、前記電荷伝達トランジスタのしきい
    値電圧の絶対値より大きい、内部電位発生回路。
  17. 【請求項１７】 前記ポンプ手段は、 前記レベル変換手段からパルスとして出力される前記第
    ２のレベルの信号に応答して、その電位が変化する前記
    第６のノードの電位の変化の絶対値が、所定値よりも小
    さく変化するように、前記第６のノードの電位を決定す
    る電位決定手段を含む、請求項１５または１６に記載の
    内部電位発生回路。
  18. 【請求項１８】 前記電位決定手段は、 前記第５のノードと前記第６のノードとの間に直列に接
    続される少なくとも１つのトランジスタであり、前記少
    なくとも１つのトランジスタはダイオード接続される、
    請求項１７に記載の内部電位発生回路。
  19. 【請求項１９】 前記ポンプ手段は、 その一方電極が、前記レベル変換手段からパルスとして
    出力される前記第２のレベルの信号に応答して、その電
    位が変化する第６のノードに接続されるトランジスタを
    含み、 前記トランジスタは、 前記第６のノードに接続された前記一方の電極に前記第
    ４のレベルの電位が繰返し印加されても破壊されない、
    請求項１５または１６に記載の内部電位発生回路。
  20. 【請求項２０】 前記トランジスタにおいては、 異方性エッチングを経て、その制御電極の側壁に絶縁膜
    を形成し、その絶縁膜に覆われていない不純物を含む領
    域の表面上にレジストを形成し、前記不純物を含む領域
    の濃度より高い前記不純物を、前記レジストが形成され
    ていない、前記不純物を含む領域に注入することによ
    り、前記不純物を含む領域に濃度の高い部分が作られ
    る、請求項１３、１４、１８または１９のいずれか１項
    に記載の内部電位発生回路。
  21. 【請求項２１】 前記ポンプ手段は、 チャージポンプを行なう少なくとも１つのキャパシタ
    と、 少なくとも１つのノードを所定の電位に固定する少なく
    とも１つの電位固定ＭＯＳトランジスタとを含み、 前記キャパシタはＭＯＳトランジスタであり、 前記キャパシタ、前記電位固定ＭＯＳトランジスタまた
    は前記電荷伝達トランジスタは、 ウェルを形成することなく、半導体基板上に直接、第１
    電極および第２電極が形成される、請求項１０、１１、
    １５または１６のいずれか１項に記載の内部電位発生回
    路。
  22. 【請求項２２】 前記ポンプ手段は、チャージポンプを
    行なうキャパシタを含み、 前記キャパシタは、ディプリーショントランジスタであ
    る、請求項１０、１１、１５または１６のいずれか１項
    に記載の内部電位発生回路。
  23. 【請求項２３】 前記ディプリーショントランジスタ
    は、ウェルを形成することなく、半導体基板上に直接、
    第１および第２電極が形成される、請求項２２に記載の
    内部電位発生回路。
  24. 【請求項２４】 第１のノードに第１の内部電位を出力
    する第１の内部電位発生手段と、 前記第１のノードに第２の内部電位を出力する第２の内
    部電位発生手段と、 前記第１の内部電位発生手段を駆動させるための第１の
    駆動信号をパルスとして発生する第１の駆動信号発生手
    段と、 前記第２の内部電位発生手段を駆動させるための第２の
    駆動信号をパルスとして発生する第２の駆動信号発生手
    段と、 前記第２の駆動信号発生手段を制御する制御信号を発生
    する制御信号発生手段とを備え、 前記第２の駆動信号発生手段は、 前記制御信号に応じて、前記第２の駆動信号の発生を制
    御する、内部電位発生ユニット。
  25. 【請求項２５】 第１のノードに第１の内部電位を出力
    する第１の内部電位発生手段と、 前記第１のノードに第２の内部電位を出力する第２の内
    部電位発生手段と、 前記第１および第２の内部電位発生手段を駆動させるた
    めの駆動信号を発生する駆動信号発生手段と、 前記第２の内部電位発生手段への前記駆動信号の入力を
    制御する制御信号を発生することにより、前記第２の内
    部電位発生手段の駆動を制御する制御手段とを備える、
    内部電位発生ユニット。
  26. 【請求項２６】 第１のレベルの信号に応じて、第２の
    レベルの信号を出力するレベル変換回路であって、 前記第２のレベルの電位を供給する第１のノードと、第
    ３のレベルの電位を供給する第２のノードとの間に接続
    され、前記第１のレベルの信号が入力される入力部と、 前記第１のノードと、前記第２のノードとの間に接続さ
    れ、前記入力部に前記第１のレベルの信号が入力された
    ことに応じて、前記第２のレベルの信号を出力する出力
    部とを含み、 前記入力部は、 その一方電極が前記第１のノードに接続される入力部用
    の第１導電型トランジスタと、 その一方電極が前記第２のノードに接続され、前記第１
    のレベルの信号を、その制御電極に受ける入力部用の第
    ２導電型トランジスタと、 前記入力部用の第１導電型トランジスタの他方電極と第
    ３のノードとの間に接続される入力部用の第１電流遮断
    手段と、 前記入力部用の第２導電型トランジスタの他方電極と前
    記第３のノードとの間接続される入力部用の第２電流遮
    断手段とを含み、 前記入力部用の第１電流遮断手段は、 前記第１のレベルの信号が入力される前に前記入力部用
    の第１導電型トランジスタと前記第３のノードとの間の
    電流経路を遮断し、前記第１のレベルの信号の入力が停
    止される前に、前記入力部用の第１導電型トランジスタ
    と前記第３のノードとの間を導通させ、 前記入力部用の第２電流遮断手段は、 前記第１のレベルの信号の入力が停止される前に、前記
    入力部用の第２導電型トランジスタと前記第３のノード
    との間の電流経路を遮断し、前記第１のレベルの信号が
    入力される前に、前記入力部用の第２導電型トランジス
    タと前記第３のノードとの間を導通させ、 前記出力部は、 その一方電極が前記第１のノードとに接続される出力部
    用の第１導電型トランジスタと、 その一方電極が前記第２のノードに接続され、前記第１
    のレベルの信号を反転した信号を、その制御電極に受け
    る出力部用の第２導電型トランジスタと、 前記出力部用の第１導電型トランジスタの他方電極と第
    ４のノードとの間に接続される出力部用の第１電流遮断
    手段と、 前記出力部用の第２導電型トランジスタの他方電極と前
    記第４のノードとの間に接続される出力部用の第２電流
    遮断手段とを含み、 前記出力部用の第１電流遮断手段は、 前記第１のレベルの信号の入力が停止される前に前記出
    力部用の第１導電型トランジスタと前記第４のノードと
    の間の電流経路を遮断し、前記第１のレベルの信号が入
    力される前に、前記出力部用の第１導電型トランジスタ
    と前記第４のノードとの間を導通させ、 前記出力部用の第２電流遮断手段は、 前記第１のレベルの信号が入力される前に、前記出力部
    用の第２導電型トランジスタと前記第４のノードとの間
    の電流経路を遮断し、前記第１のレベルの信号の入力が
    停止される前に、前記出力部用の第２導電型トランジス
    タと前記第４のノードとの間を導通させ、 前記入力部用の第１導電型トランジスタの制御電極は、
    前記第４のノードに接続され、 前記出力部用の第１導電型トランジスタの制御電極は、
    前記第３のノードに接続される、レベル変換回路。
  27. 【請求項２７】 前記入力部の第１電流遮断手段および
    前記出力部用の第１電流遮断手段は、第１導電型トラン
    ジスタであり、その第１導電型トランジスタは、その制
    御電極に、第４のレベルの信号が入力されたときに、オ
    フになり、前記第４のレベルの信号の入力が停止された
    ときにオンになり、 前記入力部用の第２電流遮断手段および前記出力部用の
    第２電流遮断手段は、第２導電型トランジスタであり、
    その第２導電型トランジスタは、その制御電極に、前記
    第４のレベルの信号が入力されたときにオンになり、前
    記第４のレベルの信号の入力が停止されたときにオフに
    なり、 前記第４のレベルの信号は、前記第１のレベルの信号よ
    りも早いタイミングで入力または停止される、請求項２
    ６に記載のレベル変換回路。
  28. 【請求項２８】 第１のレベルの信号に応じて、第２の
    レベルの信号を出力するレベル変換回路であって、 前記第２のレベルの電位を供給する第１のノードと、第
    ３のレベルの電位を供給する第２のノードとの間に接続
    され、前記第１のレベルの信号が入力される入力部と、 前記第１のノードと、前記第２のノードとの間に接続さ
    れ、前記入力部に前記第１のレベルの信号が入力された
    ことに応じて、前記第２のレベルの信号を出力する出力
    部とを含み、 前記入力部は、 その一方電極が前記第１のノードに接続される入力部用
    の第１導電型トランジスタと、 その一方電極が前記第２のノードに接続され、前記第１
    のレベルの信号を、その制御電極に受ける入力部用の第
    ２導電型トランジスタと、 前記入力部用の第１導電型トランジスタの他方電極と第
    ３のノードとの間に接続される入力部用の第１電流遮断
    手段と、 前記入力部用の第２の導電型トランジスタの他方電極と
    前記第３のノードとの間に接続される入力部用の第２電
    流遮断手段とを含み、 前記入力部用の第１電流遮断手段は、 前記第１のレベルの信号が入力されるときに前記入力部
    用の第１導電型トランジスタと前記第３のノードとの間
    の電流経路を遮断し、前記第１のレベルの信号の入力が
    停止されるときに、前記入力部用の第１導電型トランジ
    スタと前記第３のノードとの間を導通させ、 前記入力部用の第２電流遮断手段は、 前記第１のレベルの信号の入力が停止されるときに、前
    記入力部用の第２導電型トランジスタと前記第３のノー
    ドとの間の電流経路を遮断し、前記第１のレベルの信号
    が入力されるときに、前記入力部用の第２導電型トラン
    ジスタと前記第３のノードとの間を導通させ、 前記出力部は、 その一方電極が前記第１のノードに接続される出力部用
    の第１導電型トランジスタと、 その一方電極が前記第２のノードに接続され、前記第１
    のレベルの信号を反転した信号を、その制御電極に受け
    る出力部用の第２導電型トランジスタと、 前記出力部用の第１導電型トランジスタの他方電極と第
    ４のノードとの間に接続される出力部用の第１電流遮断
    手段と、 前記出力部用の第２導電型トランジスタの他方電極と前
    記第４のノードとの間に接続される出力部用の第２電流
    遮断手段とを含み、 前記出力部用の第１電流遮断手段は、 前記第１のレベルの信号の入力が停止されるときに前記
    出力部用の第１導電型トランジスタと前記第４のノード
    との間の電流経路を遮断し、前記第１のレベルの信号が
    入力されるときに、前記出力部用の第１導電型トランジ
    スタと前記第４のノードとの間を導通させ、 前記出力部用の第２電流遮断手段は、 前記第１のレベルの信号が入力されるときに、前記出力
    部用の第２導電型トランジスタと前記第４のノードとの
    間の電流経路を遮断し、前記第１のレベルの信号の入力
    が停止されるときに、前記出力部用の第２導電型トラン
    ジスタと前記第４のノードとの間を導通させ、 前記入力部用の第１導電型トランジスタの制御電極は前
    記第４のノードとに接続され、 前記出力部用の第１導電型トランジスタの制御電極は、
    前記第３のノードに接続される、レベル変換回路。
  29. 【請求項２９】 前記入力部用の第１電流遮断手段およ
    び前記出力部用の第１電流遮断手段は、 第１導電型トランジスタであり、その第１導電型トラン
    ジスタは、その制御電極に第４のレベルの信号が入力さ
    れたときにオフになり、前記第４のレベルの信号が停止
    されたときにオンになり、 前記入力部用の第２電流遮断手段および前記出力部用の
    第２電流遮断手段は、第２導電型トランジスタであり、
    その第２導電型トランジスタは、その制御電極に、前記
    第４のレベルの信号が入力されたときにオンになり、前
    記第４のレベルの信号の入力が停止されたときにオフに
    なり、 前記第４のレベルの信号は、前記第１のレベルの信号と
    同じタイミングで、入力または停止される、請求項２８
    に記載のレベル変換回路。
  30. 【請求項３０】 第１のトランジスタと、 第２のトランジスタとを備え、 前記第１のトランジスタは、 制御電極と、 第１電極と、 第２電極とを含み、 前記第１電極は、 第１不純物領域と、 前記第２電極側に設けられ、前記第１不純物領域より低
    い濃度を有する第２不純物領域とを含み、 前記第２不純物領域の、前記制御電極長方向の長さは、
    前記制御電極の側壁に異方性エッチングを経て形成され
    た絶縁膜の前記制御電極長方向の長さによって決定さ
    れ、 前記第２のトランジスタは、 制御電極と、 第１電極と、 第２電極とを含み、 前記第２電極は、 第１不純物領域と、 前記第２電極側に設けられ、前記第１不純物領域より低
    い濃度を有する第２不純物領域とを含み、 前記第２のトランジスタの前記第２不純物領域の、前記
    制御電極長方向の長さは、前記第１のトランジスタの前
    記第２不純物領域の、前記制御電極長方向の長さより長
    い、半導体装置。
  31. 【請求項３１】 外部信号に応答して動作を開始し、基
    板電位を発生する基板電位発生手段と、 内部信号に応答して動作を開始し、昇圧電位を発生する
    昇圧電位発生手段と、 前記外部信号の入力より遅いタイミングで前記内部信号
    を発生する内部信号発生手段とを備える、半導体装置。
  32. 【請求項３２】 前記外部信号は、外部電源電位であ
    り、前記内部信号は、内部電源電位であり、前記内部信
    号発生手段は、前記外部電源電位に基づき、前記内部電
    源電位を発生する内部電源電位発生手段である、請求項
    ３１に記載の半導体装置。
  33. 【請求項３３】 半導体基板に形成された制御電極およ
    び不純物を含む領域の表面上に絶縁膜を形成するステッ
    プと、 異方性エッチングして、前記制御電極の側壁に、前記絶
    縁膜を残すステップと、 前記側壁の絶縁膜に覆われていない前記不純物を含む領
    域の表面上に、レジストを形成するステップと、 前記不純物を含む領域より濃度の高い前記不純物を、前
    記レジストが形成されていない前記不純物を含む領域に
    注入し、前記不純物を含む領域に濃度の高い部分を形成
    するステップとを含む、トランジスタ製造方法。
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