JPH0157533B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、基板に半導体整流回路を形成する際
に該半導体整流回路に形成されてしまう接合ダイ
オードによる不具合を除去しうる基板電圧発生回
路に関する。

従来、NMOS電界効果トランジスタ回路にPN
接合分離を施してこの種回路の誤動作を防止すべ
く基板に所定値の負バイアス電圧を与えている。
この電圧を発生する回路として、第１図に示す如
き基板電圧発生回路がある。

この回路は発振回路１の出力信号によつてプツ
シユプルバツフア回路Q₁，Q₂によつてコンデン
サ２の一方の電極電位を正方向へ、そして負方向
への駆動してコンデンサ２の他方の電極（図に関
して右側）の電位を交流的平均電位を負方向に保
ち、この平均的負電位を半導体整流回路Q₃，Q₄
にて整流して該回路の出力即ち該出力が接続され
る基板電位を負に維持してNMOS電界効果トラ
ンジスタ回路のPN分離を生ぜしめている。

このような分離を行えば、上述の誤動作を防げ
る外、接合容量の減少が得られ動作速度の向上と
なるばかりでなく、入力ノイズに対する耐性が増
し、フイールドVthを引き上げ得るという効果も
得られる。

しかし、半導体整流回路例えばエンフアンスメ
ント型Ｎチヤンネル電界効果トランジスタQ₃，
Q₄を半導体基板に形成すると、不可避的にトラ
ンジスタQ₃のドレイからソースに向けて単方向
性である接合ダイオードQ₅がトランジスタQ₃と
並列に形成されてしまう。

そうすると、コンデンサ２の上述した一方の電
極（図に関して左側）の電圧を負方向に駆動しよ
うとする際にトランジスタQ₃に流れる電流によ
つて通常、トランジスタQ₃のスレツシユホール
ド電圧より順方向電圧の大きい接合ダイオード
Q₅にも電流が流れるに至る。

これを基板断面図を用いて説明する。

第２図は、トランジスタQ₃，Q₄から成る整流
回路の断面図である。

Ｐ型基板１には、フイールド絶縁膜２によつて
囲まれた領域にゲート絶縁膜３を介してゲート電
極４，５が設けられ、又基板１中のN⁺領域１０，
１１，１２と共に夫々整流回路を構成するトラン
ジスタQ₃，Q₄を構成する。

尚、６はリン硅酸ガラス膜であり、７，８，９
はアルミニウム配線であり、配線９は図示しない
領域で基板１に接続される。

図から明らかなように、Ｐ型基板１とトランジ
スタQ₃のソース領域であるN⁺領域１１によつて
寄生接合ダイオードQ₅が形成される。

ここでソース領域１１の電位が基板電位に対し
て接合ダイオードQ₅の順方向通電開始電圧以上
に低下すると、接合ダイオードQ₅はオンして基
板１からソース領域１１に対して順方向電流が流
れる。

この際に、ソース領域１１は不純物濃度が高い
ので、高効率で電子が基板１に注入される。

基板に注入された少数キヤリアである電子は、
近傍にあるダイナミツク回路の例えば高電位部分
に入り込んで、電位を低下させ回路の誤動作を引
き起こす。

本発明は上述のような従来回路の欠点に着目し
てこれを解決すべく創案されたもので、その目的
は上述したような接合ダイオードに流れる電流を
上述のような本来の機能を喪失せしめ得ないレベ
ルに制限し、たとえ接合ダイオードが形成された
としてもその本来の機能を維持し得る基板電圧発
生回路を提供することにある。

本発明の目的は、基板に形成されたトランジス
タ回路のための基板電圧を発生するための回路に
おいて、発振回路の出力を発生するための回路に
おいて、発振回路の出力を受けて蓄電素子の一方
の電極の正方向への駆動を制御する正方向駆動回
路と、前記一方の電極と基準電位との間に接続さ
れ、前記発振回路の出力を受けて前記蓄電素子の
負方向への駆動を制御する負方向駆動回路と、前
記蓄電素子の他方の電極と前記基板との間にソー
ス、ドレイン間が接続されたMOS型トランジス
タを含む半導体整流回路と、前記負方向駆動回路
内に接続され、前記蓄電素子の負方向への駆動に
よる前記他方の電極の電位の下降を制限する負方
向駆動電流制限回路とを具備し、前記MOS型ト
ランジスタのしきい値電圧の大きさは、前記基板
と前記MOS型トランジスタの拡散領域間に寄生
的に形成される接合ダイオードの順方向電圧の大
きさよりも小さく、前記負方向駆動電流制限回路
で前記蓄電素子の他方の電極電位の下降を制限す
ることで、前記MOS型トランジスタの拡散領域
から前記基板への少数キヤリアの注入を抑圧する
ことで達成される。

以下、添付図面を参照して本発明の一実施例を
説明する。

第３図は本発明の基板電圧発生回路１０を示
す。１１は発振回路で、発振回路１１の出力は正
方向駆動回路１２の制御入力へ接続されている。
正方向駆動回路１２は蓄電素子（例えば、コンデ
ンサ）１３の一方の電極に接続され、該電極には
また、負方向駆動回路１４が接続されている。負
方向駆動回路１４の制御入力は発振回路１１の出
力へ接続されると共に負方向駆動回路１４には負
方向駆動電流制限回路１５が設けられている。コ
ンデンサ１３の他方の電極に半導体整流回路１６
が接続されるが、この回路は半導体基板に形成さ
れるものである。そして、Q₅は接合ダイオード
で、これは整流回路が半導体基板に形成される際
に整流回路１６の出力が接続される基板から整流
回路１６が接続される上記他方の電極へ向けて単
方向性に形成されるものである。

このように構成される基板電圧発生回路１０の
正方向駆動回路１２は例えば、ゲートが発振回路
１１の出力に接続され、ドレインが電流Ｖc.c.に接
続されソースがコンデンサ１３の一方の電極に接
続されて構成されている。

また、負方向駆動回路１４はゲートが発振回路
１１の出力に接続されたエンフアンスメント型Ｎ
チヤンネル電果効果トランジスタQ₆のドレイン
を負方向駆動電流制限回路１０（例えば、定電流
回路）を経てエンフアンスメント型Ｎチヤンネル
電界効果トランジスタQ₂のゲートに接続され、
該トランジスタQ₂のドレインはコンデンサ１３
の一方の電極に接続され、トランジスタQ₂のソ
ースは基準電位例えばアース電位に接続されて構
成されている。尚、トランジスタQ₆のソースも
基準電位に接続されている。

定電流回路１５はゲート及びソースがトランジ
スタQ₂のゲートへ接続され、ドレインが電源Ｖ
c.c.に接続されたデイプリーシヨン形Ｎチヤンネル
電界効果トランジスタQ₇と、ゲート及びドレイ
ンがトランジスタQ₂のゲートに接続され、ソー
スが基準電位に接続されたエンフアンスメント形
Ｎチヤンネル電界効果トランジスタQ₈とにより
その基本構成がなつており、必要に応じてトラン
ジスタQ₂のゲートとトランジスタQ₈のドレイン
との間にエンフアンスメント型Ｎチヤンネル電界
効果トランジスタQ₉が介設されそのゲートはコ
ンデンサ１３の一方の電極に接続される。トラン
ジスタQ₇のソースからトランジスタQ₈のドレイ
ンへの接続部を便宜上、定電流電部と称する。

ここで、回路１５が定電流回路として動作する
理由を説明する。

トランジスタQ₇はデイプリーシヨン形である
ので、ドレイン・ソース間電圧V_DSがある程度以
上大きければ、そこに流れるドレイン電流Idはほ
ぼ一定である。

また、トランジスタQ₈とQ₂は、いねゆるカレ
ント・ミラー回路を構成しており、トランジスタ
Q₇を流れる電流をI_Q7、トランジスタQ₂を流れる
電流をI_Q2、トランジスタQ₈のβをβ_Q8、トランジ
スタQ₂のβをβ_Q2とすると、 I_Q2＝I_Q7．β_Q2／β_Q8 となる。

トランジスタQ₉のβは充分であり、しかもそ
のゲート電圧がある程度高くしておくことによ
り、上記の通りI_Q7が一定であり、β_Q2、β_Q8も共に
一定であるので、電流I_Q2は一定である。従つて
回路１５は定電流回路を構成する。

整流回路１６はエンフアンスメント型Ｎチヤン
ネルMOS電界効果トランジスタQ₃，Q₄が直列に
基板と基準電位との間に接続され、これらトラン
ジスタのゲートはそれぞれのドレインに接続され
て構成されている。

以上の如く構成される本発明回路の動作を従来
回路の動作と対比して説明する。

第４図は、ａが回路各部の電位波形を示し、ｂ
が基板への電子の注入量を示す図である。

ａにおいて、破線V₁は発振回路１の出力電位、
一点鎖線V₂はコンデンサ２の左側の電極電位、
実線V_Eはコンデンサ２の右側の電極電位を示す。

発振回路１の出力電位V₁が立下がるとV₂，V_E
共に、これに伴なつて立下るが、第１図の従来回
路において例えば常温より低い温度下になつた場
合には特に顕著になるが、トランジスタQ₂のβ
が大きくなり、電荷はトランジスタQ₂から放出
されるので、コンデンサ２の右側の電極電位V_E
は大きく低下し、そのピークは基板電位V_bbに対
してV_tQ3＋△Ｖだけ低い値となる。ここでV_tQ3は
トランジスタQ₃の閾値電圧である。ある時間後
はV_bbよりV_tQ3だけ低い電位に落ち着く。

従つてV_Eが立下つた直後の値はV_bbから接合ダ
イオードQ₅の順方向電圧V_DFだけ下つた値よりも
さらに低い値となる期間がある。

この期間中に接合ダイオードQ₅はオンして前
記の通り基板に対してｂに示す通り電子が流入さ
れて回路の誤動作を引き起こす。

本発明の回路は、V_Eが、その立下り直後にお
いて大きく立下らないようにするものである。

第３図の回路において、定電流回路１５のトラ
ンジスタQ₂を流れる電流はトランジスタQ₇とト
ランジスタQ₂，Q₈のβとによつて決められるの
で、これらの値を選択することによりトランジス
タQ₂から放出される電荷を一定範囲内に抑え、
電位V_Eを大きく低下させないようにすることが
できる。

この様子を第５図に示す。

第５図は、第３図の回路における各部の電位波
形を示すもので、第４図ａに対応するものであ
る。

上記の様にしてV_Eの立下り直後の値は基板電
位V_bbからV_DFだけ低い値よりも高い値、即ちV_bb
からV_tQ3＋△V′だけ下つた値に抑えることができ
る。

従つて接合ダイオードQ₅はオンすることはな
く、基板への電子の注入を抑えることができる。

また、トランジスタQ₉は負方向への駆動終了
に近いところでトランジスタQ₂のゲート電位を
上昇させてトランジスタQ₂の導電度を高めて負
方向への駆動を急峻にさせ働きを有する。

上記実施例においては、負方向駆動電流制限回
路を、トランジスタQ₇，Q₈から成る定電流回路
で構成した場合について説明したが、トランジス
タQ₂のゲートにかかる電圧を、その導通度を上
述た如き値に、保ち得る回路であるなら、その回
路構成には制限はない。また、本発明回路のその
他の各部トランジスタは上述した形式以外のトラ
ンジスタを用い得ることは云うまでもない。

以上の説明から明らかなように本発明によれ
ば、その負方向駆動回路によりコンデンサ１３の
一方の電極電位を負方向に駆動する際の電流を、
整流回路の形成時に形成される接合ダイオードに
は電流を通電せしめ得ない値に制限し、該接合ダ
イオードが形成されてしまうことから生ずる不具
合を除去し得る。従つて、半導体整流回路を基板
に形成する際に接合ダイオードの形成に対するど
のような配慮も必要でなくなる。また、本発明回
路においても、第１図に示す回路が有するメリツ
トを失うことなく、亨受しうる。

【図面の簡単な説明】

第１図は、従来の基板電圧発生回路図、第２図
は、整流回路部分の基板断面図、第３図は、本発
明の一実施例を示す図、第４図は、従来回路にお
ける電位波形図、第５図は、本発明回路における
電位波形図である。 図中、１１は発振回路、１２は正方向駆動回
路、１３はコンデンサ、１６は半導体整流回路、
１４は負方向駆動回路、１５は負方向駆動電流制
御回路、Q₅は接合ダイオードである。

Claims (1)

1. 【特許請求の範囲】 １ 基板に形成されたトランジスタ回路のための
   基板電圧を発生するための回路において、 発振回路の出力を受けて蓄電素子の一方の電極
   の正方向への駆動を制御する正方向駆動回路と、 前記一方の電極と基準電位との間に接続され、
   前記発振回路の出力を受けて前記蓄電素子の負方
   向への駆動を制御する負方向駆動回路と、 前記蓄電素子の他方の電極と前記基板との間に
   ソース、ドレイン間が接続されたMOS型トラン
   ジスタを含む半導体整流回路と、 前記負方向駆動回路内に接続され、前記蓄電素
   子の負方向への駆動による前記他方の電極の電位
   の下降を制限する負方向駆動電流制限回路とを具
   備し、 前記MOS型トランジスタのしきい値電圧の大
   きさは、前記基板と前記MOS型トランジスタの
   拡散領域間に寄生的に形成される接合ダイオード
   の順方向電圧の大きさよりも小さく、 前記負方向駆動電流制限回路で前記蓄電素子の
   他方の電極電位の下降を制限することで、前記
   MOS型トランジスタの拡散領域から前記基板へ
   の少数キヤリアの注入を抑圧することを特徴とす
   る基板電圧発生回路。 ２ 上記負方向駆動電流制限回路を定電流回路と
   したことを特徴とする特許請求の範囲第１項記載
   の基板電圧発生回路。 ３ 上記負方向駆動回路を上記発振回路の出力へ
   接続された反転回路と、該反転回路の出力にゲー
   トを接続しドレインを上記一方の電極に接続し、
   ソースを上記基準電位に接続したMOS電界効果
   トランジスタとで形成し、該MOS電界効果トラ
   ンジスタのゲートに上記定電流回路の定電流通電
   部を接続したことを特徴とする特許請求の範囲第
   ２項記載の基板電圧発生回路。