JP2694808B2 - ソリッドステートリレー - Google Patents
ソリッドステートリレーInfo
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- JP2694808B2 JP2694808B2 JP6294843A JP29484394A JP2694808B2 JP 2694808 B2 JP2694808 B2 JP 2694808B2 JP 6294843 A JP6294843 A JP 6294843A JP 29484394 A JP29484394 A JP 29484394A JP 2694808 B2 JP2694808 B2 JP 2694808B2
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Description
【０００１】
【産業上の利用分野】本発明はソリッドステートリレー
に関し、特に光結合構造を有すると共に、出力素子に電
界効果トランジスタを用いるソリッドステートリレーに
関する。
に関し、特に光結合構造を有すると共に、出力素子に電
界効果トランジスタを用いるソリッドステートリレーに
関する。
【０００２】
【従来の技術】従来、かかる光結合構造を有し、出力素
子に電界効果トランジスタを用いるソリッドステートリ
レーは、その電界効果トランジスタの動作を制御するた
めに各種の回路が用いられている。
子に電界効果トランジスタを用いるソリッドステートリ
レーは、その電界効果トランジスタの動作を制御するた
めに各種の回路が用いられている。
【０００３】図１３は従来の一例を示すソリッドステー
トリレーの回路図である。図１３に示すように、このリ
ソッドステートリレー回路は、特開昭６３−２４２２号
公報にも記載されているように、入力端子１，２間に接
続された発光ダイオード３と、この発光ダイオード３に
対し光結合され且つ光起電力ダイオード１０からなる光
起電力ダイオードアレイ４と、リレーの出力端子７，８
間を開閉するスイッチング素子としての電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴと称す）６と、このＭＯＳ
ＦＥＴ６のオン・オフ動作を制御するためのサイリスタ
５と、ダイオード２７，２８とで構成される。また、サ
イリスタ５には各電極５ａ〜５ｄを備え、ＭＯＳＦＥＴ
６にもゲート，ソースおよびドレインの各電極６ａ〜６
ｃを備えている。
トリレーの回路図である。図１３に示すように、このリ
ソッドステートリレー回路は、特開昭６３−２４２２号
公報にも記載されているように、入力端子１，２間に接
続された発光ダイオード３と、この発光ダイオード３に
対し光結合され且つ光起電力ダイオード１０からなる光
起電力ダイオードアレイ４と、リレーの出力端子７，８
間を開閉するスイッチング素子としての電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴと称す）６と、このＭＯＳ
ＦＥＴ６のオン・オフ動作を制御するためのサイリスタ
５と、ダイオード２７，２８とで構成される。また、サ
イリスタ５には各電極５ａ〜５ｄを備え、ＭＯＳＦＥＴ
６にもゲート，ソースおよびドレインの各電極６ａ〜６
ｃを備えている。
【０００４】次に、このソリッドステートリレーの動作
について説明する。まず、入力端子１，２間に入力信号
が入力されると、発光ダイオード３が発光し、この光を
受光した光起電力ダイオードアレイ４において光起電力
が発生する。この光起電力はダイオード２７，２８を介
してＭＯＳＦＥＴ６のゲート６ａおよびソース６ｂ間に
印加され、ＭＯＳＦＥＴ６のゲート寄生容量を充電す
る。ここで、ＭＯＳＦＥＴ６のゲート電極６ａの電位
が、しきい値電圧（以下、Ｖthと称す）を越えると、Ｍ
ＯＳＦＥＴ６のドレイン６ｃおよびソース６ｂ間が非導
通状態から導通状態へ遷移し、最終的にソリッドステー
トリレーはオン状態となる。この時、ダイオード２７，
２８において順方向の電圧降下を生じることから、サイ
リスタ５のＮ極ゲート５ｃ，Ｐ極ゲート５ｄは各々逆バ
イアス状態となる。すなわち、サイリスタ５は強制的に
オフ状態となり、しかもこのサイリスタ５の誤動作の可
能性は極めて低くいことから、ソリッドステートリレー
は安定したオン状態を維持する。
について説明する。まず、入力端子１，２間に入力信号
が入力されると、発光ダイオード３が発光し、この光を
受光した光起電力ダイオードアレイ４において光起電力
が発生する。この光起電力はダイオード２７，２８を介
してＭＯＳＦＥＴ６のゲート６ａおよびソース６ｂ間に
印加され、ＭＯＳＦＥＴ６のゲート寄生容量を充電す
る。ここで、ＭＯＳＦＥＴ６のゲート電極６ａの電位
が、しきい値電圧（以下、Ｖthと称す）を越えると、Ｍ
ＯＳＦＥＴ６のドレイン６ｃおよびソース６ｂ間が非導
通状態から導通状態へ遷移し、最終的にソリッドステー
トリレーはオン状態となる。この時、ダイオード２７，
２８において順方向の電圧降下を生じることから、サイ
リスタ５のＮ極ゲート５ｃ，Ｐ極ゲート５ｄは各々逆バ
イアス状態となる。すなわち、サイリスタ５は強制的に
オフ状態となり、しかもこのサイリスタ５の誤動作の可
能性は極めて低くいことから、ソリッドステートリレー
は安定したオン状態を維持する。
【０００５】次に、入力電流が無くなると、発光ダイオ
ード３が消灯するので、光起電力ダイオードアレイ４で
の自己放電により光起電力ダイオードアレイ４のアノー
ド部４ａおよびカソード部４ｂ間の光起電圧（以下、Ｖ
0 と称す）は徐々に低下していく。この状態において、
かかるＶ0 とＭＯＳＦＥＴ６のゲート電極６ａの電位差
が約０．６Ｖになると、サイリスタ５のアノード電極５
ａ，Ｎ極ゲート電極５ｃの各々が順バイアスになり、サ
イリスタ５はオン状態となる。その後、サイリスタ５の
自己増幅作用によりＭＯＳＦＥＴ６のゲート寄生容量に
蓄積されていた電荷が急速に放電され、ソリッドステー
トリレーは速やかにオフ状態となる。
ード３が消灯するので、光起電力ダイオードアレイ４で
の自己放電により光起電力ダイオードアレイ４のアノー
ド部４ａおよびカソード部４ｂ間の光起電圧（以下、Ｖ
0 と称す）は徐々に低下していく。この状態において、
かかるＶ0 とＭＯＳＦＥＴ６のゲート電極６ａの電位差
が約０．６Ｖになると、サイリスタ５のアノード電極５
ａ，Ｎ極ゲート電極５ｃの各々が順バイアスになり、サ
イリスタ５はオン状態となる。その後、サイリスタ５の
自己増幅作用によりＭＯＳＦＥＴ６のゲート寄生容量に
蓄積されていた電荷が急速に放電され、ソリッドステー
トリレーは速やかにオフ状態となる。
【０００６】図１４は従来の他の例を示すソリッドステ
ートリレーの回路図である。このソリッドステートリレ
ーは、特願平４−３９８１３号にもあるように、発光ダ
イオード３，光起電力ダイオードアレイ４，ＭＯＳＦＥ
Ｔ６に加え、このＭＯＳＦＥＴ６の動作を制御するため
の制御部としてのサイリスタ５と発光ダイオード３に光
結合されたフォトトランジスタ２９，３０とを有する。
ートリレーの回路図である。このソリッドステートリレ
ーは、特願平４−３９８１３号にもあるように、発光ダ
イオード３，光起電力ダイオードアレイ４，ＭＯＳＦＥ
Ｔ６に加え、このＭＯＳＦＥＴ６の動作を制御するため
の制御部としてのサイリスタ５と発光ダイオード３に光
結合されたフォトトランジスタ２９，３０とを有する。
【０００７】かかるソリッドステートリレーは、前述し
た図１３の従来例と同様の動作特性を示すが、以下のよ
うな相違点がある。
た図１３の従来例と同様の動作特性を示すが、以下のよ
うな相違点がある。
【０００８】まず、ソリッドステートリレーがオンする
時に、図１３のソリッドステートリレーではダイオード
２７，２８の電圧降下によりサイリスタ５のＮ極ゲート
５ｃ，Ｐ極ゲート５ｄに逆バイアスが印加され、これに
よりサイリスタ５のオフ状態を維持している。これに対
し、図１４のソリッドステートリレーは、発光ダイオー
ド３からの光を受光したフォトトランジスタ２９，３０
がオン状態になると、サイリスタ５のアノード電極５ａ
とＮ極ゲート５ｃ並びにカソード電極５ｂとＰ極ゲート
５ｄの各々が等電位となり、結果としてサイリスタ５が
オフ状態を維持する。
時に、図１３のソリッドステートリレーではダイオード
２７，２８の電圧降下によりサイリスタ５のＮ極ゲート
５ｃ，Ｐ極ゲート５ｄに逆バイアスが印加され、これに
よりサイリスタ５のオフ状態を維持している。これに対
し、図１４のソリッドステートリレーは、発光ダイオー
ド３からの光を受光したフォトトランジスタ２９，３０
がオン状態になると、サイリスタ５のアノード電極５ａ
とＮ極ゲート５ｃ並びにカソード電極５ｂとＰ極ゲート
５ｄの各々が等電位となり、結果としてサイリスタ５が
オフ状態を維持する。
【０００９】次に、ソリッドステートリレーがオフする
時、図１３のソリッドステートリレーはＭＯＳＦＥＴ６
のゲートに蓄積されていた電荷をサイリスタ５の各ゲー
ト電極を介して流すことにより、サイリスタ５をオン状
態にした。これに対し、図１４のリレーでは、発光ダイ
オード３が消灯すると、内部キャリアの自然消滅により
フォトトランジスタ２９，３０をオフ状態にするので、
サイリスタ５の各ゲートは高インピーダンス状態（サイ
リスタ５の動作感度が高い状態）となり、光起電力ダイ
オードアレイ４とＭＯＳＦＥＴ６のゲート電極６ａの電
位差に関係無くサイリスタ５がオンする。
時、図１３のソリッドステートリレーはＭＯＳＦＥＴ６
のゲートに蓄積されていた電荷をサイリスタ５の各ゲー
ト電極を介して流すことにより、サイリスタ５をオン状
態にした。これに対し、図１４のリレーでは、発光ダイ
オード３が消灯すると、内部キャリアの自然消滅により
フォトトランジスタ２９，３０をオフ状態にするので、
サイリスタ５の各ゲートは高インピーダンス状態（サイ
リスタ５の動作感度が高い状態）となり、光起電力ダイ
オードアレイ４とＭＯＳＦＥＴ６のゲート電極６ａの電
位差に関係無くサイリスタ５がオンする。
【００１０】また、かかるソリッドステートリレーにお
いて、図１３で示した従来例と同じ段数の光起電力ダイ
オードアレイ４を用いた場合には、光起電流が流れる経
路上にダイオード２７，２８が無いため、光起電力ダイ
オードアレイ４で発生した光起電圧をほとんどロスする
ことなくＭＯＳＦＥＴ６のゲート６ａおよびソース６ｂ
間に印加することができるという利点がある。
いて、図１３で示した従来例と同じ段数の光起電力ダイ
オードアレイ４を用いた場合には、光起電流が流れる経
路上にダイオード２７，２８が無いため、光起電力ダイ
オードアレイ４で発生した光起電圧をほとんどロスする
ことなくＭＯＳＦＥＴ６のゲート６ａおよびソース６ｂ
間に印加することができるという利点がある。
【００１１】図１５は従来のまた別の例を示すソリッド
ステートリレーの回路図である。このソリッドステート
リレーは、特願平４−３３２６４２号にもあるように、
サイリスタ５のオン・オフ動作をより安定化させること
を目的に、図１４で示した従来例のサイリスタ５のゲー
ト間にゲートリーク素子３１（例えば、抵抗，ダイオー
ド）を接続した構成となっている。
ステートリレーの回路図である。このソリッドステート
リレーは、特願平４−３３２６４２号にもあるように、
サイリスタ５のオン・オフ動作をより安定化させること
を目的に、図１４で示した従来例のサイリスタ５のゲー
ト間にゲートリーク素子３１（例えば、抵抗，ダイオー
ド）を接続した構成となっている。
【００１２】かかるソリッドステートリレーも前述した
図１３，図１４のリレーと同様の動作特性を示すもので
あるが、このソリッドステートリレーがオフ動作する
時、すなわちサイリスタ５がオンする時に、ゲートリー
ク素子３１を介しＭＯＳＦＥＴ６のゲート寄生容量に蓄
積されていた電荷が流れるため、サイリスタ５のオン動
作が容易になる。従って、この例では図１３で示したリ
レーに比べ、オフ動作特性の安定性を向上させている。
図１３，図１４のリレーと同様の動作特性を示すもので
あるが、このソリッドステートリレーがオフ動作する
時、すなわちサイリスタ５がオンする時に、ゲートリー
ク素子３１を介しＭＯＳＦＥＴ６のゲート寄生容量に蓄
積されていた電荷が流れるため、サイリスタ５のオン動
作が容易になる。従って、この例では図１３で示したリ
レーに比べ、オフ動作特性の安定性を向上させている。
【００１３】
【発明が解決しようとする課題】上述した従来のソリッ
ドステートリレーは、以下の様な各種の欠点がある。
ドステートリレーは、以下の様な各種の欠点がある。
【００１４】まず、図１３の従来例において、入力信号
が数十μＡ程度の微少信号の時、即ち光起電力ダイオー
ドアレイでの光起電力の発生量が少ない時には、光起電
力ダイオードアレイの自己放電が遅延してしまい、ソリ
ッドステートリレーのターンオフ時間を大きくするとい
う欠点がある。
が数十μＡ程度の微少信号の時、即ち光起電力ダイオー
ドアレイでの光起電力の発生量が少ない時には、光起電
力ダイオードアレイの自己放電が遅延してしまい、ソリ
ッドステートリレーのターンオフ時間を大きくするとい
う欠点がある。
【００１５】また、光起電力ダイオードアレイとＭＯＳ
ＦＥＴのゲートおよびソース間で形成される経路、すな
わち光起電流が流れる経路上にダイオードを配置するた
め、ダイオードで発生した電圧降下分だけ光起電圧をロ
スしてしまうという欠点もある。例えば、図１３の従来
例では、約１．２Ｖのロスが生じる。
ＦＥＴのゲートおよびソース間で形成される経路、すな
わち光起電流が流れる経路上にダイオードを配置するた
め、ダイオードで発生した電圧降下分だけ光起電圧をロ
スしてしまうという欠点もある。例えば、図１３の従来
例では、約１．２Ｖのロスが生じる。
【００１６】次に、図１４の従来例は、上述のダイオー
ドでの電圧降下による問題を解消することを目的として
改良されたものであるが、ソリッドステートリレーのオ
フ動作時にフォトトランジスタのベースに蓄積された電
荷の放電が充分でない場合があり、オフ動作が不安定に
なるという問題がある。
ドでの電圧降下による問題を解消することを目的として
改良されたものであるが、ソリッドステートリレーのオ
フ動作時にフォトトランジスタのベースに蓄積された電
荷の放電が充分でない場合があり、オフ動作が不安定に
なるという問題がある。
【００１７】さらに、図１５の従来例は、上述のリレー
のオフ動作を安定化させる目的で改良されたものである
が、ゲートリーク素子を抵抗で形成した場合には数ＭΩ
〜数十ＭΩの高抵抗が必要となる。このため、その抵抗
を形成するための面積が大きくなり、これによりチップ
コスト（チップ面積の拡大化）が高くなるという問題が
ある。
のオフ動作を安定化させる目的で改良されたものである
が、ゲートリーク素子を抵抗で形成した場合には数ＭΩ
〜数十ＭΩの高抵抗が必要となる。このため、その抵抗
を形成するための面積が大きくなり、これによりチップ
コスト（チップ面積の拡大化）が高くなるという問題が
ある。
【００１８】また、かかるゲートリーク素子にダイオー
ドやトランジスタ等を用いた場合には、ダイオードやト
ランジスタ等のリーク量のコントロールが非常に難し
く、量産性に適していないという問題がある。
ドやトランジスタ等を用いた場合には、ダイオードやト
ランジスタ等のリーク量のコントロールが非常に難し
く、量産性に適していないという問題がある。
【００１９】本発明の第一の目的は、光起電力ダイオー
ドで発生した光起電力をロスすること無くＭＯＳＦＥＴ
のゲートに印加させるとともに、安定したオン・オフ動
作を実現することのできるソリッドステートリレーを提
供することにある。
ドで発生した光起電力をロスすること無くＭＯＳＦＥＴ
のゲートに印加させるとともに、安定したオン・オフ動
作を実現することのできるソリッドステートリレーを提
供することにある。
【００２０】また、本発明の第二の目的は、ＭＯＳＦＥ
Ｔのオン・オフ動作を制御する制御部を従来例（例え
ば、サイリスタ＋ダイオード×２ｐ、或はサイリスタ＋
フォトトランジスタ×２ｐ＋ゲートリーク素子）と同等
以下の面積で形成できるソリッドステートリレーを提供
することにある。
Ｔのオン・オフ動作を制御する制御部を従来例（例え
ば、サイリスタ＋ダイオード×２ｐ、或はサイリスタ＋
フォトトランジスタ×２ｐ＋ゲートリーク素子）と同等
以下の面積で形成できるソリッドステートリレーを提供
することにある。
【００２１】
【課題を解決するための手段】本発明のソリッドステー
トリレーは、入力信号により発光する半導体発光素子
と、前記半導体発光素子からの光を受光した光起電力を
発生する光起電力ダイオードアレイと、スイッチング素
子とし前記光起電力ダイオードアレイで発生した前記光
起電力により駆動される電界効果トランジスタと、前記
電界効果トランジスタの動作を制御するサイリスタ並び
にゲート制御用光起電力ダイオードアレイとを有して構
成される。
トリレーは、入力信号により発光する半導体発光素子
と、前記半導体発光素子からの光を受光した光起電力を
発生する光起電力ダイオードアレイと、スイッチング素
子とし前記光起電力ダイオードアレイで発生した前記光
起電力により駆動される電界効果トランジスタと、前記
電界効果トランジスタの動作を制御するサイリスタ並び
にゲート制御用光起電力ダイオードアレイとを有して構
成される。
【００２２】また本発明のソリッドステートリレーは、
入力信号により発光する半導体発光素子と、前記半導体
発光素子からの光を受光し光起電力を発生する光起電力
ダイオードアレイと、スイッチング素子として前記光起
電力ダイオードアレイで発生した前記光起電力により駆
動される電界効果トランジスタと、前記電界効果トラン
ジスタの動作を制御するサイリスタ並びにフォトトラン
ジスタと、前記フォトトランジスタの動作を制御する抵
抗とを有して構成される。
入力信号により発光する半導体発光素子と、前記半導体
発光素子からの光を受光し光起電力を発生する光起電力
ダイオードアレイと、スイッチング素子として前記光起
電力ダイオードアレイで発生した前記光起電力により駆
動される電界効果トランジスタと、前記電界効果トラン
ジスタの動作を制御するサイリスタ並びにフォトトラン
ジスタと、前記フォトトランジスタの動作を制御する抵
抗とを有して構成される。
【００２３】
【作用】本発明のソリッドステートリレーにおいては、
半導体発光素子の発光の有無により光起電力を発生し、
サイリスタの動作を制御するゲート制御用光起電力ダイ
オードアレイが設けられている。かかるソリッドステー
トリレーは、ＭＯＳＦＥＴと、このＭＯＳＦＥＴを駆動
する光起電力ダイオードアレイとで形成した光起電流が
流れる経路上にダイオード等の電圧降下を生じる素子を
接続していないため、光起電圧のロスが少なくなる。ま
た、フォトトランジスタ等を用いてサイリスタの動作制
御を行う場合に比べ、ＭＯＳＦＥＴを駆動する光起電力
ダイオードアレイと、サイリスタの動作制御をするゲー
ト制御用光起電力ダイオードアレイとが同様の残留電荷
の放電特性を有していることから、サイリスタの動作制
御が均一になり、安定したソリッドステートリレーのオ
フ動作を実現できる。さらに、かかるソリッドステート
リレーは、半導体発光素子とは異る、もう一つの半導体
発光素子を用い、ゲート制御用光起電力ダイオードアレ
イのオン・オフを制御することにより、リレーの動作特
性の調整が可能となる。
半導体発光素子の発光の有無により光起電力を発生し、
サイリスタの動作を制御するゲート制御用光起電力ダイ
オードアレイが設けられている。かかるソリッドステー
トリレーは、ＭＯＳＦＥＴと、このＭＯＳＦＥＴを駆動
する光起電力ダイオードアレイとで形成した光起電流が
流れる経路上にダイオード等の電圧降下を生じる素子を
接続していないため、光起電圧のロスが少なくなる。ま
た、フォトトランジスタ等を用いてサイリスタの動作制
御を行う場合に比べ、ＭＯＳＦＥＴを駆動する光起電力
ダイオードアレイと、サイリスタの動作制御をするゲー
ト制御用光起電力ダイオードアレイとが同様の残留電荷
の放電特性を有していることから、サイリスタの動作制
御が均一になり、安定したソリッドステートリレーのオ
フ動作を実現できる。さらに、かかるソリッドステート
リレーは、半導体発光素子とは異る、もう一つの半導体
発光素子を用い、ゲート制御用光起電力ダイオードアレ
イのオン・オフを制御することにより、リレーの動作特
性の調整が可能となる。
【００２４】また、本発明のソリッドステートリレー
は、半導体発光素子の発光の有無により駆動されるフォ
トトランジスタと、このフォトトランジスタの動作を制
御する抵抗とが設けられている。かかるソリッドステー
トリレーは、ＭＯＳＦＥＴと、このＭＯＳＦＥＴを駆動
する光起電力ダイオードアレイとで形成した光起電流が
流れる経路上には、フォトトランジスタの動作を制御す
るための抵抗が形成されているが、この抵抗は数十Ω〜
数百Ωの抵抗値であるので、ダイオード等で生じた電圧
降下分（約０．６Ｖ）に比べ光起電圧のロスを低減でき
る。また、この抵抗によりソリッドステートリレーがオ
ン・オフ動作をする時、すなわちサイリスタがオン・オ
フ動作をする際に、フォトトランジスタの動作をコント
ロールしているため、サイリスタの動作特性が均一にな
り、安定したソリッドステートリレーの動作を実現でき
る。さらに、かかるソリッドステートリレーは、サイリ
スタ並びにフォトトランジスタとこれを制御する抵抗で
構成される制御部を形成するために必要な面積は、従来
の制御部を形成するために必要な面積と同等以下で実現
できるので、チップコストの低減を実現でき、経済性に
優れたソリッドステートリレーを提供することができ
る。しかも、半導体素子とは異る、もう一つの半導体発
光素子を用い、フォトトランジスタを駆動することによ
り、ソリッドステートリレーの動作特性の調整が可能と
なる。
は、半導体発光素子の発光の有無により駆動されるフォ
トトランジスタと、このフォトトランジスタの動作を制
御する抵抗とが設けられている。かかるソリッドステー
トリレーは、ＭＯＳＦＥＴと、このＭＯＳＦＥＴを駆動
する光起電力ダイオードアレイとで形成した光起電流が
流れる経路上には、フォトトランジスタの動作を制御す
るための抵抗が形成されているが、この抵抗は数十Ω〜
数百Ωの抵抗値であるので、ダイオード等で生じた電圧
降下分（約０．６Ｖ）に比べ光起電圧のロスを低減でき
る。また、この抵抗によりソリッドステートリレーがオ
ン・オフ動作をする時、すなわちサイリスタがオン・オ
フ動作をする際に、フォトトランジスタの動作をコント
ロールしているため、サイリスタの動作特性が均一にな
り、安定したソリッドステートリレーの動作を実現でき
る。さらに、かかるソリッドステートリレーは、サイリ
スタ並びにフォトトランジスタとこれを制御する抵抗で
構成される制御部を形成するために必要な面積は、従来
の制御部を形成するために必要な面積と同等以下で実現
できるので、チップコストの低減を実現でき、経済性に
優れたソリッドステートリレーを提供することができ
る。しかも、半導体素子とは異る、もう一つの半導体発
光素子を用い、フォトトランジスタを駆動することによ
り、ソリッドステートリレーの動作特性の調整が可能と
なる。
【００２５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２６】図１は本発明の第一の実施例を示すソリッ
ドステートリレーの回路図である。図１に示すように、
本実施例のソリッドステートリレーは、入力信号を供給
する入力端子１（＋）および２（−）間に接続された発
光ダイオード３と、光起電力ダイオードアレイ４と、Ｎ
チャンネルエンハンスメント型ＭＯＳＦＥＴ６と、制御
部を構成するサイリスタ５並びにこのサイリスタ５のゲ
ート制御用光起電力ダイオード９とを備えている。
ドステートリレーの回路図である。図１に示すように、
本実施例のソリッドステートリレーは、入力信号を供給
する入力端子１（＋）および２（−）間に接続された発
光ダイオード３と、光起電力ダイオードアレイ４と、Ｎ
チャンネルエンハンスメント型ＭＯＳＦＥＴ６と、制御
部を構成するサイリスタ５並びにこのサイリスタ５のゲ
ート制御用光起電力ダイオード９とを備えている。
【００２７】ここで、光起電力ダイオードアレイ４は、
そのアノード部電極４ａから一つ目の光起電力ダイオー
ド１０のカソード電極１０ａにおいて、サイリスタ５の
Ｎ極ゲート電極５ｃと、ゲート制御用光起電力ダイオー
ド９のアノード電極９ａとが接続されている。また、光
起電力ダイオードアレイ４のアノード部電極４ａと、Ｍ
ＯＳＦＥＴ６のゲート電極６ａと、ゲート制御用光起電
力ダイオード９のカソード電極９ｂとが接続され、さら
に光起電力ダイオードアレイ４のカソード電極４ｂと、
サイリスタ５のカソード電極５ｂと、ＭＯＳＦＥＴ６の
ソース電極６ｂ（ＭＯＳＦＥＴ６のバックゲート電極）
および出力端子８（−）とが接続されている。なお、こ
のＭＯＳＦＥＴ６のドレイン電極６ｃは出力端子７
（＋）に接続される。
そのアノード部電極４ａから一つ目の光起電力ダイオー
ド１０のカソード電極１０ａにおいて、サイリスタ５の
Ｎ極ゲート電極５ｃと、ゲート制御用光起電力ダイオー
ド９のアノード電極９ａとが接続されている。また、光
起電力ダイオードアレイ４のアノード部電極４ａと、Ｍ
ＯＳＦＥＴ６のゲート電極６ａと、ゲート制御用光起電
力ダイオード９のカソード電極９ｂとが接続され、さら
に光起電力ダイオードアレイ４のカソード電極４ｂと、
サイリスタ５のカソード電極５ｂと、ＭＯＳＦＥＴ６の
ソース電極６ｂ（ＭＯＳＦＥＴ６のバックゲート電極）
および出力端子８（−）とが接続されている。なお、こ
のＭＯＳＦＥＴ６のドレイン電極６ｃは出力端子７
（＋）に接続される。
【００２８】次に、かかるソリッドステートリレーの動
作に関し、図２を用いて説明する。
作に関し、図２を用いて説明する。
【００２９】図２は図１における入力信号およびＭＯＳ
ＦＥＴの各部電圧を表わす波形図である。図２に示すよ
うに、ここでは入力信号１１に対するＭＯＳＦＥＴ６の
ゲート・ソース間電圧（ＶGS）波形１２とドレイン・ソ
ース間電圧（ＶDS）波形１３とを表わす。
ＦＥＴの各部電圧を表わす波形図である。図２に示すよ
うに、ここでは入力信号１１に対するＭＯＳＦＥＴ６の
ゲート・ソース間電圧（ＶGS）波形１２とドレイン・ソ
ース間電圧（ＶDS）波形１３とを表わす。
【００３０】まず、時刻ｔ０の時には入力信号１１が無
いため、ソリッドステートリレーはオフ状態であり、Ｍ
ＯＳＦＥＴ６のゲート６ａおよびソース６ｂ間電圧（Ｖ
GS）は０Ｖであり、出力端子７，８間電圧、すなわちド
レイン６ｃおよびソース６ｂ間電圧（ＶDS）は負荷電圧
ＶDDと等しくなっている。
いため、ソリッドステートリレーはオフ状態であり、Ｍ
ＯＳＦＥＴ６のゲート６ａおよびソース６ｂ間電圧（Ｖ
GS）は０Ｖであり、出力端子７，８間電圧、すなわちド
レイン６ｃおよびソース６ｂ間電圧（ＶDS）は負荷電圧
ＶDDと等しくなっている。
【００３１】次に、時刻ｔ１において入力信号１１が供
給されると、光起電力ダイオードアレイ４とゲート制御
用光起電力ダイオード９とで同時に光起電力が発生す
る。この時、ゲート制御用光起電力ダイオード９で発生
している光起電力と、光起電力ダイオードアレイ４のア
ノード部電極４ａから一つ目の光起電力ダイオード１０
で発生している光起電力とは同等であることから、サイ
リスタ５のアノード電極５ａおよびＮ極ゲート５ｃ間に
は、サイリスタ５を駆動し得る電位差が発生しない。こ
のため、サイリスタ５はオフ状態を維持し、光起電力ダ
イオードアレイ４で発生した光起電力により、ＭＯＳＦ
ＥＴ６のゲート寄生容量（入力容量：以下、ＣISS と略
す）が充電されていく。
給されると、光起電力ダイオードアレイ４とゲート制御
用光起電力ダイオード９とで同時に光起電力が発生す
る。この時、ゲート制御用光起電力ダイオード９で発生
している光起電力と、光起電力ダイオードアレイ４のア
ノード部電極４ａから一つ目の光起電力ダイオード１０
で発生している光起電力とは同等であることから、サイ
リスタ５のアノード電極５ａおよびＮ極ゲート５ｃ間に
は、サイリスタ５を駆動し得る電位差が発生しない。こ
のため、サイリスタ５はオフ状態を維持し、光起電力ダ
イオードアレイ４で発生した光起電力により、ＭＯＳＦ
ＥＴ６のゲート寄生容量（入力容量：以下、ＣISS と略
す）が充電されていく。
【００３２】次に、時刻ｔ２においてＣISS が充電され
るにしたがい、ＶGSがＭＯＳＦＥＴ６のゲートしきい値
電圧（Ｖth）を越えると、ＭＯＳＦＥＴ６のドレイン６
ｃおよびソース６ｂ間がオン状態に推移していく。この
後、ＭＯＳＦＥＴ６のゲート電極６ａの電圧は、ミラー
効果によりある一定時間、ほぼ同じ値に安定し、ＭＯＳ
ＦＥＴ６のドレイン６ｃおよびソース６ｂ間のオン抵抗
が低下するに連れ、ＶDSがなだらかに低下していく。
るにしたがい、ＶGSがＭＯＳＦＥＴ６のゲートしきい値
電圧（Ｖth）を越えると、ＭＯＳＦＥＴ６のドレイン６
ｃおよびソース６ｂ間がオン状態に推移していく。この
後、ＭＯＳＦＥＴ６のゲート電極６ａの電圧は、ミラー
効果によりある一定時間、ほぼ同じ値に安定し、ＭＯＳ
ＦＥＴ６のドレイン６ｃおよびソース６ｂ間のオン抵抗
が低下するに連れ、ＶDSがなだらかに低下していく。
【００３３】続いて、時刻ｔ３において、ＭＯＳＦＥＴ
６のドレイン６ｃおよびソース６ｂ間が完全にオン状態
となると、再びゲート電極６ａの電位が上昇し始め、最
終的には時刻ｔ４の時点で、ＶGSは光起電力ダイオード
アレイ４で発生している光起電圧値とほぼ等しい電圧値
となる。
６のドレイン６ｃおよびソース６ｂ間が完全にオン状態
となると、再びゲート電極６ａの電位が上昇し始め、最
終的には時刻ｔ４の時点で、ＶGSは光起電力ダイオード
アレイ４で発生している光起電圧値とほぼ等しい電圧値
となる。
【００３４】次に、時刻ｔ５の時に入力信号が無くなる
と、光起電力ダイオードアレイ４の自己放電によりアノ
ード部電極４ａおよびカソード部電極４ｂ間電圧が低下
していくため、ゲート制御用光起電力ダイオード９のア
ノード電極９ａおよびカソード電極９ｂ間の電位差が拡
大する。この時、光起電力ダイオードアレイ４の光起電
力ダイオード１０のカソード電極１０ａと、ＭＯＳＦＥ
Ｔ６のゲート電極６ａとの電位差が約０．６Ｖになる
と、サイリスタ５のアノード電極５ａおよびＮ極ゲート
電極５ｃ間が順バイアスとなり、サイリスタ５がオンす
る。その後は、ＣISS に蓄積されていた電荷が、サイリ
スタ５の自己増幅作用により急速に放電させられる。
と、光起電力ダイオードアレイ４の自己放電によりアノ
ード部電極４ａおよびカソード部電極４ｂ間電圧が低下
していくため、ゲート制御用光起電力ダイオード９のア
ノード電極９ａおよびカソード電極９ｂ間の電位差が拡
大する。この時、光起電力ダイオードアレイ４の光起電
力ダイオード１０のカソード電極１０ａと、ＭＯＳＦＥ
Ｔ６のゲート電極６ａとの電位差が約０．６Ｖになる
と、サイリスタ５のアノード電極５ａおよびＮ極ゲート
電極５ｃ間が順バイアスとなり、サイリスタ５がオンす
る。その後は、ＣISS に蓄積されていた電荷が、サイリ
スタ５の自己増幅作用により急速に放電させられる。
【００３５】続いて、時刻ｔ６の時点において、ＣISS
からの電荷の放電に伴い、ＭＯＳＦＥＴ６のゲート電極
６ａの電位がＶthまで低下すると、ミラー効果によりＶ
DSが負荷電圧ＶDDと等しくなるまでの時間、ＭＯＳＦＥ
Ｔ６のゲート電極６ａの電位は、ほぼ一定の電位を維持
する。その後は、サイリスタ５の放電によりＶGSが急激
に低下し、これに伴ってＭＯＳＦＥＴ６のドレイン６ｃ
およびソース６ｂ間はオフ状態に推移し、時刻ｔ７の時
にはＶDSが負荷電圧ＶDDが等しくなり、ソリッドステー
トリレーはオフ状態となる。
からの電荷の放電に伴い、ＭＯＳＦＥＴ６のゲート電極
６ａの電位がＶthまで低下すると、ミラー効果によりＶ
DSが負荷電圧ＶDDと等しくなるまでの時間、ＭＯＳＦＥ
Ｔ６のゲート電極６ａの電位は、ほぼ一定の電位を維持
する。その後は、サイリスタ５の放電によりＶGSが急激
に低下し、これに伴ってＭＯＳＦＥＴ６のドレイン６ｃ
およびソース６ｂ間はオフ状態に推移し、時刻ｔ７の時
にはＶDSが負荷電圧ＶDDが等しくなり、ソリッドステー
トリレーはオフ状態となる。
【００３６】図３は本発明の第二の実施例を示すソリッ
ドステートリレーの回路図である。図３に示すように、
このソリッドステートリレーは、前述した第一の実施例
のソリッドステートリレーにおいて、サイリスタ５のＰ
極ゲート電極５ｄ側に、もう一つのゲート制御用光起電
力ダイオード１４を付加した構成になっている。かかる
ソリッドステートリレーでは、もう一つのゲート制御用
光起電力ダイオード１４のカソード電極１４ｂと、サイ
リスタ５のＰ極ゲート電極５ｄと、光起電力ダイオード
アレイ４のカソード部電極４ｂから一つ目の光起電力ダ
イオード１５のアノード電極１５ａとを接続し、さらに
光起電力ダイオードアレイ４のカソード部４ｂと、ゲー
ト制御用光起電力ダイオード１４のアノード電極１４ａ
と、ＭＯＳＦＥＴ６のソース電極６ｂとを接続してい
る。なお、その他については第一の実施例のソリッドス
テートリレーと全く同様の構成および接続となってい
る。
ドステートリレーの回路図である。図３に示すように、
このソリッドステートリレーは、前述した第一の実施例
のソリッドステートリレーにおいて、サイリスタ５のＰ
極ゲート電極５ｄ側に、もう一つのゲート制御用光起電
力ダイオード１４を付加した構成になっている。かかる
ソリッドステートリレーでは、もう一つのゲート制御用
光起電力ダイオード１４のカソード電極１４ｂと、サイ
リスタ５のＰ極ゲート電極５ｄと、光起電力ダイオード
アレイ４のカソード部電極４ｂから一つ目の光起電力ダ
イオード１５のアノード電極１５ａとを接続し、さらに
光起電力ダイオードアレイ４のカソード部４ｂと、ゲー
ト制御用光起電力ダイオード１４のアノード電極１４ａ
と、ＭＯＳＦＥＴ６のソース電極６ｂとを接続してい
る。なお、その他については第一の実施例のソリッドス
テートリレーと全く同様の構成および接続となってい
る。
【００３７】この第二の実施例のソリッドステートリレ
ーの入力端子１，２間に入力信号が入力されると、光起
電力ダイオードアレイ４，ゲート制御用光起電力ダイオ
ード９，１４において光起電力が発生する。この時、も
う一つのゲート制御用光起電力ダイオード１４により、
サイリスタ５のＮ極ゲート電極５ｄにおいてもＮ極ゲー
ト５ｄおよびカソード電極５ｂ間がショート状態となる
ため、前述した第一の実施例に比べ、サイリスタ５は強
いオフ状態になり、このため、第二の実施例のソリッド
ステートリレーはより安定したオン状態を維持する。
ーの入力端子１，２間に入力信号が入力されると、光起
電力ダイオードアレイ４，ゲート制御用光起電力ダイオ
ード９，１４において光起電力が発生する。この時、も
う一つのゲート制御用光起電力ダイオード１４により、
サイリスタ５のＮ極ゲート電極５ｄにおいてもＮ極ゲー
ト５ｄおよびカソード電極５ｂ間がショート状態となる
ため、前述した第一の実施例に比べ、サイリスタ５は強
いオフ状態になり、このため、第二の実施例のソリッド
ステートリレーはより安定したオン状態を維持する。
【００３８】次に、入力電流がなくなると、サイリスタ
５のＮ極ゲート電極５ｃ，Ｐ極ゲート電極５ｄは各々順
バイアス状態となるので、サイリスタ５は強いオン状態
となり、ソリッドステートリレーは急速にオフ状態に推
移する。
５のＮ極ゲート電極５ｃ，Ｐ極ゲート電極５ｄは各々順
バイアス状態となるので、サイリスタ５は強いオン状態
となり、ソリッドステートリレーは急速にオフ状態に推
移する。
【００３９】今まで述べたように、かかる第二の実施例
のソリッドステートリレーでは、サイリスタ５の各々の
ゲート電極５ｃ，５ｄの電位を制御するため、第一の実
施例に比べ、ノイズ等に対し安定性の高い動作特性を得
られる。
のソリッドステートリレーでは、サイリスタ５の各々の
ゲート電極５ｃ，５ｄの電位を制御するため、第一の実
施例に比べ、ノイズ等に対し安定性の高い動作特性を得
られる。
【００４０】図４は本発明の第三の実施例を示すソリッ
ドステートリレーの回路図である。図４に示すように、
本実施例は前述した図１のリレー回路において、サイリ
スタ５のＮ極ゲート電極５ｃに接続されるゲート制御用
光起電力ダイオード９を、光起電力ダイオードを直列に
２段接続したゲート制御用光起電力ダイオードアレイ１
６に置き換えたものである。この実施例では、ゲート制
御用光起電力ダイオードアレイ１６のアノード部電極１
６ａと、光起電力ダイオードアレイ４のアノード部電極
４ａから二つ目の光起電力ダイオード１７のカソード電
極１７ａと、サイリスタ５のＮ極ゲート電極５ｃとを接
続し、さらにゲート制御用光起電力ダイオードアレイ１
６のカソード部電極１６ｂと、光起電力ダイオードアレ
イ４のアノード部電極４ａと、サイリスタ５のアノード
部電極５ａとを接続している。なお、その他の素子につ
いては、前述した第一の実施例の各素子と同様である。
ドステートリレーの回路図である。図４に示すように、
本実施例は前述した図１のリレー回路において、サイリ
スタ５のＮ極ゲート電極５ｃに接続されるゲート制御用
光起電力ダイオード９を、光起電力ダイオードを直列に
２段接続したゲート制御用光起電力ダイオードアレイ１
６に置き換えたものである。この実施例では、ゲート制
御用光起電力ダイオードアレイ１６のアノード部電極１
６ａと、光起電力ダイオードアレイ４のアノード部電極
４ａから二つ目の光起電力ダイオード１７のカソード電
極１７ａと、サイリスタ５のＮ極ゲート電極５ｃとを接
続し、さらにゲート制御用光起電力ダイオードアレイ１
６のカソード部電極１６ｂと、光起電力ダイオードアレ
イ４のアノード部電極４ａと、サイリスタ５のアノード
部電極５ａとを接続している。なお、その他の素子につ
いては、前述した第一の実施例の各素子と同様である。
【００４１】本実施例は、リレーのオフ時に、光起電力
ダイオードアレイ４のカソード部電極４ａから２段に接
続された光起電力ダイオード１０，１７の自己放電によ
る電圧低下を使用することにより、サイリスタ５のオフ
動作の向上を意図したものである。
ダイオードアレイ４のカソード部電極４ａから２段に接
続された光起電力ダイオード１０，１７の自己放電によ
る電圧低下を使用することにより、サイリスタ５のオフ
動作の向上を意図したものである。
【００４２】図５は本発明の第四の実施例を示すソリッ
ドステートリレーの回路図である。図５に示すように、
本実施例は前述した図３のリレー回路において、第三の
実施例と同様に、ゲート制御用光起電力ダイオード９，
１４を、各々ゲート制御用光起電力ダイオードアレイ１
６，１８に置き換えたものである。この実施例ではゲー
ト制御用光起電力ダイオードアレイ１８のアノード部電
極１８ａと、光起電力ダイオードアレイ４のカソード部
電極４ｂと、サイリスタ５のカソード電極５ｂとを接続
するとともに、ゲート制御用光起電力ダイオードアレイ
１８のカソード部電極１８ｂと、光起電力ダイオードア
レイ４のカソード部電極４ｂから二つ目の光起電力ダイ
オード１９のアノード電極１９ａと、サイリスタ５のＰ
極ゲート電極５ｄとを接続する。なお、その他の素子お
よび接続については、前述した第三の実施例のソリッド
ステートリレーと同様である。
ドステートリレーの回路図である。図５に示すように、
本実施例は前述した図３のリレー回路において、第三の
実施例と同様に、ゲート制御用光起電力ダイオード９，
１４を、各々ゲート制御用光起電力ダイオードアレイ１
６，１８に置き換えたものである。この実施例ではゲー
ト制御用光起電力ダイオードアレイ１８のアノード部電
極１８ａと、光起電力ダイオードアレイ４のカソード部
電極４ｂと、サイリスタ５のカソード電極５ｂとを接続
するとともに、ゲート制御用光起電力ダイオードアレイ
１８のカソード部電極１８ｂと、光起電力ダイオードア
レイ４のカソード部電極４ｂから二つ目の光起電力ダイ
オード１９のアノード電極１９ａと、サイリスタ５のＰ
極ゲート電極５ｄとを接続する。なお、その他の素子お
よび接続については、前述した第三の実施例のソリッド
ステートリレーと同様である。
【００４３】本実施例のオン・オフ動作は、これまで述
べてきた各々の実施例と同様の特性であるが、特にオフ
動作の場合、サイリスタ５のＮ極ゲート電極５ｃ，Ｐ極
ゲート電極５ｄが各々光起電力ダイオード２段分の残留
電圧の低下により制御されているので、これまでに述べ
た実施例の中では最も安定したオフ動作特性を示すもの
である。
べてきた各々の実施例と同様の特性であるが、特にオフ
動作の場合、サイリスタ５のＮ極ゲート電極５ｃ，Ｐ極
ゲート電極５ｄが各々光起電力ダイオード２段分の残留
電圧の低下により制御されているので、これまでに述べ
た実施例の中では最も安定したオフ動作特性を示すもの
である。
【００４４】図６は本発明の第五の実施例を示すソリッ
ドステートリレーの回路図である。図６に示すように、
本実施例は発光ダイオード３，光起電力ダイオードアレ
イ４，Ｎチャンネルエンハンスメント型ＭＯＳＦＥＴ６
と、制御部を構成するサイリスタ５，ｎｐｎ型フォトト
ランジスタ２０およびこのフォトトランジスタ２０の動
作をコントロールする抵抗２１とで構成している。
ドステートリレーの回路図である。図６に示すように、
本実施例は発光ダイオード３，光起電力ダイオードアレ
イ４，Ｎチャンネルエンハンスメント型ＭＯＳＦＥＴ６
と、制御部を構成するサイリスタ５，ｎｐｎ型フォトト
ランジスタ２０およびこのフォトトランジスタ２０の動
作をコントロールする抵抗２１とで構成している。
【００４５】ここで、光起電力ダイオードアレイ４のア
ノード部電極４ａと、ｎｐｎ型フォトトランジスタ２０
のエミッタ電極２０ｂと、抵抗２１の一方の端子とを接
続するとともに、ｎｐｎ型フォトトランジスタ２０のベ
ース電極２０ａと、抵抗２１のもう一方の端子と、サイ
リスタ５のアノード電極５ａと、ＭＯＳＦＥＴ６のゲー
ト電極６ａとを接続する。また、光起電力ダイオードア
レイ４のカソード部電極４ｂと、サイリスタ５のカソー
ド電極５ｂと、ＭＯＳＦＥＴ６のソース電極６ｂと、出
力端子（−）８とを接続する。
ノード部電極４ａと、ｎｐｎ型フォトトランジスタ２０
のエミッタ電極２０ｂと、抵抗２１の一方の端子とを接
続するとともに、ｎｐｎ型フォトトランジスタ２０のベ
ース電極２０ａと、抵抗２１のもう一方の端子と、サイ
リスタ５のアノード電極５ａと、ＭＯＳＦＥＴ６のゲー
ト電極６ａとを接続する。また、光起電力ダイオードア
レイ４のカソード部電極４ｂと、サイリスタ５のカソー
ド電極５ｂと、ＭＯＳＦＥＴ６のソース電極６ｂと、出
力端子（−）８とを接続する。
【００４６】さらに、光起電力ダイオードアレイ４とｎ
ｐｎ形フォトトランジスタ２０は、発光ダイオード３と
光結合された構造とし、抵抗２１の抵抗値は１００Ω程
度に設定している。
ｐｎ形フォトトランジスタ２０は、発光ダイオード３と
光結合された構造とし、抵抗２１の抵抗値は１００Ω程
度に設定している。
【００４７】次に、かかるソリッドステートリレーの動
作について説明する。なお、ＭＯＳＦＥＴ６の電圧波形
は、前述した図２を援用する。
作について説明する。なお、ＭＯＳＦＥＴ６の電圧波形
は、前述した図２を援用する。
【００４８】まず、時刻ｔ０の時には入力信号が無いた
め、ソリッドステートリレーはオフ状態であり、ＭＯＳ
ＦＥＴ６のゲート電極６ａおよびソース電極６ｂ間電圧
（ＶGS）は０Ｖであり、出力端子７，８間、すなわちＭ
ＯＳＦＥＴ６のドレイン電極６ｃおよびソース電極６ｂ
間電圧（ＶDS）は負荷電圧ＶDDと等しくなっている。
め、ソリッドステートリレーはオフ状態であり、ＭＯＳ
ＦＥＴ６のゲート電極６ａおよびソース電極６ｂ間電圧
（ＶGS）は０Ｖであり、出力端子７，８間、すなわちＭ
ＯＳＦＥＴ６のドレイン電極６ｃおよびソース電極６ｂ
間電圧（ＶDS）は負荷電圧ＶDDと等しくなっている。
【００４９】次に、時刻ｔ１において、入力信号が入力
されると、発光ダイオード３が発光し、光起電力ダイオ
ードアレイ４において光起電力が発生し、ｎｐｎ型フォ
トトランジスタ２０がオンする。ここで、光起電力ダイ
オードアレイ４で発生した光起電力は、抵抗２１を介し
ＭＯＳＦＥＴ６のゲート寄生容量（ＣISS ）を充電す
る。この際、５．０〜１０．０μＡ程度の光起電流が抵
抗２１を流れるため、抵抗２１において０．５〜１．０
ｍＶ程度の電圧降下を生じる。加えて、ｎｐｎ型フォト
トランジスタ２０がオンしているので、サイリスタ５の
アノード電極５ａおよびＮ極ゲート電極５ｃ間には、サ
イリスタ５を駆動し得る電位差が無い（ショート状態に
近い弱い逆バイアス状態）ので、サイリスタ５はオフ状
態を維持している。
されると、発光ダイオード３が発光し、光起電力ダイオ
ードアレイ４において光起電力が発生し、ｎｐｎ型フォ
トトランジスタ２０がオンする。ここで、光起電力ダイ
オードアレイ４で発生した光起電力は、抵抗２１を介し
ＭＯＳＦＥＴ６のゲート寄生容量（ＣISS ）を充電す
る。この際、５．０〜１０．０μＡ程度の光起電流が抵
抗２１を流れるため、抵抗２１において０．５〜１．０
ｍＶ程度の電圧降下を生じる。加えて、ｎｐｎ型フォト
トランジスタ２０がオンしているので、サイリスタ５の
アノード電極５ａおよびＮ極ゲート電極５ｃ間には、サ
イリスタ５を駆動し得る電位差が無い（ショート状態に
近い弱い逆バイアス状態）ので、サイリスタ５はオフ状
態を維持している。
【００５０】次に、時刻ｔ２において、ＣISS が充電さ
れるに従い、ＶGSがＭＯＳＦＥＴ６のゲートしきい値電
圧（Ｖth）を越えると、ＭＯＳＦＥＴ６のドレイン６ｃ
−ソース６ｂ間がオン状態に推移していく。この後、Ｍ
ＯＳＦＥＴ６のゲート電極６ａの電圧は、ミラー効果に
よりある一定時間、ほぼ同じ値に安定し、ＭＯＳＦＥＴ
６のドレイン６ｃおよびソース６ｂ間のオン抵抗が低下
するに連れ、ＶDSがなだらかに低下していく。
れるに従い、ＶGSがＭＯＳＦＥＴ６のゲートしきい値電
圧（Ｖth）を越えると、ＭＯＳＦＥＴ６のドレイン６ｃ
−ソース６ｂ間がオン状態に推移していく。この後、Ｍ
ＯＳＦＥＴ６のゲート電極６ａの電圧は、ミラー効果に
よりある一定時間、ほぼ同じ値に安定し、ＭＯＳＦＥＴ
６のドレイン６ｃおよびソース６ｂ間のオン抵抗が低下
するに連れ、ＶDSがなだらかに低下していく。
【００５１】続いて、時刻ｔ３において、ＭＯＳＦＥＴ
６のドレイン６ｃおよびソース６ｂ間が完全にオン状態
になると、再びゲート電極６ａの電位が上昇し始め、最
終的には時刻ｔ４の時点で、ＶGSは光起電力ダイオード
アレイ４で発生している光起電圧値Ｖ０とほぼ等しい電
圧値となる。
６のドレイン６ｃおよびソース６ｂ間が完全にオン状態
になると、再びゲート電極６ａの電位が上昇し始め、最
終的には時刻ｔ４の時点で、ＶGSは光起電力ダイオード
アレイ４で発生している光起電圧値Ｖ０とほぼ等しい電
圧値となる。
【００５２】しかる後、時刻ｔ５の時に入力信号が無く
なると、光起電力ダイオードアレイ４の自己放電により
アノード部電極４ａおよびカソード部電極４ｂ間電圧が
低下していくため、ＣISS に蓄積されていた電荷の放電
が始まる。このとき、ｎｐｎ型フォトトランジスタ２０
は残留電荷により感度の高い状態になっており、ＣISS
からの電荷が抵抗２１を通ることにより、ｎｐｎ型フォ
トトランジスタ２０のベース２０ａおよびエミッタ２０
ｂ間が順バイアスとなるので、ｎｐｎ型フォトトランジ
スタ２０は再びオンする。ここで、サイリスタ５のアノ
ード電極５ａからＮ極ゲート電極５ｃ間を通り放電電流
が流れ、続いてサイリスタ５がオンする。その後は、サ
イリスタ５の自己増幅作用により、ＣISS に蓄積されて
いた電荷が急速に放電させられる。
なると、光起電力ダイオードアレイ４の自己放電により
アノード部電極４ａおよびカソード部電極４ｂ間電圧が
低下していくため、ＣISS に蓄積されていた電荷の放電
が始まる。このとき、ｎｐｎ型フォトトランジスタ２０
は残留電荷により感度の高い状態になっており、ＣISS
からの電荷が抵抗２１を通ることにより、ｎｐｎ型フォ
トトランジスタ２０のベース２０ａおよびエミッタ２０
ｂ間が順バイアスとなるので、ｎｐｎ型フォトトランジ
スタ２０は再びオンする。ここで、サイリスタ５のアノ
ード電極５ａからＮ極ゲート電極５ｃ間を通り放電電流
が流れ、続いてサイリスタ５がオンする。その後は、サ
イリスタ５の自己増幅作用により、ＣISS に蓄積されて
いた電荷が急速に放電させられる。
【００５３】続いて、時刻ｔ６の時点において、ＣISS
からの電荷の放電に伴い、ＭＯＳＦＥＴ６のゲート電極
６ａの電位がＶthまで低下すると、ミラー効果によりＶ
DSが負荷電圧ＶDDと等しくなるまでの時間、ＭＯＳＦＥ
Ｔ６のゲート電極６ａの電位はほぼ一定の電位を維持す
る。その後は、サイリスタ５の放電によりＶGSが急激に
低下し、これに伴ってＭＯＳＦＥＴ６のドレイン６ｃお
よびソース６ｂ間はオフ状態に推移する。このため、時
刻ｔ７の時にはＶDSが負荷電圧ＶDDに等しくなり、ソリ
ッドステートリレーはオフ状態となる。
からの電荷の放電に伴い、ＭＯＳＦＥＴ６のゲート電極
６ａの電位がＶthまで低下すると、ミラー効果によりＶ
DSが負荷電圧ＶDDと等しくなるまでの時間、ＭＯＳＦＥ
Ｔ６のゲート電極６ａの電位はほぼ一定の電位を維持す
る。その後は、サイリスタ５の放電によりＶGSが急激に
低下し、これに伴ってＭＯＳＦＥＴ６のドレイン６ｃお
よびソース６ｂ間はオフ状態に推移する。このため、時
刻ｔ７の時にはＶDSが負荷電圧ＶDDに等しくなり、ソリ
ッドステートリレーはオフ状態となる。
【００５４】図７は本発明の第六の実施例を示すソリッ
ドステートリレーの回路図である。図７に示すように、
本実施例は、前述した図６のｎｐｎ型フォトトランジス
タ２０のエミッタ電極２０ｂコレクタ電極２０ｃを、各
々反転させて接続したものであり、その他の素子および
接続は同様である。
ドステートリレーの回路図である。図７に示すように、
本実施例は、前述した図６のｎｐｎ型フォトトランジス
タ２０のエミッタ電極２０ｂコレクタ電極２０ｃを、各
々反転させて接続したものであり、その他の素子および
接続は同様である。
【００５５】本実施例も前述した第五の実施例と同様の
動作原理となっているが、オフ動作時、すなわちサイリ
スタ５がオンする際に、図６の第五の実施例の場合はｎ
ｐｎ型フォトトランジスタ２０がサイリスタ５のゲート
電流を流れやすくしていたのに対し、本実施例において
は、サイリスタ５のゲート電流を抑制する方向に働くた
め、サイリスタ５の効率を低下させている。要するに、
本実施例ではソリッドステートリレーのオフ動作の遅延
化を意図したものである。
動作原理となっているが、オフ動作時、すなわちサイリ
スタ５がオンする際に、図６の第五の実施例の場合はｎ
ｐｎ型フォトトランジスタ２０がサイリスタ５のゲート
電流を流れやすくしていたのに対し、本実施例において
は、サイリスタ５のゲート電流を抑制する方向に働くた
め、サイリスタ５の効率を低下させている。要するに、
本実施例ではソリッドステートリレーのオフ動作の遅延
化を意図したものである。
【００５６】図８は図６および図７のＭＯＳＦＥＴにお
ける応答波形図である。図８に示すように、入力信号１
１に対する図６のＭＯＳＦＥＴ６における応答波形２２
と図７のＭＯＳＦＥＴにおける応答波形２３とは、ター
ンオン時間２２ａ，２３ａについてみると同様である
が、ターンオフ時間２２ｂ，２３ｂおよびターンオフデ
ィレイ時間２２ｃ，２３ｃについては異っている。すな
わち、図７の実施例は図６の実施例に比べ、ターンオフ
ディレイ時間２３ｃが遅延することから、ターンオフ時
間２３ｂについても長くなっている。
ける応答波形図である。図８に示すように、入力信号１
１に対する図６のＭＯＳＦＥＴ６における応答波形２２
と図７のＭＯＳＦＥＴにおける応答波形２３とは、ター
ンオン時間２２ａ，２３ａについてみると同様である
が、ターンオフ時間２２ｂ，２３ｂおよびターンオフデ
ィレイ時間２２ｃ，２３ｃについては異っている。すな
わち、図７の実施例は図６の実施例に比べ、ターンオフ
ディレイ時間２３ｃが遅延することから、ターンオフ時
間２３ｂについても長くなっている。
【００５７】図９は本発明の第七の実施例を示すソリッ
ドステートリレーを回路図である。図９に示すように、
本実施例は図６のｎｐｎ型フォトトランジスタ２０に代
えてｐｎｐ型フォトトランジスタ２４を用いたものであ
る。このソリッドステートリレーは、光起電力ダイオー
ドアレイ４のアノード部電極４ａとｐｎｐ型フォトトラ
ンジスタ２４のベース電極２４ａと抵抗２１の一方の端
子とを接続するとともに、ｐｎｐ型フォトトランジスタ
２４のエミッタ電極２４ｂと抵抗２１のもう一方の端子
とサイリスタ５のアノード電極５ａとを接続し、さらに
サイリスタ５のＮ極ゲート電極５ｃとｐｎｐ型フォトト
ランジスタ２４のコレクタ電極２４ｃとを接続してい
る。その他の素子および接続については、図６あるいは
図７と同様である。なお、本実施例の動作特性について
は、前述した図６の実施例とほぼ同じ動作特性であるた
め、説明を省略する。
ドステートリレーを回路図である。図９に示すように、
本実施例は図６のｎｐｎ型フォトトランジスタ２０に代
えてｐｎｐ型フォトトランジスタ２４を用いたものであ
る。このソリッドステートリレーは、光起電力ダイオー
ドアレイ４のアノード部電極４ａとｐｎｐ型フォトトラ
ンジスタ２４のベース電極２４ａと抵抗２１の一方の端
子とを接続するとともに、ｐｎｐ型フォトトランジスタ
２４のエミッタ電極２４ｂと抵抗２１のもう一方の端子
とサイリスタ５のアノード電極５ａとを接続し、さらに
サイリスタ５のＮ極ゲート電極５ｃとｐｎｐ型フォトト
ランジスタ２４のコレクタ電極２４ｃとを接続してい
る。その他の素子および接続については、図６あるいは
図７と同様である。なお、本実施例の動作特性について
は、前述した図６の実施例とほぼ同じ動作特性であるた
め、説明を省略する。
【００５８】図１０は本発明の第八の実施例を示すソリ
ッドステートリレーの回路図である。図１０に示すよう
に、本実施例は図７の実施例と同様に、ｐｎｐ型フォト
トランジスタ２４のエミッタ電極２４ｂ，コレクタ電極
２４ｃを、各々反転させて接続したものであり、図７と
同様ソリッドステートリレーのオフ動作特性の調整を意
図したものである。
ッドステートリレーの回路図である。図１０に示すよう
に、本実施例は図７の実施例と同様に、ｐｎｐ型フォト
トランジスタ２４のエミッタ電極２４ｂ，コレクタ電極
２４ｃを、各々反転させて接続したものであり、図７と
同様ソリッドステートリレーのオフ動作特性の調整を意
図したものである。
【００５９】図１１は本発明の第九の実施例を示すソリ
ッドステートリレーの回路図である。図１１に示すよう
に、本実施例は前述した図６のソリッドステートリレー
に、ｐｎｐ型フォトトランジスタ２５および抵抗２６を
付加した回路であり、光起電力ダイオードアレイ４のカ
ソード部電極４ｂとｐｎｐ型フォトトランジスタ２５の
エミッタ電極２５ｂと抵抗２６の一方の端子とを接続す
るとともに、ｐｎｐ型フォトトランジスタ２５のベース
電極２５ａと抵抗２６のもう一方の端子とサイリスタ５
のカソード電極５ｂとを接続し、さらにサイリスタ５の
Ｐ極ゲート電極５ｄとｐｎｐ型フォトトランジスタ２５
のコレクタ電極２５ｃとを接続して構成される。
ッドステートリレーの回路図である。図１１に示すよう
に、本実施例は前述した図６のソリッドステートリレー
に、ｐｎｐ型フォトトランジスタ２５および抵抗２６を
付加した回路であり、光起電力ダイオードアレイ４のカ
ソード部電極４ｂとｐｎｐ型フォトトランジスタ２５の
エミッタ電極２５ｂと抵抗２６の一方の端子とを接続す
るとともに、ｐｎｐ型フォトトランジスタ２５のベース
電極２５ａと抵抗２６のもう一方の端子とサイリスタ５
のカソード電極５ｂとを接続し、さらにサイリスタ５の
Ｐ極ゲート電極５ｄとｐｎｐ型フォトトランジスタ２５
のコレクタ電極２５ｃとを接続して構成される。
【００６０】かかる本実施例の基本動作については、図
６で述べたものとほぼ同様の動作特性を示し、異なる点
はサイリスタ５の各ゲートを制御することにより、より
安定した動作特性（オフ動作）を得られる。
６で述べたものとほぼ同様の動作特性を示し、異なる点
はサイリスタ５の各ゲートを制御することにより、より
安定した動作特性（オフ動作）を得られる。
【００６１】図１２は本発明の第十の実施例を示すソリ
ッドステートリレーの回路図である。図１２に示すよう
に、本実施例は図１１で説明したｐｎｐ型フォトトラン
ジスタ２５のエミッタ電極２５ｂ，コレクタ電極２５ｃ
を反転接続したものである。このソリッドステートリレ
ーはオフ動作の時、すなわちサイリスタ５がオンする時
に、サイリスタ５の各ゲート電流を流れ易くするように
接続したものであり、これまで述べてきた実施例の中で
も最も安定した動作特性を示すものである。
ッドステートリレーの回路図である。図１２に示すよう
に、本実施例は図１１で説明したｐｎｐ型フォトトラン
ジスタ２５のエミッタ電極２５ｂ，コレクタ電極２５ｃ
を反転接続したものである。このソリッドステートリレ
ーはオフ動作の時、すなわちサイリスタ５がオンする時
に、サイリスタ５の各ゲート電流を流れ易くするように
接続したものであり、これまで述べてきた実施例の中で
も最も安定した動作特性を示すものである。
【００６２】上述した第一乃至第十の実施例において
は、発光手段としての発光ダイオード３を１つにし、光
起電力ダイオードアレイ４，ゲート制御用光起電力ダイ
オード９，ダイオードアレイ１６あるいはフォトトラン
ジスタ２０等を駆動するものとして説明したが、発光ダ
イオード３を複数個備え、それぞれ光起電力ダイオード
アレイ４と、光起電力ダイオード９などとを別々に駆動
してもよいことは言うまでもない。
は、発光手段としての発光ダイオード３を１つにし、光
起電力ダイオードアレイ４，ゲート制御用光起電力ダイ
オード９，ダイオードアレイ１６あるいはフォトトラン
ジスタ２０等を駆動するものとして説明したが、発光ダ
イオード３を複数個備え、それぞれ光起電力ダイオード
アレイ４と、光起電力ダイオード９などとを別々に駆動
してもよいことは言うまでもない。
【００６３】
【発明の効果】以上説明したように、本発明のソリッド
ステートリレーは、光起電力ダイオードアレイで発生し
た光起電力をＭＯＳＦＥＴの駆動に供給する際、ダイオ
ード等での電圧降下に比べ、光起電圧のロスを低減（０
〜数ｍＶ）できるため、光起電力ダイオードアレイの段
数を減らすことが可能になり、これにより光起電力ダイ
オードアレイを形成するために必要な面積を縮小すると
ともに、チップコストの低減（チップ面積縮小化）を実
現できるという効果がある。
ステートリレーは、光起電力ダイオードアレイで発生し
た光起電力をＭＯＳＦＥＴの駆動に供給する際、ダイオ
ード等での電圧降下に比べ、光起電圧のロスを低減（０
〜数ｍＶ）できるため、光起電力ダイオードアレイの段
数を減らすことが可能になり、これにより光起電力ダイ
オードアレイを形成するために必要な面積を縮小すると
ともに、チップコストの低減（チップ面積縮小化）を実
現できるという効果がある。
【００６４】また、本発明は電気的特性が光起電力ダイ
オードアレイと同等のゲート制御用光起電力ダイオード
或はゲート制御用光起電力ダイオードアレイを使用する
か、もしくはフォトトランジスタおよび抵抗を用いるこ
とにより、サイリスタのゲート制御を安定して行えるの
で、安定した動作特性（特に、オフ動作）を保証できる
という効果がある。
オードアレイと同等のゲート制御用光起電力ダイオード
或はゲート制御用光起電力ダイオードアレイを使用する
か、もしくはフォトトランジスタおよび抵抗を用いるこ
とにより、サイリスタのゲート制御を安定して行えるの
で、安定した動作特性（特に、オフ動作）を保証できる
という効果がある。
【００６５】また、本発明は光起電力ダイオードアレイ
と光結合された発光ダイオード等の半導体発光素子とは
異なる半導体発光素子に、サイリスタのゲートを制御す
る光起電力ダイオードもしくはフォトトランジスタを光
結合させ、各々の半導体発光素子への入力信号を制御す
ることにより、動作特性を調整できるという効果があ
る。
と光結合された発光ダイオード等の半導体発光素子とは
異なる半導体発光素子に、サイリスタのゲートを制御す
る光起電力ダイオードもしくはフォトトランジスタを光
結合させ、各々の半導体発光素子への入力信号を制御す
ることにより、動作特性を調整できるという効果があ
る。
【００６６】また、本発明はＭＯＳＦＥＴの動作を制御
するサイリスタ，フォトトランジスタや抵抗からなる制
御部において、フォトトランジスタ等の動作を制御する
抵抗を数十Ωから数百Ωの値に設定することにより、安
定したサイリスタ制御を行うことができ、しかもこの抵
抗を形成するために必要な面積はフォトトランジスタ１
個分程度で充分である。従って、本発明はかかる抵抗を
ポリシリコン等の光透過性の物質で形成した場合には、
サイリスタやフォトトランジスタの上部に形成すること
ができるので、制御部を構成するために必要な面積を従
来と同等以下の面積で実現でき、チップコストの低減を
図れるという効果もある。
するサイリスタ，フォトトランジスタや抵抗からなる制
御部において、フォトトランジスタ等の動作を制御する
抵抗を数十Ωから数百Ωの値に設定することにより、安
定したサイリスタ制御を行うことができ、しかもこの抵
抗を形成するために必要な面積はフォトトランジスタ１
個分程度で充分である。従って、本発明はかかる抵抗を
ポリシリコン等の光透過性の物質で形成した場合には、
サイリスタやフォトトランジスタの上部に形成すること
ができるので、制御部を構成するために必要な面積を従
来と同等以下の面積で実現でき、チップコストの低減を
図れるという効果もある。
【００６７】さらに、本発明はサイリスタの各々のゲー
トに接続されるフォトトランジスタの型式（ｎｐｎ型或
はｐｎｐ型）あるいはフォトトランジスタの接続方法を
選択することにより、ソリッドステートリレーの動作特
性（特に、オフ動作特性）を任意に調整可能であるとい
う効果もある。
トに接続されるフォトトランジスタの型式（ｎｐｎ型或
はｐｎｐ型）あるいはフォトトランジスタの接続方法を
選択することにより、ソリッドステートリレーの動作特
性（特に、オフ動作特性）を任意に調整可能であるとい
う効果もある。
【図１】本発明の第一の実施例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
【図２】図１における入力信号およびＭＯＳＦＥＴの各
部電圧を表わす波形図である。
部電圧を表わす波形図である。
【図３】本発明の第二の実施例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
【図４】本発明の第三の実施例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
【図５】本発明の第四の実施例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
【図６】本発明の第五の実施例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
【図７】本発明の第六の実施例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
【図８】図６および図７のＭＯＳＦＥＴにおける応答波
形図である。
形図である。
【図９】本発明の第七の実施例を示すソリッドステート
リレーの回路図である。
リレーの回路図である。
【図１０】本発明の第八の実施例を示すソリッドステー
トリレーの回路図である。
トリレーの回路図である。
【図１１】本発明の第九の実施例を示すソリッドステー
トリレーの回路図である。
トリレーの回路図である。
【図１２】本発明の第十の実施例を示すソリッドステー
トリレーの回路図である。
トリレーの回路図である。
【図１３】従来の一例を示すソリッドステートリレーの
回路図である。
回路図である。
【図１４】従来の他の例を示すソリッドステートリレー
の回路図である。
の回路図である。
【図１５】従来のまた別の例を示すソリッドステートリ
レーの回路図である。
レーの回路図である。
１，２ 入力端子 ３ 発光ダイオード ４ 光起電力ダイオードアレイ ５ サイリスタ ６ Ｎチャンネルエンハンスメント型ＭＯＳＦＥＴ ７，８ 出力端子 ９，１４ ゲート制御用光起電力ダイオード １０，１５，１７，１９ 光起電力ダイオード １６，１８ ゲート制御用光起電力ダイオードアレイ ２０，２４，２５ フォトトランジスタ ２１，２６ 抵抗
Claims (17)
- 【請求項１】 入力信号により発光する少なくとも１個
以上の半導体発光素子と、前記１個以上の半導体発光素
子からの光を受光し光起電力を発生する光起電力ダイオ
ードアレイと、前記光起電力ダイオードアレイで発生し
た前記光起電力により駆動される電界効果トランジスタ
と、前記電界効果トランジスタをオフさせるためのサイ
リスタとを備えたソリッドステートリレーにおいて、前
記サイリスタを制御するための少なくとも一つ以上の光
起電力ダイオードを備え且つ前記１個以上の半導体発光
素子からの光を受光し光起電力を発生するゲート制御用
光起電力ダイオードアレイ手段を有し、前記電界効果ト
ランジスタのゲート電極と前記光起電力ダイオードアレ
イのアノード部電極と前記サイリスタのアノード電極お
よび前記ゲート制御用光起電力ダイオードアレイ手段の
カソード部電極とを接続するとともに、前記サイリスタ
のＮ極ゲート電極，Ｐ極ゲート電極のうちの前記Ｎ極ゲ
ート電極と前記ゲート制御用光起電力ダイオードアレイ
手段のアノード部電極と前記光起電力ダイオードアレイ
のアノード部電極から前記ゲート制御用光起電力ダイオ
ードアレイ手段での光起電圧分と同等の段数になる光起
電力ダイオードのカソード電極とを接続し、前記電界効
果トランジスタのソース電極，バックゲート電極と前記
光起電力ダイオードアレイのカソード部電極および前記
サイリスタのカソード電極とを接続することを特徴とす
るソリッドステートリレー。 - 【請求項２】 前記ゲート制御用光起電力ダイオードア
レイ手段とは異なる別のゲート制御用光起電力ダイオー
ドアレイ手段を設け、前記サイリスタの前記Ｎ極ゲート
電極，Ｐ極ゲート電極のうちの前記Ｐ極ゲート電極と前
記別のゲート制御用光起電力ダイオードアレイ手段のカ
ソード部電極と前記光起電力ダイオードアレイのカソー
ド部電極から前記別のゲート制御用光起電力ダイオード
アレイ手段での光起電圧分と同等になる段数の光起電力
ダイオードのアノード電極とを接続するとともに、前記
電界効果トランジスタのソース電極と前記光起電力ダイ
オードアレイのカソード部電極と前記サイリスタのカソ
ード電極と前記別のゲート制御用光起電力ダイオードア
レイ手段のアノード部電極とを接続した請求項１記載の
ソリッドステートリレー。 - 【請求項３】 前記半導体発光素子を１個で形成したと
き、前記光起電力ダイオードアレイと前記ゲート制御用
光起電力ダイオードアレイ手段とを前記１個の半導体発
光素子からの光を受光することにより光起電力を発生す
る請求項１記載のソリッドステートリレー。 - 【請求項４】 前記半導体発光素子を複数個で形成した
とき、前記光起電力ダイオードアレイと前記ゲート制御
用光起電力ダイオードアレイ手段とを各々異る半導体発
光素子からの光を受光することにより光起電力を発生す
る請求項１記載のソリッドステートリレー。 - 【請求項５】 前記ゲート制御用光起電力ダイオードア
レイ手段は、複数個の光起電力ダイオードを直列接続に
より構成した請求項１記載のソリッドステートリレー。 - 【請求項６】 入力信号により発光する少なくとも１個
以上の半導体発光素子と、前記１個以上の半導体発光素
子に光結合された光起電力ダイオードアレイと、前記光
起電力ダイオードアレイで発生した光起電力により駆動
される電界効果トランジスタと、前記電界効果トランジ
スタをオフさせるためのサイリスタとを備えたソリッド
ステートリレーにおいて、前記サイリスタを駆動制御す
るために前記サイリスタのＮ極ゲート電極，Ｐ極ゲート
電極のうちの前記Ｎ極ゲート電極と前記光起電力ダイオ
ードアレイのアノード部電極との間に接続され且つ前記
１個以上の半導体発光素子からの光を受光し光起電力を
発生するフォトトランジスタと、前記フォトトランジス
タの動作を制御するための抵抗とを有し、前記フォトト
ランジスタのエミッタ電極と前記光起電力ダイオードア
レイの前記アノード部電極と前記抵抗の一方の端子とを
接続するとともに、前記フォトトランジスタのコレクタ
電極と前記サイリスタの前記Ｎ極ゲート電極とを接続し
且つ前記フォトトランジスタのベース電極と前記抵抗の
他方の端子と前記サイリスタのアノード電極と前記電界
効果トランジスタのゲート電極とを接続し、前記光起電
力ダイオードアレイのカソード部電極と前記サイリスタ
のカソード電極と前記電界効果トランジスタのソース電
極およびバックゲート電極とを接続したことを特徴とす
るソリッドステートリレー。 - 【請求項７】 前記フォトトランジスタはｎｐｎ型フォ
トトランジスタを用い、前記フォトトランジスタの前記
エミッタ電極と前記コレクタ電極とを置換えて接続した
請求項６記載のソリッドステートリレー。 - 【請求項８】 前記フォトトランジスタはｐｎｐ型フォ
トトランジスタを用い、前記フォトトランジスタの前記
ベース電極と前記光起電力ダイオードアレイの前記アノ
ード部電極との間に接続していた前記抵抗を、前記フォ
トトランジスタの前記ベース電極と前記サイリスタの前
記アノード電極，前記電界効果トランジスタの前記ゲー
ト電極との間に接続し、前記フォトトランジスタの前記
エミッタ電極を前記サイリスタの前記アノード電極に接
続した請求項６記載のソリッドステートリレー。 - 【請求項９】 前記半導体発光素子を１個で形成したと
き、前記光起電力ダイオードアレイと前記フォトトラン
ジスタとを前記１個の半導体発光素子に光結合され、前
記半導体発光素子からの光を受光することにより前記光
起電力ダイオードアレイにおいて光起電力を発生すると
ともに、前記フォトトランジスタを駆動する構成とした
請求項６記載のソリッドステートリレー。 - 【請求項１０】 前記半導体発光素子を複数個で形成し
たとき、前記光起電力ダイオードアレイと前記フォトト
ランジスタとは前記半導体発光素子のうちのそれぞれ異
る半導体発光素子に光結合される請求項６記載のソリッ
ドステートリレー。 - 【請求項１１】 前記フォトトランジスタは、ｐｎｐ型
フォトトランジスタを用い、前記フォトトランジスタの
前記エミッタ電極と前記コレクタ電極とを置換えて接続
した請求項８記載のソリッドステートリレー。 - 【請求項１２】 入力信号により発光する少なくとも１
個以上の半導体発光素子と、前記１個以上の半導体発光
素子に光結合された光起電力ダイオードアレイと、前記
光起電力ダイオードアレイで発生した光起電力により駆
動される電界効果トランジスタと、前記電界効果トラン
ジスタをオフさせるためのサイリスタとを備えたソリッ
ドステートリレーにおいて、前記サイリスタを駆動制御
するために前記サイリスタのＮ極ゲート電極，Ｐ極ゲー
ト電極のうちの前記Ｎ極ゲート電極と前記光起電力ダイ
オードアレイのアノード部電極との間にコレクタ電極，
エミッタ電極が接続され且つ前記１個以上の半導体発光
素子からの光を受光し光 起電力を発生する第１のフォト
トランジスタと、前記第１のフォトトランジスタの動作
を制御するために前記第１のフォトトランジスタの前記
エミッタ電極とベース電極間へ接続された第１の抵抗
と、前記サイリスタの駆動を制御をするために前記サイ
リスタの前記Ｐ極ゲート電極と前記光起電力ダイオード
アレイの前記カソード部電極との間にコレクタ電極，エ
ミッタ電極が接続され且つ前記１個以上の半導体発光素
子からの光を受光し光起電力を発生する第２のフォトト
ランジスタと、前記第２のフォトトランジスタの動作を
制御するために前記第２のフォトトランジスタの前記エ
ミッタ電極とベース電極間へ接続された第２の抵抗とを
有し、前記第２のフォトトランジスタの前記ベース電極
と前記サイリスタの前記カソード電極と前記電界効果ト
ランジスタの前記ソース電極および前記バックゲート電
極とを接続し、前記第１のフォトトランジスタの前記ベ
ース電極と前記サイリスタの前記アノード電極と前記電
界効果トランジスタの前記ゲート電極とを接続したこと
を特徴とするソリッドステートリレー。 - 【請求項１３】 前記第１のフォトトランジスタはｎｐ
ｎ型フォトトランジスタを用い且つ前記第２のフォトト
ランジスタはｐｎｐ型フォトトランジスタを用い、前記
第２のフォトトランジスタの前記エミッタ電極と前記コ
レクタ電極とを置換えて接続した請求項１２記載のソリ
ッドステートリレー。 - 【請求項１４】 前記第１のフォトトランジスタはｎｐ
ｎ型フォトトランジスタを用い且つ前記第２のフォトト
ランジスタはｐｎｐ型フォトトランジスタを用い、前記
第２の抵抗を前記サイリスタの前記カソード電極と前記
ベース電極間へ接続替えし且つ前記第２のフォトトラン
ジスタの前記エミッタ電極を前記サイリスタの前記カソ
ード電極へ接続した請求項１２記載のソリッドステート
リレー。 - 【請求項１５】 前記第２のフォトトランジスタにおけ
る前記コレクタ電極を前記サイリスタの前記Ｐ極ゲート
から前記サイリスタの前記カソード電極へ且つ前記エミ
ッタ電極を前記光起電力ダイオードアレイの前記カソー
ド電極部から前記サイリスタの前記Ｐ極ゲートへそれぞ
れ接続替えし、前記第２の抵抗を前記第２のフォトトラ
ンジスタの前記ベース電極と前記サイリスタの前記カソ
ード電極間に接続するとともに、前記ベース電極を前記
光起電力ダイオードアレイの前 記カソード電極に接続し
た請求項１２記載のソリッドステートリレー。 - 【請求項１６】 前記半導体発光素子を１個で形成した
とき、前記光起電力ダイオードアレイと前記第１，第２
のフォトトランジスタとを前記１個の半導体発光素子に
光結合され、前記１個の半導体発光素子からの光を受光
することにより前記光起電力ダイオードアレイで光起電
力を発生する一方、前記第１，第２のフォトトランジス
タを駆動する請求項１２記載のソリッドステートリレ
ー。 - 【請求項１７】 前記半導体発光素子を複数個で形成し
たとき、前記光起電力ダイオードアレイと前記第１，第
２のフォトトランジスタは、各々異る半導体発光素子と
光結合され、前記異る半導体発光素子からの光を受光す
ることによりそれぞれ駆動される請求項１２記載のソリ
ッドステートリレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294843A JP2694808B2 (ja) | 1994-11-29 | 1994-11-29 | ソリッドステートリレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294843A JP2694808B2 (ja) | 1994-11-29 | 1994-11-29 | ソリッドステートリレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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1994
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| JPH08154046A (ja) | 1996-06-11 |
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