JP2521663B2 - 半導体リレ−回路 - Google Patents
半導体リレ−回路Info
- Publication number
- JP2521663B2 JP2521663B2 JP9421886A JP9421886A JP2521663B2 JP 2521663 B2 JP2521663 B2 JP 2521663B2 JP 9421886 A JP9421886 A JP 9421886A JP 9421886 A JP9421886 A JP 9421886A JP 2521663 B2 JP2521663 B2 JP 2521663B2
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- JP
- Japan
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- transistor
- field effect
- gate
- effect transistor
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- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明は、光起電力素子と電界効果トランジスタとを
用いた半導体リレー回路に関するものである。
用いた半導体リレー回路に関するものである。
（背景技術） 従来、第２図に示されるような半導体リレー回路が提
案されている。この回路は、入力端子（I1），（I2）間
に入力電流が流れると、発光ダイオード（Ｌ）が光信号
を発生し、その光信号をフォトダイオードアレイ（Ｄ）
が受けて、光起電力を発生する。この光起電力は出力用
の電界効果トランジスタ（Q1）のゲート・ソース間に印
加されて、電界効果トランジスタ（Q1）をオンさせるよ
うになっている。次に、入力端子（I1），（I2）間の入
力電流が無くなり、発光ダイオード（Ｌ）からの光信号
が無くなると、フォトダイオードアレイ（Ｄ）も光起電
力の発生を停止する。このとき、電界効果トランジスタ
（Q1）のゲート・ソース間に蓄えられた電荷は抵抗
（Ｒ）を介して放電する。これによって、電界効果トラ
ンジスタ（Q1）のゲート電位が低下し、電界効果トラン
ジスタ（Q1）をオフ状態にする。
案されている。この回路は、入力端子（I1），（I2）間
に入力電流が流れると、発光ダイオード（Ｌ）が光信号
を発生し、その光信号をフォトダイオードアレイ（Ｄ）
が受けて、光起電力を発生する。この光起電力は出力用
の電界効果トランジスタ（Q1）のゲート・ソース間に印
加されて、電界効果トランジスタ（Q1）をオンさせるよ
うになっている。次に、入力端子（I1），（I2）間の入
力電流が無くなり、発光ダイオード（Ｌ）からの光信号
が無くなると、フォトダイオードアレイ（Ｄ）も光起電
力の発生を停止する。このとき、電界効果トランジスタ
（Q1）のゲート・ソース間に蓄えられた電荷は抵抗
（Ｒ）を介して放電する。これによって、電界効果トラ
ンジスタ（Q1）のゲート電位が低下し、電界効果トラン
ジスタ（Q1）をオフ状態にする。
この回路においては、リレーの応答時間を決定するの
は、抵抗器（Ｒ）の抵抗値であり、この値を大きくする
とターンオン時間は短くなるが、ターンオフ時間は長く
なる。逆に、この値を小さくすると、ターンオフ時間は
短くなるが、ターンオン時間が長くなる。つまり、ター
ンオン時間とターンオフ時間とをどちらも短くすること
は出来なかった。
は、抵抗器（Ｒ）の抵抗値であり、この値を大きくする
とターンオン時間は短くなるが、ターンオフ時間は長く
なる。逆に、この値を小さくすると、ターンオフ時間は
短くなるが、ターンオン時間が長くなる。つまり、ター
ンオン時間とターンオフ時間とをどちらも短くすること
は出来なかった。
そこで、例えば、特表昭58-501395号公報に開示され
ているように、第１の光起電力素子を接続された第１の
電界効果トランジスタのゲート・ソース間に、光信号の
照射時にオフされ、光信号の遮断時にオンする第２の電
界効果トランジスタを接続することが提案されている
が、第２の電界効果トランジスタは第２の光起電力素子
により駆動されるデプレッション型のFETであるため、
光信号の遮断時には低インピーダンス状態となってい
る。このため、光信号の照射が開始されても、直ちには
第１の電界効果トランジスタのゲート・ソース間電圧が
立ち上がらず、まず、第２の電界効果トランジスタが高
インピーダンス状態に変化した後でなければ、主スイッ
チング素子としての第１の電界効果トランジスタのゲー
ト・ソース間電圧は立ち上がらず、これがスイッチング
動作を遅延させる要因となっていた。また、第１及び第
２の光起電力素子を必要とするので、非常に多数のフォ
トダイオードを必要とし、コスト高の要因となるという
問題があった。
ているように、第１の光起電力素子を接続された第１の
電界効果トランジスタのゲート・ソース間に、光信号の
照射時にオフされ、光信号の遮断時にオンする第２の電
界効果トランジスタを接続することが提案されている
が、第２の電界効果トランジスタは第２の光起電力素子
により駆動されるデプレッション型のFETであるため、
光信号の遮断時には低インピーダンス状態となってい
る。このため、光信号の照射が開始されても、直ちには
第１の電界効果トランジスタのゲート・ソース間電圧が
立ち上がらず、まず、第２の電界効果トランジスタが高
インピーダンス状態に変化した後でなければ、主スイッ
チング素子としての第１の電界効果トランジスタのゲー
ト・ソース間電圧は立ち上がらず、これがスイッチング
動作を遅延させる要因となっていた。また、第１及び第
２の光起電力素子を必要とするので、非常に多数のフォ
トダイオードを必要とし、コスト高の要因となるという
問題があった。
（発明の目的） 本発明は上述のような点に鑑みてなされたものであ
り、その目的とするところは、第２の光起電力素子とし
ての多数個のフォトダイオードの直列アレイを追加する
ことなく、簡単且つ安価な構成でありながら、ターンオ
ン時間及びターンオフ時間のどちらも短くすることがで
きるようにした半導体リレー回路を提供するにある。
り、その目的とするところは、第２の光起電力素子とし
ての多数個のフォトダイオードの直列アレイを追加する
ことなく、簡単且つ安価な構成でありながら、ターンオ
ン時間及びターンオフ時間のどちらも短くすることがで
きるようにした半導体リレー回路を提供するにある。
（発明の開示） 本発明に係る半導体リレー回路にあっては、第１図に
示されるように、電界効果トランジスタ（Q1）のゲート
・ソース間に光起電力素子たるフォトダイオードアレイ
（Ｄ）を接続した半導体リレー回路において、フォトダ
イオードアレイ（Ｄ）と並列に、ノーマリ・オフ形のト
ランジスタよりなる第２のトランジスタ（Q2）を接続
し、第２のトランジスタ（Q2）の一方の通電端子と制御
端子との間に、前記フォトダイオードアレイを付勢する
光信号にて導通する光導電性素子たるフォトトランジス
タ（Ｐ）を、光信号の照射時に第２のトランジスタ
（Q2）がオフされるように接続し、第２のトランジスタ
（Q2）の他方の通電端子と制御端子との間に抵抗器
（Ｒ）を、光信号の遮断時に前記電界効果トランジスタ
（Q1）のゲート・ソース間蓄積電圧が前記抵抗器（Ｒ）
を介して制御端子に印加されて第２のトランジスタ
（Q2）がオンされるように接続したものである。
示されるように、電界効果トランジスタ（Q1）のゲート
・ソース間に光起電力素子たるフォトダイオードアレイ
（Ｄ）を接続した半導体リレー回路において、フォトダ
イオードアレイ（Ｄ）と並列に、ノーマリ・オフ形のト
ランジスタよりなる第２のトランジスタ（Q2）を接続
し、第２のトランジスタ（Q2）の一方の通電端子と制御
端子との間に、前記フォトダイオードアレイを付勢する
光信号にて導通する光導電性素子たるフォトトランジス
タ（Ｐ）を、光信号の照射時に第２のトランジスタ
（Q2）がオフされるように接続し、第２のトランジスタ
（Q2）の他方の通電端子と制御端子との間に抵抗器
（Ｒ）を、光信号の遮断時に前記電界効果トランジスタ
（Q1）のゲート・ソース間蓄積電圧が前記抵抗器（Ｒ）
を介して制御端子に印加されて第２のトランジスタ
（Q2）がオンされるように接続したものである。
本発明にあっては、このように構成されているので、
光信号の照射時には電界効果トランジスタ（Q1）のゲー
ト・ソース間のインピーダンスが高くなって、ゲート電
位が急速に上昇し、また、光信号の遮断時には電界効果
トランジスタ（Q1）のゲート・ソース間のインピーダン
スが低くなって、ゲート電位が急速に降下するものであ
り、したがって、ターンオフ時間及びターンオフ時間の
いずれをも短縮することができるものである。また、特
表昭58-501395号公報に開示されているように、第２の
トランジスタとして、第２の光起電力素子により駆動さ
れるデプレッション型FETを用いる場合に比べると、第
２の光起電力素子としての多数個のフォトダイオードの
直列アレイを追加する必要が無いので、簡単且つ安価な
構成で実現でき、しかも、光信号の照射が開始された
後、デプレッション型FETが高インピーダンス状態にな
るまでスイッチング動作が遅延するという欠点も解消で
きる。
光信号の照射時には電界効果トランジスタ（Q1）のゲー
ト・ソース間のインピーダンスが高くなって、ゲート電
位が急速に上昇し、また、光信号の遮断時には電界効果
トランジスタ（Q1）のゲート・ソース間のインピーダン
スが低くなって、ゲート電位が急速に降下するものであ
り、したがって、ターンオフ時間及びターンオフ時間の
いずれをも短縮することができるものである。また、特
表昭58-501395号公報に開示されているように、第２の
トランジスタとして、第２の光起電力素子により駆動さ
れるデプレッション型FETを用いる場合に比べると、第
２の光起電力素子としての多数個のフォトダイオードの
直列アレイを追加する必要が無いので、簡単且つ安価な
構成で実現でき、しかも、光信号の照射が開始された
後、デプレッション型FETが高インピーダンス状態にな
るまでスイッチング動作が遅延するという欠点も解消で
きる。
以下、本発明の好ましい実施例を図面と共に説明す
る。第１図は本発明の一実施例に係る半導体リレー回路
の回路図である。入力端子（I1），（I2）間には、電圧
源（Ｅ）と抵抗（ｒ）の直列回路が接続されている。入
力端子（I1），（I2）間には発光ダイオード（Ｌ）が接
続されており、入力電流があるときには、発光ダイオー
ド（Ｌ）が光信号を発生する。この光信号は、フォトダ
イオードアレイ（Ｄ）とフォトトランジスタ（Ｐ）とに
同時に照射される。フォトダイオードアレイ（Ｄ）は、
光信号の照射により光起電力を発生する。この光起電力
は出力用のエンハンスメントモードのMOS形電界効果ト
ランジスタ（Q1）のゲート・ソース間に印加されてい
る。フォトダイオードアレイ（Ｄ）は、その光起電力が
電界効果トランジスタ（Q1）のゲート・ソース間のスレ
ショルド電圧よりも高くなるように、複数個のフォトダ
イオードを直列接続して構成されている。フォトトラン
ジスタ（Ｐ）は、光信号の受光時には導通状態となり、
光信号の遮断時には非導通状態となる光導電性素子であ
る。フォトトランジスタ（Ｐ）は抵抗器（Ｒ）と直列的
に接続されており、この直列回路は、フォトダイオード
アレイ（Ｄ）の両端に並列的に接続されている。また、
この直列回路の分圧点には、エンハンスメントモードの
ＮチャンネルMOS形のトランジスタ（Q2）のゲートが接
続されている。このトランジスタ（Q2）のドレイン・ソ
ース間は、出力用の電界効果トランジスタ（Q1）のゲー
ト・ソース間に、フォトダイオードアレイ（Ｄ）と並列
的に接続されている。したがって、トランジスタ（Q2）
のドレイン・ゲート間には抵抗器（Ｒ）が並列接続さ
れ、ゲート・ソース間にはフォトトランジスタ（Ｐ）が
並列接続されることになる。出力用の電界効果トランジ
スタ（Q1）のドレイン・ソース間は出力端子（O1），
（O2）を介して、負荷（Ｚ）と電源（Ｖ）との直列回路
に接続されており、電界効果トランジスタ（Q1）のドレ
イン・ソース間が導通することにより、電源（Ｖ）から
負荷（Ｚ）に電流が供給され、また、電界効果トランジ
スタ（Q1）のドレイン・ソース間が遮断されることによ
り、電源（Ｖ）から負荷（Ｚ）への電流供給が遮断され
るようになっている。
る。第１図は本発明の一実施例に係る半導体リレー回路
の回路図である。入力端子（I1），（I2）間には、電圧
源（Ｅ）と抵抗（ｒ）の直列回路が接続されている。入
力端子（I1），（I2）間には発光ダイオード（Ｌ）が接
続されており、入力電流があるときには、発光ダイオー
ド（Ｌ）が光信号を発生する。この光信号は、フォトダ
イオードアレイ（Ｄ）とフォトトランジスタ（Ｐ）とに
同時に照射される。フォトダイオードアレイ（Ｄ）は、
光信号の照射により光起電力を発生する。この光起電力
は出力用のエンハンスメントモードのMOS形電界効果ト
ランジスタ（Q1）のゲート・ソース間に印加されてい
る。フォトダイオードアレイ（Ｄ）は、その光起電力が
電界効果トランジスタ（Q1）のゲート・ソース間のスレ
ショルド電圧よりも高くなるように、複数個のフォトダ
イオードを直列接続して構成されている。フォトトラン
ジスタ（Ｐ）は、光信号の受光時には導通状態となり、
光信号の遮断時には非導通状態となる光導電性素子であ
る。フォトトランジスタ（Ｐ）は抵抗器（Ｒ）と直列的
に接続されており、この直列回路は、フォトダイオード
アレイ（Ｄ）の両端に並列的に接続されている。また、
この直列回路の分圧点には、エンハンスメントモードの
ＮチャンネルMOS形のトランジスタ（Q2）のゲートが接
続されている。このトランジスタ（Q2）のドレイン・ソ
ース間は、出力用の電界効果トランジスタ（Q1）のゲー
ト・ソース間に、フォトダイオードアレイ（Ｄ）と並列
的に接続されている。したがって、トランジスタ（Q2）
のドレイン・ゲート間には抵抗器（Ｒ）が並列接続さ
れ、ゲート・ソース間にはフォトトランジスタ（Ｐ）が
並列接続されることになる。出力用の電界効果トランジ
スタ（Q1）のドレイン・ソース間は出力端子（O1），
（O2）を介して、負荷（Ｚ）と電源（Ｖ）との直列回路
に接続されており、電界効果トランジスタ（Q1）のドレ
イン・ソース間が導通することにより、電源（Ｖ）から
負荷（Ｚ）に電流が供給され、また、電界効果トランジ
スタ（Q1）のドレイン・ソース間が遮断されることによ
り、電源（Ｖ）から負荷（Ｚ）への電流供給が遮断され
るようになっている。
以下、第１図回路の動作について説明する。まず、入
力端子（I1），（I2）間に入力電流が無いときには、発
光ダイオード（Ｌ）は発光せず、フォトダイオードアレ
イ（Ｄ）には光起電力が発生しないから、出力用の電界
効果トランジスタ（Q1）はオフ状態である。次に、入力
端子（I1），（I2）間に入力電流が流れると、発光ダイ
オード（Ｌ）が入力電流に応じて発光し、フォトダイオ
ードアレイ（Ｄ）の両端に光起電力が発生して、出力用
の電界効果トランジスタ（Q1）のゲート電位を上昇させ
る。このとき、トランジスタ（Q2）のゲート・ソース間
に接続されているフォトトランジスタ（Ｐ）にも光が照
射され、このフォトトランジスタ（Ｐ）がオン状態とな
り、トランジスタ（Q2）はゲート・ソース間の電圧が上
昇しないので、オフ状態を維持する。また、このときに
フォトダイオードアレイ（Ｄ）から流れる電流は、抵抗
（Ｒ）を通る電流のみであり、この抵抗を十分に大きく
することにより、フォトダイオードアレイ（Ｄ）から流
れる電流を小さくすることができ、これによって、電界
効果トランジスタ（Q1）のゲート・ソース間電圧を速や
かに上昇させ、ターンオフ時間を速めることができる。
力端子（I1），（I2）間に入力電流が無いときには、発
光ダイオード（Ｌ）は発光せず、フォトダイオードアレ
イ（Ｄ）には光起電力が発生しないから、出力用の電界
効果トランジスタ（Q1）はオフ状態である。次に、入力
端子（I1），（I2）間に入力電流が流れると、発光ダイ
オード（Ｌ）が入力電流に応じて発光し、フォトダイオ
ードアレイ（Ｄ）の両端に光起電力が発生して、出力用
の電界効果トランジスタ（Q1）のゲート電位を上昇させ
る。このとき、トランジスタ（Q2）のゲート・ソース間
に接続されているフォトトランジスタ（Ｐ）にも光が照
射され、このフォトトランジスタ（Ｐ）がオン状態とな
り、トランジスタ（Q2）はゲート・ソース間の電圧が上
昇しないので、オフ状態を維持する。また、このときに
フォトダイオードアレイ（Ｄ）から流れる電流は、抵抗
（Ｒ）を通る電流のみであり、この抵抗を十分に大きく
することにより、フォトダイオードアレイ（Ｄ）から流
れる電流を小さくすることができ、これによって、電界
効果トランジスタ（Q1）のゲート・ソース間電圧を速や
かに上昇させ、ターンオフ時間を速めることができる。
次に、入力端子（I1），（I2）間の入力電流が再びゼ
ロになると、発光ダイオード（Ｌ）からの光照射が無く
なり、フォトダイオードアレイ（Ｄ）には光起電力は発
生せず、フォトトランジスタ（Ｐ）にも光電流は流れな
い。ただし、出力用の電界効果トランジスタ（Q1）のゲ
ート電位は、ゲート・ソース間に蓄えられた電荷のため
に、ゼロとなるまでに少し時間が必要である。この時間
をできるだけ小さくするために、トランジスタ（Q2）が
電界効果トランジスタ（Q1）のゲート・ソース間に接続
されている。つまり、フォトトランジスタ（Ｐ）への光
照射がなくなって光電流が流れなくなり、かつ、トラン
ジスタ（Q2）のドレイン・ソース間に電圧が存在してお
り、この電圧によってトランジスタ（Q2）のゲート電位
が抵抗器（Ｒ）を介してトランジスタ（Q2）のドレイン
電位と同じレベルとなることにより、トランジスタ
（Q2）がオン状態となり、出力用の電界効果トランジス
タ（Q1）のゲート・ソース間に蓄えられた電荷は、トラ
ンジスタ（Q2）を介して急速に放電される。よって、出
力用電界効果トランジスタ（Q1）のターンオフ時間を短
くすることができる。
ロになると、発光ダイオード（Ｌ）からの光照射が無く
なり、フォトダイオードアレイ（Ｄ）には光起電力は発
生せず、フォトトランジスタ（Ｐ）にも光電流は流れな
い。ただし、出力用の電界効果トランジスタ（Q1）のゲ
ート電位は、ゲート・ソース間に蓄えられた電荷のため
に、ゼロとなるまでに少し時間が必要である。この時間
をできるだけ小さくするために、トランジスタ（Q2）が
電界効果トランジスタ（Q1）のゲート・ソース間に接続
されている。つまり、フォトトランジスタ（Ｐ）への光
照射がなくなって光電流が流れなくなり、かつ、トラン
ジスタ（Q2）のドレイン・ソース間に電圧が存在してお
り、この電圧によってトランジスタ（Q2）のゲート電位
が抵抗器（Ｒ）を介してトランジスタ（Q2）のドレイン
電位と同じレベルとなることにより、トランジスタ
（Q2）がオン状態となり、出力用の電界効果トランジス
タ（Q1）のゲート・ソース間に蓄えられた電荷は、トラ
ンジスタ（Q2）を介して急速に放電される。よって、出
力用電界効果トランジスタ（Q1）のターンオフ時間を短
くすることができる。
なお、第２のトランジスタ（Q2）は、バイポーラトラ
ンジスタでも良く、この場合には、コレクタがドレイン
に、ベースがゲートに、エミッタがソースに夫々対応す
るように接続すれば良い。また、フォトトランジスタ
（Ｐ）は、光導電性素子であれば良く、フォトダイオー
ド等であっても良い。さらに、出力用の電界効果トラン
ジスタは、エンハンスメントモード（ノーマリ・オフ
形）の場合について説明したが、デプレッションモード
（ノーマリ・オン形）の場合でも同様のことが言えるも
のであり、本発明の技術思想がそのまま適用できる。
ンジスタでも良く、この場合には、コレクタがドレイン
に、ベースがゲートに、エミッタがソースに夫々対応す
るように接続すれば良い。また、フォトトランジスタ
（Ｐ）は、光導電性素子であれば良く、フォトダイオー
ド等であっても良い。さらに、出力用の電界効果トラン
ジスタは、エンハンスメントモード（ノーマリ・オフ
形）の場合について説明したが、デプレッションモード
（ノーマリ・オン形）の場合でも同様のことが言えるも
のであり、本発明の技術思想がそのまま適用できる。
（発明の効果） 本発明は上述のように構成されているので、出力用の
電界効果トランジスタのゲート・ソース間のインピーダ
ンスを、ターンオン時とターンオフ時とで大きく変える
ことができ、そのどちらの時間をも頗る速くすることが
できるから、高速なスイッチングが可能になるという効
果がある。また、出力用の電界効果トランジスタのゲー
ト・ソース間に接続される第２のトランジスタとして、
第２の光起電力素子により駆動されるデプレッション型
FETを用いる場合に比べると、第２の光起電力素子とし
ての多数個のフォトダイオードの直列アレイを追加する
必要が無いので、簡単且つ安価な構成で実現できるとい
う利点があり、しかも、光信号の照射が開始された後、
デプレッション型FETが高インピーダンス状態になるま
でスイッチング動作が遅延するという欠点も解消できる
という効果がある。
電界効果トランジスタのゲート・ソース間のインピーダ
ンスを、ターンオン時とターンオフ時とで大きく変える
ことができ、そのどちらの時間をも頗る速くすることが
できるから、高速なスイッチングが可能になるという効
果がある。また、出力用の電界効果トランジスタのゲー
ト・ソース間に接続される第２のトランジスタとして、
第２の光起電力素子により駆動されるデプレッション型
FETを用いる場合に比べると、第２の光起電力素子とし
ての多数個のフォトダイオードの直列アレイを追加する
必要が無いので、簡単且つ安価な構成で実現できるとい
う利点があり、しかも、光信号の照射が開始された後、
デプレッション型FETが高インピーダンス状態になるま
でスイッチング動作が遅延するという欠点も解消できる
という効果がある。
第１図は本発明の一実施例に係る半導体リレー回路の回
路図、第２図は従来例の回路図である。 （Ｄ）はフォトダイオードアレイ、（Ｐ）はフォトトラ
ンジスタ、（Q1）は電界効果トランジスタ、（Q2）はト
ランジスタ、（Ｒ）は抵抗器である。
路図、第２図は従来例の回路図である。 （Ｄ）はフォトダイオードアレイ、（Ｐ）はフォトトラ
ンジスタ、（Q1）は電界効果トランジスタ、（Q2）はト
ランジスタ、（Ｒ）は抵抗器である。
Claims (1)
- 【請求項１】電界効果トランジスタのゲート・ソース間
に光起電力素子を接続した半導体リレー回路において、
光起電力素子と並列に、ノーマリ・オフ形のトランジス
タよりなる第２のトランジスタを接続し、第２のトラン
ジスタの一方の通電端子と制御端子との間に、前記光起
電力素子を付勢する光信号にて導通する光導電性素子
を、光信号の照射時に第２のトランジスタがオフされる
ように接続し、第２のトランジスタの他方の通電端子と
制御端子との間に抵抗器を、光信号の遮断時に前記電界
効果トランジスタのゲート・ソース間蓄積電圧が前記抵
抗器を介して制御端子に印加されて第２のトランジスタ
がオンされるように接続して成ることを特徴とする半導
体リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9421886A JP2521663B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体リレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9421886A JP2521663B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体リレ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62250719A JPS62250719A (ja) | 1987-10-31 |
| JP2521663B2 true JP2521663B2 (ja) | 1996-08-07 |
Family
ID=14104174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9421886A Expired - Lifetime JP2521663B2 (ja) | 1986-04-23 | 1986-04-23 | 半導体リレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521663B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351681A (ja) * | 1986-08-20 | 1988-03-04 | Agency Of Ind Science & Technol | 半導体装置 |
| JPH0748559B2 (ja) * | 1988-11-30 | 1995-05-24 | シャープ株式会社 | 半導体装置 |
| JP2681885B2 (ja) * | 1989-02-23 | 1997-11-26 | 工業技術院長 | スイッチング装置 |
| JPH06296128A (ja) * | 1993-04-07 | 1994-10-21 | Murata Mach Ltd | パワー回路 |
| US5467047A (en) * | 1994-07-15 | 1995-11-14 | Motorola, Inc. | Power transistor rapid turn off circuit for saving power |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054098A (ja) * | 1983-09-01 | 1985-03-28 | 横河電機株式会社 | ２線式伝送回路 |
-
1986
- 1986-04-23 JP JP9421886A patent/JP2521663B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62250719A (ja) | 1987-10-31 |
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