JP3451810B2 - 光結合型半導体リレー - Google Patents
光結合型半導体リレーInfo
- Publication number
- JP3451810B2 JP3451810B2 JP24264495A JP24264495A JP3451810B2 JP 3451810 B2 JP3451810 B2 JP 3451810B2 JP 24264495 A JP24264495 A JP 24264495A JP 24264495 A JP24264495 A JP 24264495A JP 3451810 B2 JP3451810 B2 JP 3451810B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- source
- photodiode array
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、光結合方式を用い
て入出力回路間を絶縁した光結合型半導体リレーに関す
るものであり、特に、緩やかな状態移行を実現するソフ
トオン・ソフトオフ型の光結合型半導体リレーに関する
ものである。
て入出力回路間を絶縁した光結合型半導体リレーに関す
るものであり、特に、緩やかな状態移行を実現するソフ
トオン・ソフトオフ型の光結合型半導体リレーに関する
ものである。
【０００２】
【従来の技術】図３に基づいて従来のソフトオン・ソフ
トオフ型の光結合型半導体リレーの一例について説明す
る。図で、１は入力端子７Ａ，７Ｂ間に接続された発光
ダイオード、２は発光ダイオード１の光信号を受光する
ように配置された、発光ダイオード１の光信号を受光し
て光起電力を発するフォトダイオードアレイ、３は、フ
ォトダイオードアレイ２の光起電力が、ゲート・ソース
間に印加されて、ドレイン・ソース間が非導通状態から
導通状態に切り替わる、ｎチャネルエンハンスメント型
の出力用ＭＯＳＦＥＴであり、出力用ＭＯＳＦＥＴ３の
ゲートは、フォトダイオードアレイ２のアノードに接続
され、出力用ＭＯＳＦＥＴ３のソースは、後述する第１
ＭＯＳＦＥＴ４を制御するために接続された高抵抗素子
５を介してフォトダイオードアレイ２のカソードに接続
されている。また、出力用ＭＯＳＦＥＴ３のドレイン及
びソースは、それぞれ、出力端子８Ａ，８Ｂに接続され
ている。
トオフ型の光結合型半導体リレーの一例について説明す
る。図で、１は入力端子７Ａ，７Ｂ間に接続された発光
ダイオード、２は発光ダイオード１の光信号を受光する
ように配置された、発光ダイオード１の光信号を受光し
て光起電力を発するフォトダイオードアレイ、３は、フ
ォトダイオードアレイ２の光起電力が、ゲート・ソース
間に印加されて、ドレイン・ソース間が非導通状態から
導通状態に切り替わる、ｎチャネルエンハンスメント型
の出力用ＭＯＳＦＥＴであり、出力用ＭＯＳＦＥＴ３の
ゲートは、フォトダイオードアレイ２のアノードに接続
され、出力用ＭＯＳＦＥＴ３のソースは、後述する第１
ＭＯＳＦＥＴ４を制御するために接続された高抵抗素子
５を介してフォトダイオードアレイ２のカソードに接続
されている。また、出力用ＭＯＳＦＥＴ３のドレイン及
びソースは、それぞれ、出力端子８Ａ，８Ｂに接続され
ている。
【０００３】次に、４は出力用ＭＯＳＦＥＴ３のゲート
・ソース間の蓄積電荷の放電経路を形成する、ｎチャネ
ルデプレッション型（ノーマリ・オン型）の第１ＭＯＳ
ＦＥＴで、第１ＭＯＳＦＥＴ４のゲートは、フォトダイ
オードアレイ２のカソードに接続され、ソースは、出力
用ＭＯＳＦＥＴ３のソースに接続され、ドレインは、高
抵抗素子６を介して出力用ＭＯＳＦＥＴ３のゲートに接
続されている。
・ソース間の蓄積電荷の放電経路を形成する、ｎチャネ
ルデプレッション型（ノーマリ・オン型）の第１ＭＯＳ
ＦＥＴで、第１ＭＯＳＦＥＴ４のゲートは、フォトダイ
オードアレイ２のカソードに接続され、ソースは、出力
用ＭＯＳＦＥＴ３のソースに接続され、ドレインは、高
抵抗素子６を介して出力用ＭＯＳＦＥＴ３のゲートに接
続されている。
【０００４】図３に示す光結合型半導体リレーにおい
て、入力端子７Ａ，７Ｂを介して、発光ダイオード１に
入力信号が印加され、フォトダイオードアレイ２が光起
電力を発生させると、高抵抗素子６と、ノーマリ・オン
型の第１ＭＯＳＦＥＴ４のドレイン・ソース間と、高抵
抗素子５を介して光電流が流れ、高抵抗素子６及び高抵
抗素子５の両端に電圧が発生する。高抵抗素子５の両端
に発生した電圧により、ノーマリ・オン型の第１ＭＯＳ
ＦＥＴ４が高抵抗状態にバイアスされるので、出力用Ｍ
ＯＳＦＥＴ３のゲート・ソース間に、フォトダイオード
アレイ２の光起電力が印加されて出力用ＭＯＳＦＥＴ３
がオン状態となる。この時、出力用ＭＯＳＦＥＴ３のゲ
ート・ソース間容量へ電荷が蓄積されるスピードは、高
抵抗素子５により制限されるため、その勾配（ゲート・
ソース間電圧の立ち上がり時の勾配）は緩やかであり、
出力用ＭＯＳＦＥＴ３の緩やかなオン状態移行が実現さ
れる。
て、入力端子７Ａ，７Ｂを介して、発光ダイオード１に
入力信号が印加され、フォトダイオードアレイ２が光起
電力を発生させると、高抵抗素子６と、ノーマリ・オン
型の第１ＭＯＳＦＥＴ４のドレイン・ソース間と、高抵
抗素子５を介して光電流が流れ、高抵抗素子６及び高抵
抗素子５の両端に電圧が発生する。高抵抗素子５の両端
に発生した電圧により、ノーマリ・オン型の第１ＭＯＳ
ＦＥＴ４が高抵抗状態にバイアスされるので、出力用Ｍ
ＯＳＦＥＴ３のゲート・ソース間に、フォトダイオード
アレイ２の光起電力が印加されて出力用ＭＯＳＦＥＴ３
がオン状態となる。この時、出力用ＭＯＳＦＥＴ３のゲ
ート・ソース間容量へ電荷が蓄積されるスピードは、高
抵抗素子５により制限されるため、その勾配（ゲート・
ソース間電圧の立ち上がり時の勾配）は緩やかであり、
出力用ＭＯＳＦＥＴ３の緩やかなオン状態移行が実現さ
れる。
【０００５】次に、発光ダイオード１への入力信号が遮
断されると、フォトダイオードアレイ２の光起電力が消
失し、高抵抗素子５の両端電圧が消失するので、ノーマ
リ・オン型の第１ＭＯＳＦＥＴ４はオン状態に戻る。こ
れにより、出力用ＭＯＳＦＥＴ３のゲート・ソース間に
蓄積された電荷は、高抵抗素子６と第１ＭＯＳＦＥＴ４
を介して放電され、出力用ＭＯＳＦＥＴ３はオフ状態と
なる。この時、出力用ＭＯＳＦＥＴ３のゲート・ソース
間容量に蓄積されていた電荷が放電されるスピードは、
高抵抗素子６により制限されるため、その勾配（ゲート
・ソース間電圧の立ち下がり時の勾配）は緩やかであ
り、出力用ＭＯＳＦＥＴ３の緩やかなオフ状態移行が実
現される。
断されると、フォトダイオードアレイ２の光起電力が消
失し、高抵抗素子５の両端電圧が消失するので、ノーマ
リ・オン型の第１ＭＯＳＦＥＴ４はオン状態に戻る。こ
れにより、出力用ＭＯＳＦＥＴ３のゲート・ソース間に
蓄積された電荷は、高抵抗素子６と第１ＭＯＳＦＥＴ４
を介して放電され、出力用ＭＯＳＦＥＴ３はオフ状態と
なる。この時、出力用ＭＯＳＦＥＴ３のゲート・ソース
間容量に蓄積されていた電荷が放電されるスピードは、
高抵抗素子６により制限されるため、その勾配（ゲート
・ソース間電圧の立ち下がり時の勾配）は緩やかであ
り、出力用ＭＯＳＦＥＴ３の緩やかなオフ状態移行が実
現される。
【０００６】
【発明が解決しようとする課題】図３に示した従来の光
結合型半導体リレーをＩＣ化した場合、ノーマリ・オン
型の第１ＭＯＳＦＥＴ４は、フォトダイオードアレイ２
の近傍に形成されるので、発光ダイオード１の光信号
は、フォトダイオードアレイ２のみでなく、ノーマリ・
オン型の第１ＭＯＳＦＥＴ４にも照射されていた。この
ような構造のため、発光ダイオード１が過大な光信号を
発すると、ノーマリ・オン型の第１ＭＯＳＦＥＴ４のＰ
Ｎ接合において光電流が発生し、この光電流が高抵抗素
子５を介して流れ、高抵抗素子５の両端電圧が増加する
という現象が発生していた。これにより、出力用ＭＯＳ
ＦＥＴ３のゲート・ソース間電圧が減少し、出力用ＭＯ
ＳＦＥＴ３がオフに至り誤動作するという問題点があっ
た。
結合型半導体リレーをＩＣ化した場合、ノーマリ・オン
型の第１ＭＯＳＦＥＴ４は、フォトダイオードアレイ２
の近傍に形成されるので、発光ダイオード１の光信号
は、フォトダイオードアレイ２のみでなく、ノーマリ・
オン型の第１ＭＯＳＦＥＴ４にも照射されていた。この
ような構造のため、発光ダイオード１が過大な光信号を
発すると、ノーマリ・オン型の第１ＭＯＳＦＥＴ４のＰ
Ｎ接合において光電流が発生し、この光電流が高抵抗素
子５を介して流れ、高抵抗素子５の両端電圧が増加する
という現象が発生していた。これにより、出力用ＭＯＳ
ＦＥＴ３のゲート・ソース間電圧が減少し、出力用ＭＯ
ＳＦＥＴ３がオフに至り誤動作するという問題点があっ
た。
【０００７】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、発光ダイオードが過大な
光信号を発した場合でも誤動作を防止することができる
光結合型半導体リレーの構造を提供することにある。
で、その目的とするところは、発光ダイオードが過大な
光信号を発した場合でも誤動作を防止することができる
光結合型半導体リレーの構造を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の光結合型半導体リレーは、入力信号
に応答して光信号を発する発光ダイオードと、その発光
ダイオードの光信号を受光するように配置されたフォト
ダイオードアレイと、そのフォトダイオードアレイの光
起電力が、ゲート・ソース間に印加されて、ドレイン・
ソース間が非導通状態から導通状態に切り替わる出力用
ＭＯＳＦＥＴと、ゲートが前記フォトダイオードアレイ
のカソードに接続された、前記出力用ＭＯＳＦＥＴのゲ
ート・ソース間の蓄積電荷の放電経路を形成するノーマ
リ・オン型の第１ＭＯＳＦＥＴと、前記出力用ＭＯＳＦ
ＥＴのソースと前記フォトダイオードアレイのカソード
間に接続された高抵抗素子と、前記第１ＭＯＳＦＥＴの
ソースと前記フォトダイオードアレイのカソード間に接
続された、前記第１ＭＯＳＦＥＴを制御する抵抗素子と
からなることを特徴とするものである。
め、請求項１記載の光結合型半導体リレーは、入力信号
に応答して光信号を発する発光ダイオードと、その発光
ダイオードの光信号を受光するように配置されたフォト
ダイオードアレイと、そのフォトダイオードアレイの光
起電力が、ゲート・ソース間に印加されて、ドレイン・
ソース間が非導通状態から導通状態に切り替わる出力用
ＭＯＳＦＥＴと、ゲートが前記フォトダイオードアレイ
のカソードに接続された、前記出力用ＭＯＳＦＥＴのゲ
ート・ソース間の蓄積電荷の放電経路を形成するノーマ
リ・オン型の第１ＭＯＳＦＥＴと、前記出力用ＭＯＳＦ
ＥＴのソースと前記フォトダイオードアレイのカソード
間に接続された高抵抗素子と、前記第１ＭＯＳＦＥＴの
ソースと前記フォトダイオードアレイのカソード間に接
続された、前記第１ＭＯＳＦＥＴを制御する抵抗素子と
からなることを特徴とするものである。
【０００９】請求項２記載の光結合型半導体リレーは、
請求項１記載の光結合型半導体リレーで、ゲートが前記
出力用ＭＯＳＦＥＴのソースに接続された、ノーマリ・
オフ型の第２ＭＯＳＦＥＴが、前記フォトダイオードア
レイのアノード・カソード間に接続されていることを特
徴とするものである。
請求項１記載の光結合型半導体リレーで、ゲートが前記
出力用ＭＯＳＦＥＴのソースに接続された、ノーマリ・
オフ型の第２ＭＯＳＦＥＴが、前記フォトダイオードア
レイのアノード・カソード間に接続されていることを特
徴とするものである。
【００１０】請求項１及び請求項２記載の光結合型半導
体リレーは、出力用ＭＯＳＦＥＴのソースとフォトダイ
オードアレイのカソード間に、放電経路を構成する、ノ
ーマリ・オン型の第１ＭＯＳＦＥＴを制御する抵抗素子
を設けないように回路を構成して、発光ダイオードが過
大な光信号を発した場合の誤動作を防止するように構成
したことを特徴とするものである。つまり、請求項１及
び請求項２記載の光結合型半導体リレーは、ノーマリ・
オン型の第１ＭＯＳＦＥＴを制御する高抵抗素子を介さ
ずに、出力用ＭＯＳＦＥＴのソースとフォトダイオード
アレイのカソードを接続するように構成したため、ノー
マリ・オン型の第１ＭＯＳＦＥＴのＰＮ接合に照射され
た過大な光信号により、ノーマリ・オン型の第１ＭＯＳ
ＦＥＴのＰＮ接合において光電流が発生しても、出力用
ＭＯＳＦＥＴのゲート・ソース間電圧を減少させること
がないので、出力用ＭＯＳＦＥＴの誤動作を防止するこ
とができる。
体リレーは、出力用ＭＯＳＦＥＴのソースとフォトダイ
オードアレイのカソード間に、放電経路を構成する、ノ
ーマリ・オン型の第１ＭＯＳＦＥＴを制御する抵抗素子
を設けないように回路を構成して、発光ダイオードが過
大な光信号を発した場合の誤動作を防止するように構成
したことを特徴とするものである。つまり、請求項１及
び請求項２記載の光結合型半導体リレーは、ノーマリ・
オン型の第１ＭＯＳＦＥＴを制御する高抵抗素子を介さ
ずに、出力用ＭＯＳＦＥＴのソースとフォトダイオード
アレイのカソードを接続するように構成したため、ノー
マリ・オン型の第１ＭＯＳＦＥＴのＰＮ接合に照射され
た過大な光信号により、ノーマリ・オン型の第１ＭＯＳ
ＦＥＴのＰＮ接合において光電流が発生しても、出力用
ＭＯＳＦＥＴのゲート・ソース間電圧を減少させること
がないので、出力用ＭＯＳＦＥＴの誤動作を防止するこ
とができる。
【００１１】また、請求項２記載の光結合型半導体リレ
ーは、フォトダイオードアレイのアノード・カソード間
に、ノーマリ・オフ型の第２ＭＯＳＦＥＴを接続して、
過大な光信号が印加された場合に、その第２ＭＯＳＦＥ
Ｔを介して過電流を放電するように構成したため、出力
用ＭＯＳＦＥＴのゲート・ソース間に流れる光電流を精
度良く抑制することができ、緩やかなオン状態移行が実
現できる。
ーは、フォトダイオードアレイのアノード・カソード間
に、ノーマリ・オフ型の第２ＭＯＳＦＥＴを接続して、
過大な光信号が印加された場合に、その第２ＭＯＳＦＥ
Ｔを介して過電流を放電するように構成したため、出力
用ＭＯＳＦＥＴのゲート・ソース間に流れる光電流を精
度良く抑制することができ、緩やかなオン状態移行が実
現できる。
【００１２】
【発明の実施の形態】図１に基づいて本発明の光結合型
半導体リレーの一実施形態について説明する。但し、図
３に示した構成と同等構成については同符号を付すこと
とする。図で、１は入力端子７Ａ，７Ｂ間に接続された
発光ダイオード、２は発光ダイオード１に光学的に結合
されたフォトダイオードアレイで、発光ダイオード１の
光信号を受光して光起電力を発するように構成されてい
る。３は、フォトダイオードアレイ２の光起電力が、ゲ
ート・ソース間に印加されて、ドレイン・ソース間が非
導通状態から導通状態に切り替わる、ｎチャネルエンハ
ンスメント型の出力用ＭＯＳＦＥＴであり、出力用ＭＯ
ＳＦＥＴ３のゲートは、フォトダイオードアレイ２のア
ノードに接続され、出力用ＭＯＳＦＥＴ３のソースは、
高抵抗素子９を介してフォトダイオードアレイ２のカソ
ードに接続されている。また、出力用ＭＯＳＦＥＴ３の
ドレイン及びソースは、それぞれ、出力端子８Ａ，８Ｂ
に接続されている。
半導体リレーの一実施形態について説明する。但し、図
３に示した構成と同等構成については同符号を付すこと
とする。図で、１は入力端子７Ａ，７Ｂ間に接続された
発光ダイオード、２は発光ダイオード１に光学的に結合
されたフォトダイオードアレイで、発光ダイオード１の
光信号を受光して光起電力を発するように構成されてい
る。３は、フォトダイオードアレイ２の光起電力が、ゲ
ート・ソース間に印加されて、ドレイン・ソース間が非
導通状態から導通状態に切り替わる、ｎチャネルエンハ
ンスメント型の出力用ＭＯＳＦＥＴであり、出力用ＭＯ
ＳＦＥＴ３のゲートは、フォトダイオードアレイ２のア
ノードに接続され、出力用ＭＯＳＦＥＴ３のソースは、
高抵抗素子９を介してフォトダイオードアレイ２のカソ
ードに接続されている。また、出力用ＭＯＳＦＥＴ３の
ドレイン及びソースは、それぞれ、出力端子８Ａ，８Ｂ
に接続されている。
【００１３】次に、４は出力用ＭＯＳＦＥＴ３のゲート
・ソース間に蓄積された電荷の放電経路を形成するノー
マリ・オン型の第１ＭＯＳＦＥＴで、第１ＭＯＳＦＥＴ
４のゲートは、フォトダイオードアレイ２のカソードに
接続され、ソースは抵抗素子１０を介してフォトダイオ
ードアレイ２のカソードに接続され、ドレインは出力用
ＭＯＳＦＥＴ３のゲートに接続されている。
・ソース間に蓄積された電荷の放電経路を形成するノー
マリ・オン型の第１ＭＯＳＦＥＴで、第１ＭＯＳＦＥＴ
４のゲートは、フォトダイオードアレイ２のカソードに
接続され、ソースは抵抗素子１０を介してフォトダイオ
ードアレイ２のカソードに接続され、ドレインは出力用
ＭＯＳＦＥＴ３のゲートに接続されている。
【００１４】以下、図１に示す回路の動作について説明
する。入力端子７Ａ，７Ｂ間に入力信号が印加される
と、発光ダイオード１が光信号を発する。この光信号を
受光して、フォトダイオードアレイ２が光起電力を発す
る。この光起電力によって、ノーマリ・オン型の第１Ｍ
ＯＳＦＥＴ４、抵抗素子１０を介して電流が流れ、抵抗
素子１０の両端に電圧が発生する。この電圧により、ノ
ーマリ・オン型の第１ＭＯＳＦＥＴ４が高抵抗状態にバ
イアスされるので、出力用ＭＯＳＦＥＴ３のゲート・ソ
ース間に、フォトダイオードアレイ２の光起電力が、高
抵抗素子９を介して印加されて、出力用ＭＯＳＦＥＴ３
がオン状態となる。この時、出力用ＭＯＳＦＥＴ３のゲ
ート・ソース間容量へ電荷が蓄積されるスピードは、高
抵抗素子９により制限されるためその勾配（ゲート・ソ
ース間電圧の立ち上がり時の勾配）は緩やかであり、出
力用ＭＯＳＦＥＴ３の緩やかなオン状態移行が実現され
る。ここで、発光ダイオード１が過大な光信号を発する
と、ノーマリ・オン型の第１ＭＯＳＦＥＴ４のＰＮ接合
に照射された光信号により、ノーマリ・オン型の第１Ｍ
ＯＳＦＥＴ４のＰＮ接合において光電流が発生し、この
光電流により抵抗素子１０の両端電圧（電圧降下）が大
きくなるが、抵抗素子１０はフォトダイオードアレイ２
から出力用ＭＯＳＦＥＴ３のゲート・ソース間容量への
充電経路に存在しないため、発光ダイオード１の過大な
光信号による誤動作は発生しない。
する。入力端子７Ａ，７Ｂ間に入力信号が印加される
と、発光ダイオード１が光信号を発する。この光信号を
受光して、フォトダイオードアレイ２が光起電力を発す
る。この光起電力によって、ノーマリ・オン型の第１Ｍ
ＯＳＦＥＴ４、抵抗素子１０を介して電流が流れ、抵抗
素子１０の両端に電圧が発生する。この電圧により、ノ
ーマリ・オン型の第１ＭＯＳＦＥＴ４が高抵抗状態にバ
イアスされるので、出力用ＭＯＳＦＥＴ３のゲート・ソ
ース間に、フォトダイオードアレイ２の光起電力が、高
抵抗素子９を介して印加されて、出力用ＭＯＳＦＥＴ３
がオン状態となる。この時、出力用ＭＯＳＦＥＴ３のゲ
ート・ソース間容量へ電荷が蓄積されるスピードは、高
抵抗素子９により制限されるためその勾配（ゲート・ソ
ース間電圧の立ち上がり時の勾配）は緩やかであり、出
力用ＭＯＳＦＥＴ３の緩やかなオン状態移行が実現され
る。ここで、発光ダイオード１が過大な光信号を発する
と、ノーマリ・オン型の第１ＭＯＳＦＥＴ４のＰＮ接合
に照射された光信号により、ノーマリ・オン型の第１Ｍ
ＯＳＦＥＴ４のＰＮ接合において光電流が発生し、この
光電流により抵抗素子１０の両端電圧（電圧降下）が大
きくなるが、抵抗素子１０はフォトダイオードアレイ２
から出力用ＭＯＳＦＥＴ３のゲート・ソース間容量への
充電経路に存在しないため、発光ダイオード１の過大な
光信号による誤動作は発生しない。
【００１５】入力端子７Ａ，７Ｂ間への入力信号が遮断
されると、フォトダイオードアレイ２の端子間に発生し
ていた光起電力が消失し、ノーマリ・オン型の第１ＭＯ
ＳＦＥＴ４が導通状態へと復帰する。これにより、出力
用ＭＯＳＦＥＴ３のゲート・ソース間容量に蓄えられて
いた電荷は、ノーマリ・オン型の第１ＭＯＳＦＥＴ４及
び抵抗素子１０及び高抵抗素子９を介して放電されて、
出力用ＭＯＳＦＥＴ３がオフ状態となる。ここで、出力
用ＭＯＳＦＥＴ３のゲート・ソース間容量に蓄えられて
いた電荷は、高抵抗素子９を介して放電されるため、高
抵抗素子９により放電電荷量が抑制され、出力用ＭＯＳ
ＦＥＴ３の緩やかなオフ状態移行が実現される。
されると、フォトダイオードアレイ２の端子間に発生し
ていた光起電力が消失し、ノーマリ・オン型の第１ＭＯ
ＳＦＥＴ４が導通状態へと復帰する。これにより、出力
用ＭＯＳＦＥＴ３のゲート・ソース間容量に蓄えられて
いた電荷は、ノーマリ・オン型の第１ＭＯＳＦＥＴ４及
び抵抗素子１０及び高抵抗素子９を介して放電されて、
出力用ＭＯＳＦＥＴ３がオフ状態となる。ここで、出力
用ＭＯＳＦＥＴ３のゲート・ソース間容量に蓄えられて
いた電荷は、高抵抗素子９を介して放電されるため、高
抵抗素子９により放電電荷量が抑制され、出力用ＭＯＳ
ＦＥＴ３の緩やかなオフ状態移行が実現される。
【００１６】次に、図２に基づいて本発明の光結合型半
導体リレーの異なる実施形態について説明する。但し、
図１に示した構成と同等構成については同符号を付すこ
ととし詳細な説明を省略する。図１に示した回路では、
発光ダイオード１が過大な光信号を発した場合、フォト
ダイオードアレイ２の出力電流（光電流）が増加し、オ
ン状態移行が急峻になるという問題点があった。図２に
示す回路は、発光ダイオード１が過大な光信号を発した
場合の、急峻なオン状態移行を抑制するために、フォト
ダイオードアレイ２のアノード・カソード間に、ｎチャ
ネルエンハンスメント型（ノーマリ・オフ型）の第２Ｍ
ＯＳＦＥＴ１１を接続したものである。図に示すよう
に、第２ＭＯＳＦＥＴ１１のゲートを出力用ＭＯＳＦＥ
Ｔ３のソースに接続し、第２ＭＯＳＦＥＴ１１のソース
をフォトダイオードアレイ２のカソードに接続し、第２
ＭＯＳＦＥＴ１１のドレインをフォトダイオードアレイ
２のアノードに接続する。
導体リレーの異なる実施形態について説明する。但し、
図１に示した構成と同等構成については同符号を付すこ
ととし詳細な説明を省略する。図１に示した回路では、
発光ダイオード１が過大な光信号を発した場合、フォト
ダイオードアレイ２の出力電流（光電流）が増加し、オ
ン状態移行が急峻になるという問題点があった。図２に
示す回路は、発光ダイオード１が過大な光信号を発した
場合の、急峻なオン状態移行を抑制するために、フォト
ダイオードアレイ２のアノード・カソード間に、ｎチャ
ネルエンハンスメント型（ノーマリ・オフ型）の第２Ｍ
ＯＳＦＥＴ１１を接続したものである。図に示すよう
に、第２ＭＯＳＦＥＴ１１のゲートを出力用ＭＯＳＦＥ
Ｔ３のソースに接続し、第２ＭＯＳＦＥＴ１１のソース
をフォトダイオードアレイ２のカソードに接続し、第２
ＭＯＳＦＥＴ１１のドレインをフォトダイオードアレイ
２のアノードに接続する。
【００１７】図２に示す回路の動作は、図１に示した回
路の動作に準ずるものであるが、図２に示す回路では、
オン時に、フォトダイオードアレイ２より過大な光電流
が発生した場合、高抵抗素子９の両端電圧が増加し、ノ
ーマリ・オフ型の第２ＭＯＳＦＥＴ１１が導通状態とな
り余分な光電流を放電する。これにより、フォトダイオ
ードアレイ２から出力用ＭＯＳＦＥＴ３のゲート・ソー
ス間に流れる電流は抑制され、緩やかなオン状態移行が
実現できる。
路の動作に準ずるものであるが、図２に示す回路では、
オン時に、フォトダイオードアレイ２より過大な光電流
が発生した場合、高抵抗素子９の両端電圧が増加し、ノ
ーマリ・オフ型の第２ＭＯＳＦＥＴ１１が導通状態とな
り余分な光電流を放電する。これにより、フォトダイオ
ードアレイ２から出力用ＭＯＳＦＥＴ３のゲート・ソー
ス間に流れる電流は抑制され、緩やかなオン状態移行が
実現できる。
【００１８】
【発明の効果】請求項１及び請求項２記載の光結合型半
導体リレーでは、その入力側回路を構成する発光ダイオ
ードが過大な光信号を発し、ノーマリ・オン型の第１Ｍ
ＯＳＦＥＴのＰＮ接合で光電流が発生しても、出力用Ｍ
ＯＳＦＥＴのゲート・ソース間電圧が減少することがな
いので、出力用ＭＯＳＦＥＴの誤動作を防止することが
できる。
導体リレーでは、その入力側回路を構成する発光ダイオ
ードが過大な光信号を発し、ノーマリ・オン型の第１Ｍ
ＯＳＦＥＴのＰＮ接合で光電流が発生しても、出力用Ｍ
ＯＳＦＥＴのゲート・ソース間電圧が減少することがな
いので、出力用ＭＯＳＦＥＴの誤動作を防止することが
できる。
【００１９】また、請求項２記載の光結合型半導体リレ
ーでは、フォトダイオードアレイのアノード・カソード
間に、ノーマリ・オフ型の第２ＭＯＳＦＥＴを接続し、
そのノーマリ・オフ型の第２ＭＯＳＦＥＴを介して過電
流を放電するように構成したため、出力用ＭＯＳＦＥＴ
のゲート・ソース間に流れる光電流を精度良く抑制する
ことができ、緩やかなオン状態移行を実現できる。
ーでは、フォトダイオードアレイのアノード・カソード
間に、ノーマリ・オフ型の第２ＭＯＳＦＥＴを接続し、
そのノーマリ・オフ型の第２ＭＯＳＦＥＴを介して過電
流を放電するように構成したため、出力用ＭＯＳＦＥＴ
のゲート・ソース間に流れる光電流を精度良く抑制する
ことができ、緩やかなオン状態移行を実現できる。
【図１】本発明の光結合型半導体リレーの一実施形態を
示す回路図である。
示す回路図である。
【図２】本発明の光結合型半導体リレーの異なる実施形
態を示す回路図である。
態を示す回路図である。
【図３】従来の光結合型半導体リレーの一例を示す回路
図である。
図である。
１ 発光ダイオード
２ フォトダイオードアレイ
３ 出力用ＭＯＳＦＥＴ
４ 第１ＭＯＳＦＥＴ
９ 高抵抗素子
１０ 抵抗素子
１１ 第２ＭＯＳＦＥＴ
フロントページの続き
(72)発明者 杉浦 義幸
大阪府門真市大字門真1048番地松下電工
株式会社内
(56)参考文献 特開 平５−3427（ＪＰ，Ａ)
特開 平６−232722（ＪＰ，Ａ)
特開 平４−167618（ＪＰ，Ａ)
特開 平９−46204（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/78
H01L 31/12
Claims (2)
- 【請求項１】 入力信号に応答して光信号を発する発光
ダイオードと、その発光ダイオードの光信号を受光する
ように配置されたフォトダイオードアレイと、そのフォ
トダイオードアレイの光起電力が、ゲート・ソース間に
印加されて、ドレイン・ソース間が非導通状態から導通
状態に切り替わる出力用ＭＯＳＦＥＴと、ゲートが前記
フォトダイオードアレイのカソードに接続された、前記
出力用ＭＯＳＦＥＴのゲート・ソース間の蓄積電荷の放
電経路を形成するノーマリ・オン型の第１ＭＯＳＦＥＴ
と、前記出力用ＭＯＳＦＥＴのソースと前記フォトダイ
オードアレイのカソード間に接続された高抵抗素子と、
前記第１ＭＯＳＦＥＴのソースと前記フォトダイオード
アレイのカソード間に接続された、前記第１ＭＯＳＦＥ
Ｔを制御する抵抗素子とからなることを特徴とする光結
合型半導体リレー。 - 【請求項２】 ゲートが前記出力用ＭＯＳＦＥＴのソー
スに接続された、ノーマリ・オフ型の第２ＭＯＳＦＥＴ
が、前記フォトダイオードアレイのアノード・カソード
間に接続されていることを特徴とする請求項１記載の光
結合型半導体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24264495A JP3451810B2 (ja) | 1995-09-21 | 1995-09-21 | 光結合型半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24264495A JP3451810B2 (ja) | 1995-09-21 | 1995-09-21 | 光結合型半導体リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993107A JPH0993107A (ja) | 1997-04-04 |
| JP3451810B2 true JP3451810B2 (ja) | 2003-09-29 |
Family
ID=17092120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24264495A Expired - Fee Related JP3451810B2 (ja) | 1995-09-21 | 1995-09-21 | 光結合型半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3451810B2 (ja) |
-
1995
- 1995-09-21 JP JP24264495A patent/JP3451810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0993107A (ja) | 1997-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0398246B1 (en) | Photocoupler apparatus capable of shortening switching time of output contact | |
| US5514996A (en) | Photo-coupler apparatus | |
| JP3451810B2 (ja) | 光結合型半導体リレー | |
| JPH06181431A (ja) | ソリッドステートリレー | |
| JP3086905B2 (ja) | 光結合型半導体リレー | |
| JPH10308529A (ja) | 半導体リレー | |
| JP3086833B2 (ja) | 光結合型半導体リレー | |
| JPH0365816A (ja) | 光結合型リレー回路 | |
| JP2743874B2 (ja) | ソリッドステートリレー | |
| JP2932782B2 (ja) | 半導体リレー回路 | |
| JP2919108B2 (ja) | 光結合型リレー回路 | |
| JP2757438B2 (ja) | 光結合型リレー回路 | |
| JP2805974B2 (ja) | 光結合型リレー回路 | |
| JPH1117215A (ja) | 半導体リレー | |
| JPH04324711A (ja) | 半導体リレー回路 | |
| JPH0420010A (ja) | 光結合型リレー回路 | |
| JPH04349716A (ja) | 半導体リレー回路 | |
| JPH02100417A (ja) | 光ｍｏｓリレー | |
| JPH0998079A (ja) | 半導体リレー | |
| JP2000252514A (ja) | 半導体リレー | |
| JP2002076866A (ja) | 半導体リレー | |
| JP2001015796A (ja) | 半導体リレー | |
| JP2002050952A (ja) | 半導体リレー及びその製造方法 | |
| JPH04159811A (ja) | 光結合型リレー回路 | |
| JPH02292912A (ja) | 光結合型リレー回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080718 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090718 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100718 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |