JPS63208317A - 半導体リレ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、半導体リレー回路に関するものであり、さら
に詳しくは、光結合によるアイソレーションを利用した
半導体リレー回路に関するものである。

（背景技術） 従来、フォトカップラとＭＯＳＦＥＴとを組み合わせた
半導体リレー回路が提案されている。この従来例にあっ
ては、例えば、リレーの入力端子にＬＥＤを接続し、こ
のＬＥＤからの光をフォトダイオードアレイにて受光し
、フォトダイオードアレイの両端に発生した電圧を、Ｍ
ＯＳＦＥＴのゲート・ソース間に印加すると共に、ＭＯ
ＳＦＥＴのソース・ドレイン間をリレーの出力端子とし
ていたちのである。

しかしながら、このような方式の半導体リレー回路にお
いて、高速スイッチング特性を実現するためには、光信
号が出力された時には、この光信号を受けた受光素子に
発生した電気信号にて、スイッチング素子の制御端子電
圧を素早く上昇させると共に、光信号が遮断された時に
は、スイッチング素子の制御端子に蓄積されていた電荷
を、速やかに放電させて制御端子電圧を素早く降下させ
る必要があった。このため、この種の半導体リレー回路
では、上記の動作を実現するために種々の制御回路が付
加されてきたが、回路構成が複雑で高価なものとなった
り、逆に回路構成が簡単すぎて十分な効果を期待できな
いものが多かった。

そこで、本発明者らは、制御回路として必要な条件は、
リレーの出力端子間をスイッチングする素子の制御端子
に蓄積された電荷の充放電を高速に行うことであるとの
認識の下に、このような制御回路の構成要素として適す
る素子を種々検討した結果、試行錯誤の末、近年開発さ
れた絶縁ゲートプレーナサイリスタ（Ｉ　ＧＴ：Ｉｎ５
ｕｌａｔｅｄ−Ｇａｔｅ　Ｐ　１ａｎａｒ　Ｔｈｙｒｉ
ｓｔｏｒ）が極めて有効な素子であることを見出した。

（発明の目的） 本発明は、上述のような知見に基づいてなされたもので
あり、その目的とするところは、スイッチング素子の制
御電圧の充放電を速やかに行うための制御回路を備え、
高速スイッチングを可能とした半導体リレー回路を絶縁
ゲートプレーナサイリスクを用いた簡単な回路構成で実
現することにある。

（発明の開示） 恭、ｌｌＬ戒ユ 本発明に係る半導体リレー回路は、第１図に示されるよ
うに、一対の入力端子（８）、（９）と、前記入力端子
（８）、（９）に接続された発光素子（１）と、前記発
光素子（１）の光信号を受けて電気信号を出力する受光
素子（２）と、受光素子（２）の両端に接続された抵抗
（４）と、前記受光素子（２）の陽極に陽極が接続され
たダイオード（３）と、前記ダイオード（３）の陰極に
接続されたＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔと一３＝ 前記受光素子（２）の陰極に接続されたＮチャンネルＭ
ＯＳＦＥＴとを直列接続して成り、前記受光素子（２）
の陽極に前記各ＭＯＳＦＥＴのゲート端子を接続された
ＣＭＯＳインバータ（５）と、アノード端子が前記ダイ
オード（３）の陰極に、カソード端子が前記受光素子（
２）の陰極に、ゲート端子が前記ＣＭＯＳインバータ（
５）における前記各ＭＯＳＦＥＴの直列接続点に接続さ
れた絶縁ゲートプレーナサイリスタ（６）と、前記ダイ
オード（３）の陰極と前記受光素子（２）の陰極との間
に制御端子を接続され、制御端子間に印加される電圧に
応じて通電端子間のインピーダンスが変化するスイ・ン
チング素子（７）と、スイッチング素子（７）の通電端
子に接続された一対の出力端子（１０）　、　（１１）
とを備えて成るものである。

以下、本発明の実施例について説明する。

火１蝕り 第１図は本発明の一実施例の回路図である。本実施例に
おいては、スイッチング素子（７）として、Ｎヂャンネ
ルのエンハンスメントモードのＤＭ○３ＦＥＴが使用さ
れている。実施例回路において、受光素子（２）の陽極
はダイオード（３）を介してスイッチング素子（７）の
ゲート端子に接続され、陰極はスイッチング素子（７）
のソース端子に接続されている。スイッチング素子（７
）は、ドレイン端子がリレーの出力端子（１０）として
、また、ソース端子がリレーの出力端子（１１）として
用いられ、スイッチング素子（７）がオフ状態のときに
、出力端子（１０）が出力端子（１１）に対して正電位
に保たれた状態で使用され、オン状態のときに、一方の
出力端子（１０）から他方の出力端子（１１）に向けて
電流を流すように動作する。さらに、スイッチング素子
（７）の基板はソース端子に接続されている。

絶縁ゲートプレーナサイリスタ（６）（以下、単にＩＧ
Ｔ（６）という）の構造及び基本動作については、例え
ば、ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＥＬ
ＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ　ＶＯＬ、ＥＤ−２７，
ＮＯ，２，ＦＥＢＲＵＡＲＹ　１９８０等に開示されて
いるが、ここで簡単に説明しておく。ＩＧＴ（６）は第
２図に示すような構造を有しており、その等価回路は第
３図に示すようになる。第２図及び第３図において、（
＾）はアノード端子、（Ｋ）はカソード端子、（Ｇ）は
ゲート端子である。第２図に示されるように、Ｎ型半導
体バルクの一方の面は、Ｐ型に強くドープされ、このＰ
型頭域にアノード端子（＾）を接続されている。また、
Ｎ型半導体バルクの他方の面には、一対のＰ型に弱くド
ープされた領域を作り、その中心部をＰ型に強くドープ
し、Ｐ型に強くドープされた領域とＰ型に弱くドープさ
れた領域とに亘る部分をＮ型に強くドープし、このＮ型
に強くドープされた領域にアルミ電極を蒸着し、カソー
ド端子（Ｋ）としである。Ｐ型に弱くドープされた領域
とＮ型半導体バルクとに亘る部分の表面には、薄い絶縁
層を介してゲート電極が配置されており、このゲート電
極はゲート端子（Ｇ）に接続されている。

この第２図に示される構造の等価回路は、第３図に示さ
れるように、ＰＮＰ）ランジスタと、ＮＰＮ）ランジス
タとをサイリスク構造となるように接続し、ＮＰＮ）ラ
ンジスタの両端間にＮチャンネルＭＯＳＦＥＴを並列接
続した回路となる。

すなわち、ＰＮＰ）ランジスタのベース及びコレクタは
、それぞれ、ＮＰＮ）ランジスタのコレクタ及びベース
に接続され、ＰＮＰ）ランジスタのエミッタは、ＩＧＴ
（６）のアノード端子（＾）に接続され、ＮＰＮ）ラン
ジスタのエミッタは、ＩＧＴ（６）のカソード端子（Ｋ
）に接続される。ＮＰＮ）ランジスタのコレクタ及びエ
ミッタは、それぞれ、ＮチャンネルＭＯＳＦＥＴのドレ
イン及びソースに接続されている。ＮチャンネルＭＯＳ
ＦＥＴのソースは基板端子と共通接続されており、ゲー
トはＩＧＴ（６）のゲート端子（Ｇ）に接続されている
。

なお、（Ｒ１）、（Ｒ２）は寄生抵抗である。

以下、本実施例の動作を説明する。

まず、ＩＧＴ（６）の動作について説明する。アノード
端子（Ａ）がカソード端子（Ｋ）に対して正の電位とな
るように電圧が印加されている場合において、ゲート端
子（Ｇ）がカソード端子（Ｋ）と同じ電位であるときに
は、ＮチャンネルＭＯＳＦＥＴが導通せず、また、ＰＮ
Ｐ）ランジスタもゼロバイアス状態であるので導通せず
、このため、ＮＰＮトランジスタにはベース電流が流れ
ない。したがって、ＩＧＴ（６）のアノード・カソード
間は非導通状態となっている。次に、ゲート端子（Ｇ）
がカソード端子（Ｋ）に対して所定のスレショルド電圧
以上の正電圧レベルになって、ＮチャンネルＭＯＳＦＥ
Ｔが導通したときには、ＩＧＴ（６）内のＰＮＰトラン
ジスタのエミッタ・ベース間に電流が流れる。これによ
って、ＰＮＰ）ランジスタが導通すると、ＮＰＮ）ラン
ジスタにベース電流が流れ、ＮＰＮ）ランジスタも導通
する。ＮＰＮ）ランジスタが導通することにより、ＰＮ
Ｐ）ランジスタのベース電流路が確保され、サイリスタ
現象によりＩＧＴ（６）のアノード・カソード間は導通
状態となる。

次に、第１図回路の全体動作について説明する。

第１図の回路において、入力端子（８）、（９）間に、
外部回路によって電圧が印加されると、発光素子（１）
が光信号を出力する。受光素子（２）はこの光信号を受
けて電気信号を発生し、抵抗（４）の両端に電圧信号を
発生させる。この電圧信号はダイオ−ド（３）の陽極、
陰極を介して、Ｎチャンネルのエンハンスメントモード
のＤＭＯ８ＦＥＴよりなるスイッチング素子（７）の制
御端子に印加される。このとき、ダイオード（３）は順
方向にバイアスされているので、ＣＭＯＳインバータ（
５）におけるＰチャンネルＭＯＳＦＥＴのゲート・ソー
ス間は逆バイアスされており、このＰチャンネルＭＯＳ
ＦＥＴは導通しない。一方、ＣＭＯＳインバータ（５）
におけるＮチャンネルＭＯ８ＦＥＴのゲート・ソース間
は順バイアスされており、このＮチャンネルＭＯ，，５
ＦＥＴは導通する。したがって、ＩＧＴ（６）のゲート
端子（Ｇ）はカソード端子（Ｋ）と同し電位となってい
る。このため、スイッチング素子（７）のゲート・ソー
ス間は高インピーダンスとなっており、スイッチング素
子（７）のゲート・ソース間電圧は受光素子（２）から
の出力により急速に上昇する。このとき、ゲート・ソー
ス間電圧がＤＭＯＳＦＥＴよりなるスイッチング素子（
７）のスレショルド電圧を越えることによって、スイッ
チング素子（７）のドレイン・ソース間は低インピーダ
ンス状態となる。

次に、入力端子（８）、（９）間の電圧が除去されて、
発光素子（１）の光信号が遮断されると、受光素子（２
）による電気信号の発生は停止される。このとき、受光
素子（２）の電荷は抵抗（４）を介して放電され、受光
素子（２）の両端電圧は急速に低下する。一方、スイッ
チング素子（７）の制御端子に蓄積された電荷は、ダイ
オード（３）によって逆流を阻止されているので、ダイ
オード（３）を介する経路で放電されることはない。し
たがって、ＣＭＯＳインバータ（５）におけるＰチャン
ネルＭＯ８ＦＥＴのソー゛　スミ位はゲート電位よりも
高くなり、ＰチャンネルＭＯ８ＦＥＴのソース・ドレイ
ン間インピーダンスが低下する。一方、ＣＭＯＳインバ
ータ（５）におけるＮチャンネルＭｏ３ＦＥＴのゲート
電位はソース電位と同じレベルまで低下しているので、
このＮチャンネルＭｏ３ＦＥＴのソース・ドレイン間イ
ンピーダンスが高くなる。これによって、ＩＧＴ（６）
のゲート端子（Ｇ）の電圧が上昇する。この電圧がＩＧ
Ｔ（６）内のＮチャンネルＭｏ５ＦＥＴのスレショルド
電圧よりも高くなると、このＮチャンネルＭｏ３ＦＥＴ
が導通する。これにより、スイッチング素子（７）のゲ
ート・ソース間に蓄積された電荷の一部が第３図の等価
回路に示すＩＧＴ（６）のアノード端子（Ａ）から寄生
抵抗（Ｒ１）、さらには、ＮチャンネルＭｏ３ＦＥＴの
ドレイン・ソース間を通してカソード端子（Ｋ）へと流
れる。この電流により、寄生抵抗（Ｒ１）の両端に発生
した電圧が、第３図の等価回路に示すＰＮＰ）ランジス
タの導通電圧以上になると、該ＰＮＰトランジスタは導
通状態となる。前記ＰＮＰ　トランジスタのコレクタ電
流が寄生抵抗（Ｒ２）を通ってカソード端子（Ｋ）まで
流れることにより、寄生抵抗（Ｒ２）の両端に発生する
電圧が、第３図に示すＮＰＮ）ランジスタの導通電圧を
越えると、該ＮＰＮ）ランジスタも導通状態となる。第
３図に示すＰＮＰ及びＮＰＮ両トランジスタが導通状態
となると、この２つのトランジスタはサイリスタ構造を
形成することになり、ＩＧＴ（６）のアノード・カソー
ド間が導通する。このため、スイッチング素子（７）の
制御端子にＮ積された電荷は急速に放電される。

スイッチング素子（７）のスレショルド電圧を、ＩＧ　
Ｔ　（８）の導通時におけるアノード・カソード間の電
圧降下分以上に設定しておけば、スイッチング素子〈７
）の制御端子における蓄積電荷の放電によりスイッチン
グ素子（ア）のドレイン・ソース間は急速に高インピー
ダンス状態となる。

本実施例にあっては、このようにエンハンスメントモー
ドのスイッチング素子（７）のゲート端子を速やかに充
電し、がっ蓄積された電荷を急速に放電できるから、高
速なオン・オフが可能な常開型（ノーマリ−・オフ型）
の半導体リレー回路を実現することができる。

実施例２ 第４図は本発明の他の実施例の回路図、第５図は同上に
用いる絶縁ゲートプレーナサイリスクの断面図、第６図
は同上の等価回路を示す回路図である。本実施例にあっ
ては、ＩＧＴ（６）にＮ型半導体バルク端子（Ｂ１）を
備えている。すなわち、第５図の断面ｉ造に示すように
、Ｎ型半導体バルクの一部は、Ｎ型に強くドープされて
、アルミ電極を蒸着され、バルク端子（Ｂ１）を接続さ
れている。

このバルク端子（Ｂ１）は、第６図の等価回路に示すよ
うに、ＮＰＮ）ランジスタのコレクタに接続されている
。第４図に示すように、ＩＧＴ（６）のバルク端子（Ｂ
１）とアノード端子（八）との間に、第２の抵抗（１２
）を接続することにより、第６図の等価回路に示すＮチ
ャンネルＭｏ８ＦＥＴが導通した後に、ＰＮＰ）ランジ
スタを導通状態にさせる時のＮチャンネルＭｏ３ＦＥＴ
のドレイン電流を、第２図に示す寄生抵抗（Ｒ１）によ
らずに制御することができる。その他の構成及び動作に
ついては、実施例１と同様である。

実施例３ 第７図は本発明のさらに他の実施例の回路図、第８図は
同上に用いる絶縁ゲートプレーナサイリスクの断面図、
第９図は同上の等価回路を示す回路図である。本実施例
にあっては、ＩＧＴ（６）にＰ型半導体端子（Ｂ２）を
備えている。すなわち、第８図の断面構造に示すように
、Ｐ型に強くドープされた部分には、アルミ電極を蒸着
され、Ｐ型半導体端子（Ｂ２）を接続されている。この
Ｐ型半導体端子（Ｂ２）は、第９図の等価回路に示すよ
うに、ＰＮＰ）ランジスタのコレクタに接続されている
。

第７図に示すように、ＩＧＴ（６）のＰ型半導体端子（
Ｂ２）とカソード端子（Ｋ）との間に、第２の抵抗（１
２）を接続することにより、第９図の等価回路に示すＮ
チャンネルＭＯＳＦＥＴとＰＮＰ）ランジスタが導通し
た後に、ＮＰＮ）ランジスタを導通状態にさせる時のＰ
ＮＰ　トランジスタのコレクタ電流を、第２図に示す寄
生抵抗（Ｒ２）によらずに制御することができる。その
他の構成及び動作については、実施例１と同様である。

なお、出力用のスイッチング素子（７）はＮチャンネル
に限定されるものではなく、ゲートとソースの接続を逆
にして、Ｐチャンネルのスイッチング素子を用いても良
い、同様に、スイッチング素子（７）はエンハンスメン
トモードに限定されるものではなく、デプリーションモ
ードであっても良く、この場合、常閉型（ノーマリ−・
オン型）の半導体リレー回路を実現することができる。

さらに、上記各実施例にあっては、直流リレーを構成す
る場合についてのみ説明したが、交流リレーを構成する
ことも可能であり、例えば、スイッチング素子（７）と
して一対のＭＯＳＦＥＴのゲート・ソース間を共通接続
して、これをスイッチング素子（７）の制御端子とし、
各ＭＯＳＦＥＴのドレインを通電端子とすれば、交流を
スイッチングするリレーを実現することができる。

（発明の効果） 本発明は上述のように、絶縁ゲートプレーナサイリスタ
を、スイッチング素子の制御端子間に接続されるように
したので、サイリスタが一旦オンになると、自己保持作
用により、スイッチング素子の制御端子間の電荷をほぼ
完全に放電させることができ、したがって、蓄積電荷の
急速な放電が可能であり、また、サイリスクのゲート端
子にトリガー電圧を与えるためのＣＭＯＳインバータに
おけるＰチャンネルＭＯ８ＦＥＴのゲート・ソース間に
はダイオードが接続されており、発光素子からの光信号
により受光素子に電気信号が発生したときには、Ｐチャ
ンネルＭＯＳＦＥＴは逆バイアス状態となるので、サイ
リスタが導通することはなく、しかも、この状態におい
てはＣＭＯＳインバータにおけるＮチャンネルＭＯＳＦ
ＥＴにより前記サイリスタのゲート端子がカソード端子
と同じ電圧レベルにプルダウンされているので、サイリ
スタが不用意にターンオンされることはなく、スイッチ
ング素子の制御端子間を確実に高インピーダンスにして
制御端子に速やかに充電を行うことができ、したがって
、簡単な構成でありながら、極めて高速度のスイッチン
グを実現することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は同上に用
いる絶縁ゲートプレーナサイリスタの断面図、第３図は
同上の等価回路を示す回路図、第４図は本発明の他の実
施例の回路図、第５図は同上に用いる絶縁ゲートプレー
ナサイリスタの断面図、第６図は同上の等価回路を示す
回路図、第７図は本発明のさらに他の実施例の回路図、
第８図は同上に用いる絶縁ゲートプレーナサイリスクの
断面図、第９図は同上の等価回路を示す回路図である。 （１）は発光素子、（２）は受光素子、（３）はダイオ
ード、（４）は抵抗、（５）はＣＭＯＳインバータ、（
６）はＩＧＴ、（７）はスイッチング素子、（８）、（
９）は入力端子、（１０）、（１１）は出力端子である
。

Claims (1)

【特許請求の範囲】
1. （１）一対の入力端子と、前記入力端子に接続された発
   光素子と、前記発光素子の光信号を受けて電気信号を出
   力する受光素子と、受光素子の両端に接続された抵抗と
   、前記受光素子の陽極に陽極が接続されたダイオードと
   、前記ダイオードの陰極に接続されたＰチャンネルＭＯ
   ＳＦＥＴと前記受光素子の陰極に接続されたＮチャンネ
   ルＭＯＳＦＥＴとを直列接続して成り、前記受光素子の
   陽極に前記各ＭＯＳＦＥＴのゲート端子を接続されたＣ
   ＭＯＳインバータと、アノード端子が前記ダイオードの
   陰極に、カソード端子が前記受光素子の陰極に、ゲート
   端子が前記ＣＭＯＳインバータにおける前記各ＭＯＳＦ
   ＥＴの直列接続点に接続された絶縁ゲートプレーナサイ
   リスタと、前記ダイオードの陰極と前記受光素子の陰極
   との間に制御端子を接続され、制御端子間に印加される
   電圧に応じて通電端子間のインピーダンスが変化するス
   イッチング素子と、スイッチング素子の通電端子に接続
   された一対の出力端子とを備えて成ることを特徴とする
   半導体リレー回路。