JPS62172813A

JPS62172813A - 半導体リレ−回路

Info

Publication number: JPS62172813A
Application number: JP61014516A
Authority: JP
Inventors: Masao Arakawa; 雅夫荒川; Tomizo Terasawa; 富三寺澤
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1986-01-25
Filing date: 1986-01-25
Publication date: 1987-07-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術骨ＩＩ′Ｆ）本発明は、半導体リレー回路に関するものであり、さら
に詳しくは、光結合によるアイソレーションを利用した
半導体リレー回路に関するものである。

（背景技術）従来、フォトカップラとＭＯＳ　Ｆ　ＥＴとを組み合わ
せた半導体リレー回路が提案されている。この従来例に
あっては、例えば、リレーの入力端子にＬＥＤを接続し
、このＬＥＤからの光をフォトダイオードアレイにて受
光し、フォトダイオードアレイの両端に発生した電圧を
、ＭＯＳＦＥＴのゲート・ソース間に印加すると共に、
ＭＯＳＦＥＴのソース・ドレイン間をリレーの出力端子
としていたものである。

しかしながら、このような方式の半導体リレー回路にお
いて、高速スイッチング特性を実現するためには、光信
号が出力された時には、この光信号を受けた受光素子に
発生した電気信号にて、スイッチング素子の制御端子電
圧を素早く上昇させると共に、光信号が遮断された時に
は、スイッチング素子の制御端子に蓄績されていた電荷
を、速やかに放電させて制御端子電圧を素早く降下させ
る必要があった。このため、この種の半導体リレー回路
では、上記の動作を実現するために種々の制御回路が付
加されてきたが、回路構成が複雑で高価なものとなった
り、逆に回路構成が簡単すぎて十分な効果を期待できな
いものが多かった。

（発明の目的）本発明は、上述のような点に鑑みてなされたものであり
、その目的とするところは、スイッチング素子の制御電
圧の充放電を速やかに行なうための制御回路を供え、高
速スイッチングを可能とした半導体リレー回路を簡単な
回路構成で実現することにある。

（発明の開示）１本１炙第１図は、本発明の基本構成を示す回路図である０本発
明に係る半導体リレー回路においては、この第１図に示
されるように、一対の入力端子（８）、（９）と、前記
入力端子（８）　、　（９）に接続された発光素子（１
）と、前記発光素子（１）の光信号を受けて、電気信号
を出力する受光素子（２）と、受光素子（２）の両端に
接続された第１の抵抗（５）と、前記受光素子（２）の
陽極に陽極が接続されたダイオード（３）と、ＰＮＰト
ランジスタのベース端子及びコレクタ端子を夫々ＮＰＮ
トランジスタのコレクタ端子及びベース端子に接続して
サイリスタ構造を形成すると共に、ＰＮＰトランジスタ
のエミッタ端子とベース端子とが前記ダイオード（３）
と逆並列接続され、ＮＰＮトランジスタのエミッタ端子
が前記受光素子（２）の陰極に接続されたトランジスタ
対（４）と、前記ＮＰＮトランジスタのベース・エミッ
タ端子間に接続された第２の抵抗（６）と、前記ダイオ
ード（３）の陰極と前記受光素子（２）の陰極との間に
制御端子を接続され、制御端子間に印加される電圧に応
じて通電端子間のインピーダンスが変ｆヒするスイッチ
ング素子（７〉と、スイッチング素子（７）の通電端子
に接続された一対の出力端子（１０）　、　（１１）と
を備えるものである。

傷」Ｗ第１図の回路において、入力端子（８）、（９）間に、
外部回路によって電圧が印加されると、発光素子（１）
が光信号を出力する。受光素子（２）はこの光信号を受
けて電気信号を発生し、抵抗（５）の両端に電圧信号を
発生させる。この電圧信号はダイオード（３）の陽極、
陰極を介して、スイッチング素子（７）の制御端子に印
加される。このとき、ダイオード（３）は順方向にバイ
アスされているので、トランジスタ対〈４）におけるＰ
ＮＰトランジスタのペース・エミッタ間は逆バイアスさ
れており、ＰＮＰトランジスタは導通しない。したがっ
て、抵抗（６）の両端電圧はゼロであり、ＮＰＮトラン
ジスタも導通しない。このため、スイッチング素子（７
）の制御端子間は高インピーダンスとなっており、スイ
ッチング素子の制御端子の電圧は受光素子（２）からの
出力により急速に上昇する。これによって、スイッチン
グ素子（７）の通電端子間は高インピーダンス、または
、低インピーダンスのうちいずれか一方のインピーダン
ス状態となる。

次に、入力端子（８）　、　（９）間の電圧が除去され
て、発光素子（１）の光信号が遮断されると、受光素子
（２）による電気信号の発生は停止される。このとき、
受光素子（２）の電荷は抵抗（５）を介して放電され、
受光素子（２）の両端電圧は急速に低下する。一方、ス
イッチング素子（７）の制御端子にＮ積された電荷は、
ダイオード（３）によって逆流を阻止されているので、
ダイオード（３）を介する経路で放電されることはない
。したがって、ＰＮＰトランジスタのエミッタ電位はベ
ース電位よりも高くなり、ＰＮＰトランジスタのエミッ
タ・コレクタ間インピーダンスが低下する。これによっ
て、抵抗（６）の両端電圧が上昇し、ＮＰＮトランジス
タのコレクタ・エミッタ間インピーダンスが低下する。

したがって、ＰＮＰトランジスタのベース電流が増加し
、以下、正帰還作用によりＰＮＰトランジスタとＮＰＮ
トランジスタとは急速にインピーダンスが低下して、Ｐ
ＮＰトランジスタとＮＰＮトランジスタよりなるサイリ
スタが導通状態になる。

このため、スイッチング素子（７）の制御端子に蓄積さ
れた電荷は急速に放電され、スイッチング素子（７）の
通電端子間は高インピーダンス、または、低インピーダ
ンスのうちいずれか他方のインピーダンス状態となる。

夫１鮭上以下、本発明の好ましい実施例を添付図面と共に説明す
る。第２図は本発明の一実施例の回路図である。本実施
例においては、スイッチング素子（７）として、エンハ
ンスメント型のＭＯＳ　Ｆ　ＥＴが使用されている。第
３図に本実施例に使用したＭＯＳＦＥＴのドレイン電流
■Ｄと、ゲート・ソース間電圧ＶＣＳとの関係を示す、
実施例回路において、受光素子（２）の陽極はダイオー
ド（３）を介してＭＯＳＦＥＴのゲートに接続され、陰
極はＭＯＳＦＥＴのソースに接続されている。また、Ｍ
ＯＳＦＥＴは、オフ状態のときに、ドレイン端子がリレ
ーの出力端子（１０）として正電位に、また、ソース端
子がリレーの出力端子（１１）として負電位に保たれた
状態で使用され、オン状態のときに、一方の出力端子（
１０）から他方の出力端子（１１）に向けて電流工を流
すように動作する。さらに、ＭＯＳＦＥＴの基板はソー
ス端子に接続されている。その他の構成については、第
１図に示す基本構成と同じである。

以下、本実施例の動作に・ついて説明する。入力端子（
８）　、　（９）間に図示された極性の電圧が印加され
ると、ＬＥＤよりなる発光素子（１）から光信号が発生
される。フォトダイオードアレイよりなる受光素子（２
）は、前記光信号を受けると電気信号を発生し、その短
絡電流と、第１の抵抗（５）の値との積によってほぼ決
定される電圧ＶＳをフォトダイオードアレイの両端に、
陽極側が正電位、陰極側が負電位となるように発生させ
る。受光素子（２）ノ陽極はダイオード（３）を通して
ＭＯＳＦＥＴのゲートに接続され、陰極はＭＯＳＦＥＴ
のソースに接続されているので、ＭＯＳＦＥＴのゲート
・ソース間は、ゲート端子がソース端子に対して正電位
となり、その電位差が前記電圧ＶＳと等しくなるまでゲ
ート端子が充電される。この電圧■Ｓが正の方向にＭ　
ＯＳ　Ｆ　Ｅ　Ｔのスレショルド電圧ＶＴＨを越えると
、ＭＯＳＦＥＴは第３図の特性に従って導通し、リレー
も導通状態となり、一方の出力端子（１０）から、他方
の出力端子（１１）へ向う電流が流れる。この時、トラ
ンジスタ対（４）のＰＮＰトランジスタのエミッタ端子
電圧は、ベース端子電圧よりもダイオード（３）の順方
向電圧降下分だけ低く保たれるため、トランジスタ対（
４）の２つのトランジスタは非導通状態であり、ＭＯＳ
ＦＥＴのゲート端子の充電動作には全く影響を与えない
、ＬＥＤよりなる発光素子（１）への入力信号を零にし
て、光信号が遮断されると、まず、第１の抵抗（５）の
両端に発生していた電圧Ｖｓが零になる。ＭＯＳＦＥＴ
のゲート端子には正の電荷が蓄積されているので、ダイ
オード（３）の陽極・陰極間は逆バイアス状態となる。

このため、ＭＯＳＦＥＴのゲートに蓄積された正電荷は
、ダイオード（３）にて阻止され、ダイオード（３）を
介しては放電されない。トランジスタ対（４）のＰＮＰ
トランジスタのエミッタ・ベース間順方向電圧以上に、
前記電圧Ｖｓを設定しておくと、このＰＮＰトランジス
タは導通状態となる。ＰＮＰ　トランジスタが導通し、
コレクタ電流の一部が、第２の抵抗（６）に流れること
により、ＮＰＮトランジスタが導通状態となるように、
第２の抵抗（６）の値を設定しておくと、ＰＮＰ）ラン
リスク、及び、ＮＰＮトランジスタの両方が、光信号の
遮断により導通状態となる。上記トランジスタ対（４）
は、サイリスク構造となるように接続されているので、
２つのトランジスタは互いに正帰還がかかった状態にな
り、ＭＯＳＦＥＴのゲートに蓄積された正電荷を急速に
放電する。ＭＯＳＦＥＴのスレショルド電圧ＶＴＨの絶
対値をトランジスタ対（４）の導通状態における電圧降
下Ｖｅ以上に設定しておけば、ＭＯＳＦＥＴは、ゲート
端子の電荷の放電とともに急速に非導通状態となり、リ
レーもオフとなる。

本実施例にあっては、このようにＭＯＳＦＥＴのゲート
端子を速やかに充電し、かつ蓄積された電荷を急速に放
電できるから、高速なリレーのオン・オフが可能な常開
型（ノーマリ−・オフ型）の半導体リレー回路を実現す
ることができる。

及１鰻え第４図は本発明の他の実施例の回路図である。

本実施例においては、スイッチング素子（７）として、
デプリーション型のＭＯＳＦＥＴが使用されている。第
５図に本実施例に使用したＭ　ＯＳ　Ｆ　ＥＴのドレイ
ン電流■ｏと、ゲート・ソース間電圧ＶＣＳとの関係を
示す。実施例回路において、ＭＯＳＦＥＴは、オフ状態
のときに、ドレイン端子がリレーの出力端子（１０）と
して正電位に、また、ソース端子がリレーの出力端子（
１１）として負電位に保たれた状態で使用され、オン状
態のときに、一方の出力端子（１０）から他方の出力端
子（１１）に向けて電流Ｉを流すように動作する。また
、ＭＯＳＦＥＴの基板はソース端子に接続されている。

その他の構成については、第１図に示す基本構成と同じ
である。

以下、本実施例の動作について説明する。入力端子（８
）、（９）間に図示された極性の電圧が印加されると、
ＬＥＤよりなる発光素子（１）から光信号が発生される
。フォトダイオードアレイよりなる受光素子（２）は、
前記光信号を受けると電気信号を発生し、その短絡電流
と、第１の抵抗（５）の値との積によってほぼ決定され
る電圧Ｖｓをフォトダイオードアレイの両端に、陽極側
が正電位、陰極側が負電位となるように発生させる。受
光素子（２）の陽極はダイオード（３）を通してＭＯＳ
ＦＥＴの゛ノースに接続され、陰極はＭＯＳＦＥＴのゲ
ートに接続されているので、ＭＯＳＦＥＴのゲート・ソ
ース間は、ゲート端子がソース端子に対して負電位とな
り、その電位差が前記電圧Ｖｓと等しくなるまでゲート
端子が充電される。この電圧■Ｓが負の方向にＭＯＳＦ
ＥＴのスレショルド電圧ＶＴＨを越えると、ＭＯＳＦＥ
Ｔは第５図の特性に＆Ｉｉって遮断され、リレーもｉ！
！断状態となって、一方の出力端子（１０）から、他方
の出力端子（１１）へ向かって流れていた電流が遮断さ
れる。この時、トランジスタ対（４）のＰＮＰ）ランリ
スクのエミッタ端子電圧は、ベース端子電圧よりもダイ
オード（３〉の順方向電圧降下分だけ低く保たれるため
、トランジスタ対（４）の２つのトランジスタは非導通
状態であり、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲート端子の充電
動作には全く影響を与えない。ＬＥＤよりなる発光素子
（１）への入力信号を零にして、光信号が遮断されると
、まず、第１の抵抗（５）の両端に発生していた電圧Ｖ
ｓが零になる。ＭＯＳＦＥＴのゲート端子には負の電荷
が蓄積されているので、ダイオード（３）の陽極・陰極
間は逆バイアス状態となる。このため、ＭＯＳＦＥＴの
ゲートに蓄積された負電荷は、ダイオード（３）にて阻
止され、ダイオード（３）を介しては放電されない。ト
ランジスタ対（４）のＰＮＰ）ランリスクのエミッタ・
ベース間順方向電圧以上に、前記電圧Ｖｓを設定してお
くと、このＰＮＰ）−ランリスクは導通状態となる。Ｐ
ＮＰ）ランリスクが導通し、コレクタ電流の一部が、第
２の抵抗（６）に流れることにより、ＮＰＮトランジス
タが導通状態となるよう、第２抵抗（６）の値を設定し
ておくと、ＰＮＰ）ランリスク、及び、ＮＰＮトランジ
スタの両方が、光信号の遮断により導通状態となる。上
記トランジスタ対（４）は、サイリスタ構造となるよう
に接続されているので、２つのトランジスタは互いに正
帰還がかかった状態になり、ＭＯＳＦＥＴのゲートに蓄
積された負電荷を急速に放電する。ＭＯＳＦＥＴのスレ
ショルド電圧ＶＴＲの絶対値をトランジスタ対（４）の
導通状態における電圧降下Ｖｃ以上に設定しておけば、
ＭＯＳＦＥＴは、ゲート端子の電荷の放電とともに急速
に導通状態となり、リレーもオンとなる。本実施例にあ
っては、このようにＭＯＳＦＥＴのゲート端子を速やか
に充電し、かつ蓄積された電荷を急速に放電できるから
、高速なリレーのオン・オフが可能な常閉型（ノーマリ
−・オン型）の半導体リレー回路を実現することができ
る。

なお、上記各実施例にあっては、直流リレーを構成する
場合についてのみ説明したが、交流リレーを構成するこ
とも可能であり、例えば、スイッチング素子（７）とし
て一対のＭＯＳＦＥＴのゲート・ソース間を共通接続し
て、これをスイッチング素子（７）の制御端子とし、各
ＭＯ３ＦＥＴのドレインを通電端子とすれば、交流をス
イッチングするリレーを実現することができる。

（発明の効果）本発明は上述のように、ｐＮＰ）ランリスタとＮＰＮ）
ランリスタとをサイリスクｆｉＩ造が形成されるように
接続したトランジスタ対を、スイッチング素子の制御端
子間に接続されるようにしたので、トランジスタ対が一
旦オンになると、自己保持作用により、スイッチング素
子の制御端子間の電荷をほぼ完全に放電させることがで
き、したがって、蓄積電荷の急速な放電が可能であり、
また、サイリスタ構造をなすトランジスタ対におけるＰ
ＮＰトランジスタのベース・エミッタ間にはダイオード
が逆並列接続されているので、発光素子からの光信号に
より受光素子に電気信号が発生したきには、ＰＮＰトラ
ンジスタは逆バイアス状態となり、トランジスタ対が導
通することはないから、スイッチング素子の制御端子を
速やかに充電することができ、したがって、簡単な構成
でありながら、極めて高速度のスイッチングを実現する
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の基本構成を示す回路図、第２図は本発
明の一実施例の回路図、第３図は同上の実施例に用いる
スイッチング素子の特性図、第４図は本発明の他の実施
例の回路図、第５図は同上の実施例に用いるスイッチン
グ素子の特性図である。（１）は発光素子、（２）は受光素子、（３）はダイオ
ード、（４）はトランジスタ対、（５）は第１の抵抗、
（６）は第２の抵抗、（７）はスイッチング素子、（８
）。（９）は入力端子、（１０）、（１１）は出力端子であ
る。

Claims

【特許請求の範囲】

（１）一対の入力端子と、前記入力端子に接続された発
光素子と、前記発光素子の光信号を受けて、電気信号を
出力する受光素子と、受光素子の両端に接続された第１
の抵抗と、前記受光素子の陽極に陽極が接続されたダイ
オードと、ＰＮＰトランジスタのベース端子及びコレク
タ端子を夫々ＮＰＮトランジスタのコレクタ端子及びベ
ース端子に接続してサイリスタ構造を形成すると共に、
ＰＮＰトランジスタのエミッタ端子とベース端子とが前
記ダイオードと逆並列接続され、ＮＰＮトランジスタの
エミッタ端子が前記受光素子の陰極に接続されたトラン
ジスタ対と、前記ＮＰＮトランジスタのベース・エミッ
タ端子間に接続された第２の抵抗と、前記ダイオードの
陰極と前記受光素子の陰極との間に制御端子を接続され
、制御端子間に印加される電圧に応じて通電端子間のイ
ンピーダンスが変化するスイッチング素子と、スイッチ
ング素子の通電端子に接続された一対の出力端子とを備
えて成ることを特徴とする半導体リレー回路。
（２）特許請求の範囲第１項記載の回路において、前記
スイッチング素子は、制御端子間に所定値以上の電圧が
印加されたときに通電端子間が低インピーダンスとなり
、制御端子間に電圧が印加されていないときに通電端子
間が高インピーダンスとなる常開型のスイッチング素子
であることを特徴とする半導体リレー回路。
（３）特許請求の範囲第１項記載の回路において、前記
スイッチング素子は、制御端子間に所定値以上の電圧が
印加されたときに通電端子間が高インピーダンスとなり
、制御端子間に電圧が印加されていないときに通電端子
間が低インピーダンスとなる常閉型のスイッチング素子
であることを特徴とする半導体リレー回路。