JPS63208322A - 固体リレ− - Google Patents
固体リレ−Info
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- JPS63208322A JPS63208322A JP62041088A JP4108887A JPS63208322A JP S63208322 A JPS63208322 A JP S63208322A JP 62041088 A JP62041088 A JP 62041088A JP 4108887 A JP4108887 A JP 4108887A JP S63208322 A JPS63208322 A JP S63208322A
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- Japan
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- mosfet
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- array
- photovoltaic
- gate
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- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 239000007787 solid Substances 0.000 claims description 6
- 230000003287 optical effect Effects 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、完結きによるアイソレーションを用いた固体
リレーに関するものである。
リレーに関するものである。
（背景技術）
第３図は従来の固体リレーの回路構成を示す回路図であ
る。従来例では、誘電体分離基板（ＤＩ）上に、受光素
子である光起電力ダイオードアレイ（２）と、デプレッ
ションモードの制御用ＭＯ３ＦＥ Ｔ （４）とがワン
チップに形成され、出力用ＭＯＳＦＥＴ（３）と発光素
子〈１）とがそれぞれワンチップのき計３チップにより
固体リレーが構成されていた。
る。従来例では、誘電体分離基板（ＤＩ）上に、受光素
子である光起電力ダイオードアレイ（２）と、デプレッ
ションモードの制御用ＭＯ３ＦＥ Ｔ （４）とがワン
チップに形成され、出力用ＭＯＳＦＥＴ（３）と発光素
子〈１）とがそれぞれワンチップのき計３チップにより
固体リレーが構成されていた。
ところが、誘電体分離基板（ＤＩ）は通常の単結晶シリ
コン基板よりも割高で、例えば、出力用ＭＯＳ Ｆ Ｅ
Ｔ （３）を形成するエピタキシャルウェハーの約２
〜３倍のコストである。したがって、第３図従来例のよ
うに、誘電体分離基板（ＤＩ）のチップサイズを大きく
することはコスト高となる。また、出力用ＭＯＳＦＥＴ
（３）のチップサイズ゛が小さくなると、そのゲート端
子に保護素子がないと、静電気によりゲート破壊を起こ
す可能性もある。
コン基板よりも割高で、例えば、出力用ＭＯＳ Ｆ Ｅ
Ｔ （３）を形成するエピタキシャルウェハーの約２
〜３倍のコストである。したがって、第３図従来例のよ
うに、誘電体分離基板（ＤＩ）のチップサイズを大きく
することはコスト高となる。また、出力用ＭＯＳＦＥＴ
（３）のチップサイズ゛が小さくなると、そのゲート端
子に保護素子がないと、静電気によりゲート破壊を起こ
す可能性もある。
（発明の目的）
本発明は上述のような点に鑑みてなされたものであり、
その目的とするところは、出力用ＭＯＳＦＥＴのゲート
保護機能を備え、且つ、低コストな固体リレーを提供す
るにある。
その目的とするところは、出力用ＭＯＳＦＥＴのゲート
保護機能を備え、且つ、低コストな固体リレーを提供す
るにある。
（発明の開示）
本発明に係る固体リレーは、上記の目的を達成するため
に、第１図に示すように、入力信号に応答して光信号を
発生する発光ダイオード（１）のような発光素子と、誘
電体分離基板（Ｄ Ｉ ）上に形成され、前記光信号を
受光して光起電力を発生する光起電力ダイオードアレイ
（２）と、前記光起電力ダイオードアレイ（２）をゲー
ト・ソース間に接続された出力用Ｍ ＯＳ Ｆ Ｅ Ｔ
（３）と、光起電力ダイオードアレイ（２）の一端に
ドレイン電極、光起電力ダイオードアレイ（２）の他端
にゲート電極、光起電力ダイオードアレイ（２）の中間
点にソース電極をそれぞれ接続されたデプレッションモ
ードの制御用ＭＯＳＦＥＴ（４）とがらなり、前記出力
用ＭＯＳＦＥＴ（３）と、前記制御用ＭＯＳＦＥＴ（４
）とが単結晶シリコン基板（Ｓ ｉ）上にワンチップ化
されていることを特徴とす、るものである。
に、第１図に示すように、入力信号に応答して光信号を
発生する発光ダイオード（１）のような発光素子と、誘
電体分離基板（Ｄ Ｉ ）上に形成され、前記光信号を
受光して光起電力を発生する光起電力ダイオードアレイ
（２）と、前記光起電力ダイオードアレイ（２）をゲー
ト・ソース間に接続された出力用Ｍ ＯＳ Ｆ Ｅ Ｔ
（３）と、光起電力ダイオードアレイ（２）の一端に
ドレイン電極、光起電力ダイオードアレイ（２）の他端
にゲート電極、光起電力ダイオードアレイ（２）の中間
点にソース電極をそれぞれ接続されたデプレッションモ
ードの制御用ＭＯＳＦＥＴ（４）とがらなり、前記出力
用ＭＯＳＦＥＴ（３）と、前記制御用ＭＯＳＦＥＴ（４
）とが単結晶シリコン基板（Ｓ ｉ）上にワンチップ化
されていることを特徴とす、るものである。
以下、本発明の実施例について説明する。
第１図は本発明の一実施例の回路図、第２図は同上に用
いる基板の断面図である。第１図の実施例回路にあって
は、出力用ＭＯＳＦＥＴ（３）として、Ｎチャンネ・ル
のエンハンスメントモードのＭＯＳＦＥＴを用いている
。また、デプレッションモードの制御用ＭＯＳＦＥＴ（
４）としては、ＮチャンネルのＭＯＳＦＥＴを用いてい
る。発光ダイオード（１）はリレー入力端子（５） 、
（５’ ）に接続されている。また、出力用ＭＯＳＦ
ＥＴ（３）のトレイン・ソース間は、リレー出力端子（
６）、（６°）にそれぞれ接続されている。リレー出力
端子（６） 、 （６”）には、端子（６）側が端子（
６“〉側に対して正電位となるように外部回路が接続さ
れる。
いる基板の断面図である。第１図の実施例回路にあって
は、出力用ＭＯＳＦＥＴ（３）として、Ｎチャンネ・ル
のエンハンスメントモードのＭＯＳＦＥＴを用いている
。また、デプレッションモードの制御用ＭＯＳＦＥＴ（
４）としては、ＮチャンネルのＭＯＳＦＥＴを用いてい
る。発光ダイオード（１）はリレー入力端子（５） 、
（５’ ）に接続されている。また、出力用ＭＯＳＦ
ＥＴ（３）のトレイン・ソース間は、リレー出力端子（
６）、（６°）にそれぞれ接続されている。リレー出力
端子（６） 、 （６”）には、端子（６）側が端子（
６“〉側に対して正電位となるように外部回路が接続さ
れる。
以下、第１図回路の動作について説明する。リレー入力
端子（５） 、 （５’ ）間に入力電流が流れると、
発光ダイオード（１）から光信号が発生する。この光信
号は、光起電力ダイオードアレイ（２）にて受光され、
光起電力タイオードアレイ（２）には光起電力が発生す
る。制御用ＭＯＳＦＥＴ（４）は、１個の光起電力ダイ
オード（２ａ）て発生された電圧をゲートに印加され、
ソースに対してゲートが負電位となって、速やかにオフ
状態となる。したがって、光起電力ダイオードアレイ（
２）の光起電力は、出力用ＭＯＳＦＥＴ（３）のゲート
・ソース間に印加され、出力用ＭＯＳＦＥＴ（３）は急
速にオン状態となる。
端子（５） 、 （５’ ）間に入力電流が流れると、
発光ダイオード（１）から光信号が発生する。この光信
号は、光起電力ダイオードアレイ（２）にて受光され、
光起電力タイオードアレイ（２）には光起電力が発生す
る。制御用ＭＯＳＦＥＴ（４）は、１個の光起電力ダイ
オード（２ａ）て発生された電圧をゲートに印加され、
ソースに対してゲートが負電位となって、速やかにオフ
状態となる。したがって、光起電力ダイオードアレイ（
２）の光起電力は、出力用ＭＯＳＦＥＴ（３）のゲート
・ソース間に印加され、出力用ＭＯＳＦＥＴ（３）は急
速にオン状態となる。
次に、リレー入力端子（５）、（５’）の間に流れる入
力電流が遮断された揚重には、光起電力ダイオードアレ
イ（２）による起電力が消失する。したがって、制御用
Ｍ ＯＳ Ｆ Ｅ Ｔ （４）がオン状態となり、出力
用ＭＯＳＦＥＴ（３）のゲートに蓄積された電荷を急速
にソース側に放電し、出力用ＭＯＳＦＥＴ（３）はオフ
状態となる。以上の動作により入力電流のオン／オフに
応じて出力用ＭＯＳＦＥＴ（３）のオン／オフが高速度
て行われる。
力電流が遮断された揚重には、光起電力ダイオードアレ
イ（２）による起電力が消失する。したがって、制御用
Ｍ ＯＳ Ｆ Ｅ Ｔ （４）がオン状態となり、出力
用ＭＯＳＦＥＴ（３）のゲートに蓄積された電荷を急速
にソース側に放電し、出力用ＭＯＳＦＥＴ（３）はオフ
状態となる。以上の動作により入力電流のオン／オフに
応じて出力用ＭＯＳＦＥＴ（３）のオン／オフが高速度
て行われる。
而して、本発明にあっては、光起電力ダイオードアレイ
（２）のみを誘電体分離基板（ＤＩ）上に形成し、出力
用ＭＯＳＦＥＴ（３）と、デプレッショ＝４− ンモードの制御用ＭＯＳＦＥＴ（４）とを単結晶シリコ
ン基板（Ｓ ｉ）上にワンチップて形成したものである
。
（２）のみを誘電体分離基板（ＤＩ）上に形成し、出力
用ＭＯＳＦＥＴ（３）と、デプレッショ＝４− ンモードの制御用ＭＯＳＦＥＴ（４）とを単結晶シリコ
ン基板（Ｓ ｉ）上にワンチップて形成したものである
。
本発明では、誘電体分離基板（ＤＩ）上に形成される素
子は受光素子である光起電力ダイオードアレイ（２）だ
けであるのて、割高な基板である誘電体分離基板（ＤＩ
）のチップサイズが、従来例に比べて制御用ＭＯＳＦＥ
Ｔ（４）の占有面積分だけ小さくなり、コストダウンが
可能になる。新たにワンチップ化された出力用ＭＯＳＦ
ＥＴ（３）と制御用ＭＯＳＦＥＴ（４）は、誘電体分離
基板（ＤＩ）の約半分以下の価格である単結晶シリコン
基板（Ｓ ｉ）上に形成される。また、出力用Ｍ ＯＳ
Ｆ Ｅ Ｔ （３）のゲート・ソース間に制御用ＭＯ
ＳＦＥＴ（４）のゲート・ドレイン間容量が並列的に接
続されたことになるので、出力用ＭＯＳＦＥＴ（３）の
グー１〜容量が増大し、ゲート端子の静電気耐性が向上
するものである。
子は受光素子である光起電力ダイオードアレイ（２）だ
けであるのて、割高な基板である誘電体分離基板（ＤＩ
）のチップサイズが、従来例に比べて制御用ＭＯＳＦＥ
Ｔ（４）の占有面積分だけ小さくなり、コストダウンが
可能になる。新たにワンチップ化された出力用ＭＯＳＦ
ＥＴ（３）と制御用ＭＯＳＦＥＴ（４）は、誘電体分離
基板（ＤＩ）の約半分以下の価格である単結晶シリコン
基板（Ｓ ｉ）上に形成される。また、出力用Ｍ ＯＳ
Ｆ Ｅ Ｔ （３）のゲート・ソース間に制御用ＭＯ
ＳＦＥＴ（４）のゲート・ドレイン間容量が並列的に接
続されたことになるので、出力用ＭＯＳＦＥＴ（３）の
グー１〜容量が増大し、ゲート端子の静電気耐性が向上
するものである。
第２図に、ワンチップ化された２種類のＭＯＳＦＥＴの
構造断面図を示す。Ｎ型の単結晶シリコン基板の片側に
は、出力用ＭＯＳＦＥＴ（３）のドレイン電極（ＤＩ）
が形成される。Ｎ型の単結晶シリコン基板の他側には、
出力用ＭＯＳＦＥＴ（３）を形成するための第１のＰ型
拡散領域（図中、左側のＰ型頭域）と、制御用Ｍ ＯＳ
Ｆ Ｅ Ｔ （４）を形成するための第２のＰ型拡散
領域（図中、右側のＰ型頭域）とが形成される。第１の
Ｐ型拡散領域中には、Ｎ型拡散領域が形成されて、これ
らの領域に亘るようにアルミ電極が蒸着されて、出力用
ＭＯＳ Ｆ Ｅ Ｔ （３）のソース電極（Ｓｌ）が形
成される。
構造断面図を示す。Ｎ型の単結晶シリコン基板の片側に
は、出力用ＭＯＳＦＥＴ（３）のドレイン電極（ＤＩ）
が形成される。Ｎ型の単結晶シリコン基板の他側には、
出力用ＭＯＳＦＥＴ（３）を形成するための第１のＰ型
拡散領域（図中、左側のＰ型頭域）と、制御用Ｍ ＯＳ
Ｆ Ｅ Ｔ （４）を形成するための第２のＰ型拡散
領域（図中、右側のＰ型頭域）とが形成される。第１の
Ｐ型拡散領域中には、Ｎ型拡散領域が形成されて、これ
らの領域に亘るようにアルミ電極が蒸着されて、出力用
ＭＯＳ Ｆ Ｅ Ｔ （３）のソース電極（Ｓｌ）が形
成される。
第１のＰ型拡散領域中に形成されたＮ型拡散領域とＮ型
の単結晶シリコン基板との間に亘るように、ゲート電極
が酸化物層を介して配置され、出力用ＭＯＳＦＥＴ（３
）のゲート電極（Ｇ１）が形成される。
の単結晶シリコン基板との間に亘るように、ゲート電極
が酸化物層を介して配置され、出力用ＭＯＳＦＥＴ（３
）のゲート電極（Ｇ１）が形成される。
一方、第２のＰ型拡散領域中には、制御用ＭＯ３Ｆ Ｅ
Ｔ （４）のソース電極（Ｓ２）となるＮ型拡散領域
と、ドレイン電！（Ｄ２）となるＮ型拡散領域とが形成
される。これらの両Ｎ型拡散領域の間のＰ型拡散領域上
には、ゲート電極が酸化物層を介して配置され、制御用
Ｍ ＯＳ Ｆ Ｅ Ｔ （４）のゲート電極（Ｇ２）が
形成される。制御用ＭＯＳＦＥＴ（４）のゲート電極（
Ｇ２）及びドレイン電極（Ｄ２）は、チップ上の配線に
より出力用Ｍ ＯＳ Ｆ Ｅ Ｔ （３）のソース電極
（Ｓ、）及びゲート電極（Ｇ１）にそれぞれ接続される
。
Ｔ （４）のソース電極（Ｓ２）となるＮ型拡散領域
と、ドレイン電！（Ｄ２）となるＮ型拡散領域とが形成
される。これらの両Ｎ型拡散領域の間のＰ型拡散領域上
には、ゲート電極が酸化物層を介して配置され、制御用
Ｍ ＯＳ Ｆ Ｅ Ｔ （４）のゲート電極（Ｇ２）が
形成される。制御用ＭＯＳＦＥＴ（４）のゲート電極（
Ｇ２）及びドレイン電極（Ｄ２）は、チップ上の配線に
より出力用Ｍ ＯＳ Ｆ Ｅ Ｔ （３）のソース電極
（Ｓ、）及びゲート電極（Ｇ１）にそれぞれ接続される
。
（発明の効果）
本発明は上述のように、誘電体分離基板上に形成される
素子は光起電力ダイオードアレイだけであるので、割高
な基板である誘電体分離基板のチップサイズが小さくな
り、コストダウンが可能になるという効果があり、また
、出力用ＭＯＳＦＥＴのゲート・ソース間に制御用ＭＯ
’５ＦＥＴのゲート・ドレイン間容量が並列的に接続さ
れたことに１なるので、出力用ＭＯＳＦＥＴのゲート容
量が増大し、ゲート端子の静電気耐性が向上して、実装
時の歩留まりも向上するという効果がある。
素子は光起電力ダイオードアレイだけであるので、割高
な基板である誘電体分離基板のチップサイズが小さくな
り、コストダウンが可能になるという効果があり、また
、出力用ＭＯＳＦＥＴのゲート・ソース間に制御用ＭＯ
’５ＦＥＴのゲート・ドレイン間容量が並列的に接続さ
れたことに１なるので、出力用ＭＯＳＦＥＴのゲート容
量が増大し、ゲート端子の静電気耐性が向上して、実装
時の歩留まりも向上するという効果がある。
第１図は本発明の一実施例の回路図、第２図は同上に用
いる基板の断面図、第３図は従来例の回路図である。 （１）は発光ダイオード、（２）は光起電力ダイオード
アレイ、（３）は出力用ＭＯＳＦＥＴ、（４）は制御用
ＭＯＳＦＥＴ、＜５） 、 （５’ ）はリレー入力端
子、（６）、（６’）はリレー出力端子である。
いる基板の断面図、第３図は従来例の回路図である。 （１）は発光ダイオード、（２）は光起電力ダイオード
アレイ、（３）は出力用ＭＯＳＦＥＴ、（４）は制御用
ＭＯＳＦＥＴ、＜５） 、 （５’ ）はリレー入力端
子、（６）、（６’）はリレー出力端子である。
Claims (1)
- （１）入力信号に応答して光信号を発生する発光素子と
、誘電体分離基板上に形成され、前記光信号を受光して
光起電力を発生する光起電力ダイオードアレイと、前記
光起電力ダイオードアレイをゲート・ソース間に接続さ
れた出力用ＭＯＳＦＥＴと、光起電力ダイオードアレイ
の一端にドレイン電極、光起電力ダイオードアレイの他
端にゲート電極、光起電力ダイオードアレイの中間点に
ソース電極をそれぞれ接続されたデプレッションモード
の制御用ＭＯＳＦＥＴとからなり、前記出力用ＭＯＳＦ
ＥＴと、前記制御用ＭＯＳＦＥＴとが単結晶シリコン基
板上にワンチップ化されていることを特徴とする固体リ
レー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041088A JPS63208322A (ja) | 1987-02-24 | 1987-02-24 | 固体リレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041088A JPS63208322A (ja) | 1987-02-24 | 1987-02-24 | 固体リレ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208322A true JPS63208322A (ja) | 1988-08-29 |
Family
ID=12598716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041088A Pending JPS63208322A (ja) | 1987-02-24 | 1987-02-24 | 固体リレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025610A (en) * | 1997-01-23 | 2000-02-15 | Nec Corporation | Solid relay and method of producing the same |
| KR100876112B1 (ko) | 2007-03-14 | 2008-12-26 | 주식회사 씨피에스 | 배터리 과방전 보호회로 |
-
1987
- 1987-02-24 JP JP62041088A patent/JPS63208322A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025610A (en) * | 1997-01-23 | 2000-02-15 | Nec Corporation | Solid relay and method of producing the same |
| KR100876112B1 (ko) | 2007-03-14 | 2008-12-26 | 주식회사 씨피에스 | 배터리 과방전 보호회로 |
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