JPH06268248A

JPH06268248A - 光結合型半導体リレー

Info

Publication number: JPH06268248A
Application number: JP5438193A
Authority: JP
Inventors: Koichi Yamada; 耕一山田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1993-03-15
Filing date: 1993-03-15
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】入力ＬＥＤによる直接駆動が可能で構成部品が
少ない光結合型半導体リレーを提供する。【構成】光結合型半導体リレーにおいて、出力側半導体
素子としてノーマリーオフ型Ｎチャネル型静電誘導トラ
ンジスタと、ノーマリーオフ型Ｎチャネル型静電誘導ト
ランジスタのソース・ゲート間に接続された抵抗を用い
る。交流用出力側半導体素子としては、ソース・ゲート
間抵抗を有するノーマリーオフ型Ｎチャネル型静電誘導
トランジスタを２個逆並列に接続して用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光結合型半導体リレー
に関するものであり、主として交流制御用の固体リレー
として利用されるものである。

【０００２】

【従来の技術】光結合型半導体リレーは、例えば、特願
昭６１−６８１１２号に開示されている。図５にその回
路図を示す。入力端子２１７，２１８に印加された入力
信号により、入力側のＬＥＤ２１１が光信号を放射する
と、これを受光したフォトダイオードアレイ２１２は光
起電力を発生する。Ｎチャネル型の静電誘導トランジス
タ２１４はノーマリーオン型であり、ドレイン電流が流
れるとソース・ゲート間の抵抗２１３に電流が流れるの
で、このソース・ゲート間抵抗２１３により自己バイア
スがかかってＮチャネル型の静電誘導トランジスタ２１
４はオフするようになる。ひとたび静電誘導トランジス
タ２１４がオフする程度に自己バイアスがかかると、Ｍ
ＯＳＦＥＴ２１５，２１６のゲート入力容量への充電が
起こり、ＭＯＳＦＥＴ２１５，２１６はスイッチオンさ
れる。入力端子２１７，２１８への入力信号が遮断され
ると、光照射がなくなり、静電誘導トランジスタ２１４
の自己バイアスが消滅して静電誘導トランジスタ２１４
はオフになり、ＭＯＳＦＥＴ２１５，２１６のゲート入
力容量は放電されてＭＯＳＦＥＴ２１５，２１６はオフ
になる。ＭＯＳＦＥＴ２１５，２１６はゲート同士、ソ
ース同士を共通に接続され、各々のドレインを出力端子
２１９，２２０にそれぞれ接続されている。図中、２２
１は誘電体分離基板による１チップの回路形成領域であ
り、その断面図を図６に示す。また、２２２，２２３は
ＭＯＳＦＥＴの１チップ形成範囲である。

【０００３】図６において、３００は受光フォトダイオ
ードアレイ形成領域、３０１はＮチャネル型静電誘導ト
ランジスタ形成領域、３０２はソース・ゲート間抵抗形
成領域である。受光フォトダイオードアレイ形成領域３
００において、３０４，３０５，３０６は各々が受光ダ
イオードであり、Ｎ型低濃度単結晶島領域の表面にＰ型
高濃度領域３０９とＮ型高濃度領域３１０を形成したも
のである。各受光ダイオードは、多結晶シリコン基板３
０３の表面において、ＳｉＯ₂膜により互いに絶縁分離
されており、金属薄膜配線３１０により直列接続されて
いる。次に、Ｎチャンネル型静電誘導トランジスタ形成
領域３０１において、３０７はＮ型低濃度単結晶島領域
であり、３１１はＮ型高濃度領域よりなるドレイン電
極、３１２はＰ型高濃度領域よりなるゲート領域であ
る。また、３１３はＮ型高濃度領域よりなるソース領域
であり、３１６はソース電極である。次に、ソース・ゲ
ート間抵抗形成領域３０２において、３０８はＮ型低濃
度単結晶島領域であり、その表面にＰ型高濃度領域３１
５を形成して、抵抗として用いている。また、３１４は
電極３１７を接続するためのＮ型高濃度領域である。

【０００４】このように、従来の光結合型半導体リレー
では、誘電体分離基板を用いて受光フォトダイオードア
レイ、Ｎチャネル型静電誘導トランジスタ、ソース・ゲ
ート間抵抗が各々分離して形成されて、金属薄膜配線に
より相互に接続される。また、出力側ＭＯＳＦＥＴは別
々の半導体チップがワイヤーボンド等の実装手段により
接続されている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来例
ではリレー回路を構成するために、図６に示すようにフ
ォトダイオードアレイ、Ｎチャネル型静電誘導トランジ
スタ、抵抗はそれぞれ誘電体分離基板に形成され、出力
側のＭＯＳＦＥＴは別の半導体チップで構成されるの
で、リレー実装工程は複雑であり、製造工程の時間短
縮、作業効率の向上に障害となっていた。また、誘電体
分離基板では、多結晶シリコン基板に酸化シリコン膜で
電気的に絶縁されている単結晶島を用いるため、多結晶
シリコンと単結晶シリコンの熱膨張係数の違いによりウ
ェハ基板に反りが発生するので、静電誘導トランジスタ
の特性にもばらつきが生じて歩留まりも低下するという
問題を招いていた。

【０００６】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、入力ＬＥＤによる
直接駆動が可能で構成部品が少ない光結合型半導体リレ
ーを提供することにある。

【０００７】

【課題を解決するための手段】本発明にかかる光結合型
半導体リレーでは、上記課題を解決するために、図１に
示すように、出力側半導体素子としてノーマリーオフ型
Ｎチャネル静電誘導トランジスタ１２と、このノーマリ
ーオフ型Ｎチャネル静電誘導トランジスタ１２のソース
・ゲート間に接続される抵抗１３を用いている。また、
交流用出力側半導体素子としては、図２に示すように、
ソース・ゲート間抵抗１３，１５を有するノーマリーオ
フ型Ｎチャネル静電誘導トランジスタ１２，１４を２個
逆並列に接続して用いている。

【０００８】ここで、ソース・ゲート間抵抗を有するノ
ーマリーオフ型Ｎチャネル静電誘導トランジスタは、図
３及び図４に示すように、第１導電型の半導体基板６０
上に第１導電型のソース領域３３を少なくとも１個以上
各々が互いに並列になるように形成され、複数のソース
領域３３の間に離間してかつ複数のソース領域３３を内
包するように形成された第２導電型のゲート領域３５を
有し、ゲート領域３５から離間してゲート領域３５の一
部分を残して包囲するように第１導電型のドレイン領域
３８が形成され、ゲート領域３５とドレイン領域３８の
間に、ゲート領域３５とドレイン領域３８から離間して
ゲート領域３５を包囲するように第２導電型の接合保護
領域４２が形成され、ドレイン領域３８がゲート領域３
５を包囲しない部分から接合保護領域４２が伸延するよ
うに第２導電型の抵抗形成領域４１が形成され、抵抗形
成領域４１上には絶縁膜６１を介して多結晶シリコン薄
膜よりなる抵抗３４が形成され、ソース領域３３、抵抗
形成領域４１、接合保護領域４２上にはソース電極が形
成されて、ソース領域３３、抵抗形成領域４１、接合保
護領域４２と電気的に接続し、ゲート領域３５の上には
ゲート電極が形成されてゲート領域３５と電気的に接続
し、ドレイン領域３８の上にはドレイン電極が形成され
てドレイン領域３８と電気的に接続し、ゲート電極とソ
ース領域３３上のソース電極は離間して形成され、ゲー
ト電極は多結晶シリコン抵抗３４の第１の端子３６と電
気的に接続し、抵抗形成領域４１上のソース電極は、多
結晶シリコン抵抗３４の第２の端子３７と電気的に接続
されるものである。

【０００９】

【作用】本発明ではノーマリーオフ型Ｎチャネル静電誘
導トランジスタを入力ＬＥＤで直接駆動することにした
ため構成が簡素であり、誘電体分離基板も不要なので歩
留まりも高く、リレー実装工程も簡素化できる。

【００１０】

【実施例】以下、本発明の実施例を図１乃至図４に基づ
いてさらに詳細に説明する。図１には本発明の直流用光
結合型半導体リレーの回路構成を、図２には本発明の交
流用光結合型半導体リレーの回路構成を示す。入力端子
１６，１７に印加された入力信号によりＬＥＤ１１が光
信号を照射し、この光照射により、後述のように、Ｎチ
ャネル静電誘導トランジスタ１２（又は１４）のドレイ
ン・ゲートのＰＮ接合部で発生した電子−正孔対による
電流がソース・ゲート間抵抗１３（又は１５）に流れ
て、静電誘導トランジスタ１２（又は１４）がオンとな
り、出力端子１８，１９の間が導通状態となるものであ
る。本発明では出力側半導体素子としてノーマリーオフ
型Ｎチャネル静電誘導トランジスタを用いている。ノー
マリーオフ型Ｎチャネル静電誘導トランジスタはゲート
電圧がゼロのとき電流はほとんど流れず、ゲートに順方
向電圧を加えたとき電流が流れてオンの状態になる。ノ
ーマリーオフ型の静電誘導トランジスタのゲート電圧を
高くすると指数関数則にしたがってドレイン電流が増大
する。ゲート電圧がおよそ０．７Ｖ近くになるとゲート
領域からの少数キャリアの注入が盛んになってゲート電
流が流れる。このような状態はバイポーラトランジスタ
の動作と同じなのでバイポーラモードと呼ばれている。
バイポーラモード静電誘導トランジスタではドレイン電
圧が１０ｍＶあるいはそれ以下の電圧で指数関数則に比
べてはるかに急峻にドレイン電流が増大し、大きな電流
に達して飽和する。したがってＯＮ抵抗が小さくでき
る。

【００１１】本発明では、入力側ＬＥＤの光照射により
ノーマリーオフ型Ｎチャネル静電誘導トランジスタのド
レイン・ゲートのＰＮ接合部で発生した電子−正孔対に
よる電流がソース・ゲート間抵抗に流れてソース・ゲー
ト間に順方向電圧を発生させる。ソース・ゲート間電圧
がおよそ０．７Ｖ近くになるとゲート電流が流れてバイ
ポーラモードの動作となる。ソース・ゲート間電圧が
０．７Ｖ近くになる入力ＬＥＤ電流がリレーの動作ＬＥ
Ｄ電流であるが、この動作ＬＥＤ電流は、ソース・ゲー
ト間抵抗の抵抗値によって制御できる。本発明ではソー
ス・ゲート間抵抗として多結晶シリコン薄膜を用いるた
め、多結晶シリコン薄膜形成時の不純物導入量をイオン
注入により制御すればよい。

【００１２】図３は図１の回路構成を１チップ上に形成
した場合の平面レイアウト図である。半導体ＩＣチップ
４０にはソース電極３０、ドレイン電極３１、ソースメ
タル３２、ソース領域３３、ソース・ゲート間抵抗１３
を構成する多結晶シリコン薄膜抵抗３４、ゲート領域３
５、ゲート−抵抗コンタクト３６、ソース−抵抗コンタ
クト３７、ドレイン領域３８、抵抗形成領域４１、接合
保護領域４２が形成される。

【００１３】図４は図３の断面図である。ソース領域３
３とゲート領域３５は交互に例えば指状に形成され、ド
レイン領域３８はソース、ゲート領域３３，３５から離
れてソース、ゲート領域３３，３５と同じ側のウェハ面
に形成される。最外周のゲート領域３５の外側には接合
保護領域４２を形成し、接合保護領域４２はドレイン領
域３８が囲まない側に伸延して抵抗形成領域４１が形成
される。抵抗形成領域４１の上には酸化シリコン膜より
なる絶縁膜６１を介してソース・ゲート間抵抗が多結晶
シリコン薄膜抵抗３４により形成される。

【００１４】

【発明の効果】本発明による光結合型半導体リレーで
は、出力側半導体素子としてノーマリーオフ型Ｎチャネ
ル静電誘導トランジスタを用いることにしたから、入力
ＬＥＤによる直接駆動が可能になり、リレーの構成部品
を大幅に削減することが可能になる。また、ノーマリー
オフ型Ｎチャネル静電誘導トランジスタをバイポーラモ
ードで動作させるため、小さい入力電流で動作可能で、
オン抵抗の小さい光結合型半導体リレーを実現すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】本発明の他の実施例の回路図である。

【図３】本発明の一実施例の平面図である。

【図４】本発明の一実施例の断面図である。

【図５】従来例の回路図である。

【図６】従来例の断面図である。

【符号の説明】

１１ＬＥＤ１２Ｎチャネル型静電誘導トランジスタ１３ソース・ゲート間抵抗

Claims

【特許請求の範囲】

【請求項１】入力端子を有するＬＥＤと、前記ＬＥ
Ｄに光学的に結合されて電気的には絶縁されており、前
記ＬＥＤによる光照射に応答して出力側半導体素子をオ
ン、オフさせる光結合型半導体リレーにおいて、前記出力側半導体素子としてノーマリーオフ型Ｎチャネ
ル静電誘導トランジスタと、前記ノーマリーオフ型Ｎチ
ャネル静電誘導トランジスタのソース・ゲート間に接続
される抵抗を用いることを特徴とする光結合型半導体リ
レー。
【請求項２】請求項１記載のリレーにおいて、前記
出力側半導体素子として前記ソース・ゲート間抵抗を有
するノーマリーオフ型Ｎチャンネル静電誘導トランジス
タを２個逆並列に接続することを特徴とする光結合型半
導体リレー。
【請求項３】請求項１又は２記載のリレーにおい
て、前記ソース・ゲート間抵抗を有するノーマリーオフ
型Ｎチャネル静電誘導トランジスタは、第１導電型の半導体基板上に第１導電型のソース領域を
少なくとも１個以上各々が互いに平行になるように形成
され、前記複数のソース領域の間に離間してかつ前記複数のソ
ース領域を内包するように形成された第２導電型のゲー
ト領域を有し、前記ゲート領域から離間して前記ゲート領域の一部分を
残して包囲するように第１導電型のドレイン領域が形成
され、前記ゲート領域と前記ドレイン領域の間に前記ゲート領
域と前記ドレイン領域から離間して、前記ゲート領域を
包囲するように第２導電型の接合保護領域が形成され、前記ドレイン領域が前記ゲート領域を包囲しない部分か
ら前記補助領域が伸延するように第２導電型の抵抗形成
領域が形成され、前記抵抗形成領域上には絶縁膜を介して多結晶シリコン
薄膜よりなる抵抗が形成され、前記ソース領域、前記抵抗形成領域、前記接合保護領域
上にはソース電極が形成されて、前記ソース領域、前記
抵抗形成領域、前記接合保護領域と電気的に接続し、前記ゲート領域上にはゲート電極が形成されて前記ゲー
ト領域と電気的に接続し、前記ドレイン領域上にはドレイン電極が形成されて前記
ドレイン領域と電気的に接続し、前記ゲート電極と前記ソース領域上のソース電極は離間
して形成され、前記ゲート電極は前記多結晶シリコン抵
抗の第１の端子と電気的に接続し、前記抵抗形成領域上のソース電極は、前記多結晶シリコ
ン抵抗の第２の端子と電気的に接続されることを特徴と
する光結合型半導体リレー。