JP2807004B2 - 並列ｍｏｓｆｅｔ付きの抵抗器 - Google Patents
並列ｍｏｓｆｅｔ付きの抵抗器Info
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- JP2807004B2 JP2807004B2 JP1326773A JP32677389A JP2807004B2 JP 2807004 B2 JP2807004 B2 JP 2807004B2 JP 1326773 A JP1326773 A JP 1326773A JP 32677389 A JP32677389 A JP 32677389A JP 2807004 B2 JP2807004 B2 JP 2807004B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、並列MOSFET付きの抵抗器に関するものであ
り、例えば、モノリシックIC上に形成される半導体リレ
ー回路の制御回路に利用されるものである。
り、例えば、モノリシックIC上に形成される半導体リレ
ー回路の制御回路に利用されるものである。
［従来の技術］ 第３図は従来の半導体リレー回路の基本構成を示して
いる（特開昭63−153916号公報参照）。この回路にあっ
ては、入力端子11,12間に接続されたLEDのような発光素
子１が発生する光信号を、光起電力ダイオードアレイ２
が受光して光起電力を発生し、この光起電力を出力用MO
SFET3a,3bのゲート・ソース間に印加するものである。
出力用MOSFET3a,3bは、例えばＮチャンネルのエンハン
スメント型のMOSFETよりなり、ソースを共通接続されて
おり、ドレインは出力端子O1,O2にそれぞれ接続されて
いる。このように、２個の出力用MOSFET3a,3bを出力端
子O1,O2間に逆直列に接続することにより、AC/DC兼用の
リレー回路を実現できる。
いる（特開昭63−153916号公報参照）。この回路にあっ
ては、入力端子11,12間に接続されたLEDのような発光素
子１が発生する光信号を、光起電力ダイオードアレイ２
が受光して光起電力を発生し、この光起電力を出力用MO
SFET3a,3bのゲート・ソース間に印加するものである。
出力用MOSFET3a,3bは、例えばＮチャンネルのエンハン
スメント型のMOSFETよりなり、ソースを共通接続されて
おり、ドレインは出力端子O1,O2にそれぞれ接続されて
いる。このように、２個の出力用MOSFET3a,3bを出力端
子O1,O2間に逆直列に接続することにより、AC/DC兼用の
リレー回路を実現できる。
光起電力ダイオードアレイ２の光起電力は、抵抗器５
を介して出力用MOSFET3a,3bのゲート・ソース間に印加
される。出力用MOSFET3a,3bのゲート及びソースには、
デプレッション型の制御用MOSFET4のドレイン及びソー
スがそれぞれ接続されている。また、この制御用MOSFET
4のゲート及びソースは、図示したように、バイアス用
の抵抗器５の両端に接続されている。
を介して出力用MOSFET3a,3bのゲート・ソース間に印加
される。出力用MOSFET3a,3bのゲート及びソースには、
デプレッション型の制御用MOSFET4のドレイン及びソー
スがそれぞれ接続されている。また、この制御用MOSFET
4のゲート及びソースは、図示したように、バイアス用
の抵抗器５の両端に接続されている。
発光素子１に入力信号が印加されて、光起電力ダイオ
ードアレイ２に光起電力が発生すると、デプレッション
型の制御用MOSFET4のドレイン・ソース間と抵抗器５を
介して光電流が流れ、抵抗器５の両端に電圧が発生す
る。この電圧により、制御用MOSFET4が高インピーダン
ス状態にバイアスされるので、出力用MOSFET3a,3bのゲ
ート・ソース間に光起電力ダイオードアレイ２の光起電
力が印加されて、出力用MOSFET3a,3bがオン状態とな
る。なお、光起電力ダイオードアレイ２の直列個数は、
出力用MOSFET3a,3bのスレショルド電圧を越える電圧を
発生するに足る個数に選定されている。
ードアレイ２に光起電力が発生すると、デプレッション
型の制御用MOSFET4のドレイン・ソース間と抵抗器５を
介して光電流が流れ、抵抗器５の両端に電圧が発生す
る。この電圧により、制御用MOSFET4が高インピーダン
ス状態にバイアスされるので、出力用MOSFET3a,3bのゲ
ート・ソース間に光起電力ダイオードアレイ２の光起電
力が印加されて、出力用MOSFET3a,3bがオン状態とな
る。なお、光起電力ダイオードアレイ２の直列個数は、
出力用MOSFET3a,3bのスレショルド電圧を越える電圧を
発生するに足る個数に選定されている。
発光素子１への入力信号が遮断されると、光起電力ダ
イオードアレイ２の光起電力が消失し、抵抗器５の両端
電圧が消失するので、デプレッション型の制御用MOSFET
4は低インピーダンス状態に戻り、出力用MOSFET3a,3bの
ゲート・ソース間の蓄積電荷を放電させることにより、
出力用MOSFET3a,3bはオフ状態となる。
イオードアレイ２の光起電力が消失し、抵抗器５の両端
電圧が消失するので、デプレッション型の制御用MOSFET
4は低インピーダンス状態に戻り、出力用MOSFET3a,3bの
ゲート・ソース間の蓄積電荷を放電させることにより、
出力用MOSFET3a,3bはオフ状態となる。
なお、バイアス用の抵抗器５と並列に定電圧素子を接
続し、抵抗器５の両端に生じる電位差が所定電圧以上に
上昇しないようにしている。ここでは、定電圧素子とし
て、ゲートとドレインを共通接続したエンハンスメント
型のMOSFET6を用いており、抵抗器５の両端に生じる電
位差はMOSFET6のスレショルド電圧以上に上昇しないよ
うになっている。
続し、抵抗器５の両端に生じる電位差が所定電圧以上に
上昇しないようにしている。ここでは、定電圧素子とし
て、ゲートとドレインを共通接続したエンハンスメント
型のMOSFET6を用いており、抵抗器５の両端に生じる電
位差はMOSFET6のスレショルド電圧以上に上昇しないよ
うになっている。
第３図に示す従来例においては、出力用MOSFET3a,3b
の飽和電流は、そのゲート・ソース間に印加される電圧
によって変化するため、負荷電流の上限値は入力信号の
強さによって決まり、入力信号の強さに影響されない負
荷電流の制限は出来なかった。このため、サージ電流等
の瞬時過電流に弱い負荷回路のスイッチとして上記のリ
レー回路を使用すると、電源電圧の変動等による過電流
が流れることがあった。
の飽和電流は、そのゲート・ソース間に印加される電圧
によって変化するため、負荷電流の上限値は入力信号の
強さによって決まり、入力信号の強さに影響されない負
荷電流の制限は出来なかった。このため、サージ電流等
の瞬時過電流に弱い負荷回路のスイッチとして上記のリ
レー回路を使用すると、電源電圧の変動等による過電流
が流れることがあった。
そこで、第４図に示すように、負荷電流検出用の抵抗
7a,7bを出力用MOSFET3a,3bのソースに直列的に挿入し、
この抵抗7a,7bに発生する電圧をＰチャンネルのエンハ
ンスメント型の制御用MOSFET8a,8bのゲート・ソース間
に印加すると共に、各制御用MOSFET8a,8bのドレイン・
ソース間を抵抗器５の両端に並列接続することが考えら
れる。
7a,7bを出力用MOSFET3a,3bのソースに直列的に挿入し、
この抵抗7a,7bに発生する電圧をＰチャンネルのエンハ
ンスメント型の制御用MOSFET8a,8bのゲート・ソース間
に印加すると共に、各制御用MOSFET8a,8bのドレイン・
ソース間を抵抗器５の両端に並列接続することが考えら
れる。
このように構成すれば、負荷電流が大きいときには、
負荷電流検出用の抵抗7a,7bの両端に生じる電圧が増大
し、この電圧がエンハンスメント型の制御用MOSFET8a,8
bのスレショルド電圧を越えると、制御用MOSFET8a,8bの
インピーダンスが低下する。これにより、抵抗器５の両
端に発生するバイアス電圧が低下するので、デプレッシ
ョン型の制御用MOSFET4のインピーダンスは低下する。
これにより、出力用MOSFET3a,3bのゲート・ソース間電
圧が低下するので、出力用MOSFET3a,3bの飽和電流が低
下し、負荷電流は制限される。したがって、負荷側の回
路に過大な電流が流れることは防止できるものである。
負荷電流検出用の抵抗7a,7bの両端に生じる電圧が増大
し、この電圧がエンハンスメント型の制御用MOSFET8a,8
bのスレショルド電圧を越えると、制御用MOSFET8a,8bの
インピーダンスが低下する。これにより、抵抗器５の両
端に発生するバイアス電圧が低下するので、デプレッシ
ョン型の制御用MOSFET4のインピーダンスは低下する。
これにより、出力用MOSFET3a,3bのゲート・ソース間電
圧が低下するので、出力用MOSFET3a,3bの飽和電流が低
下し、負荷電流は制限される。したがって、負荷側の回
路に過大な電流が流れることは防止できるものである。
なお、負荷電流が小さいときには、エンハンスメント
型の制御用MOSFET8a,8bは遮断状態となり、第３図に示
す回路と同様の動作となる。負荷電流検出用の抵抗7a,7
bは、抵抗値を十分に低く設定されるので、負荷電流に
よる損失は比較的小さく、半導体リレー回路のオン抵抗
を若干上げる以外は、動作に影響しない。
型の制御用MOSFET8a,8bは遮断状態となり、第３図に示
す回路と同様の動作となる。負荷電流検出用の抵抗7a,7
bは、抵抗値を十分に低く設定されるので、負荷電流に
よる損失は比較的小さく、半導体リレー回路のオン抵抗
を若干上げる以外は、動作に影響しない。
［発明が解決しようとする課題］ ところが、上述の第４図に示すような半導体リレー回
路を１チップの半導体基板上に集積しようとすると、エ
ンハンスメント型のMOSFET8a,8bがチップ面積の増大を
招くという問題がある。第５図は半導体集積回路技術を
用いて、第４図の破線で囲まれたバイアス用の抵抗器５
と、エンハンスメント型のMOSFET8a,8bを構成した例を
示している。まず、抵抗器５はＮ型の不純物半導体基板
10の表面に形成されたＰ型の拡散領域11よりなる。この
抵抗器５の両端には、２つのMOSFET8a,8bが並列接続さ
れている。各MOSFET8a,8bは、それぞれソース領域81と
ドレイン領域82及びゲート領域83よりなる。ソース領域
81とドレイン領域82はＰ型の拡散領域よりなり、ゲート
領域83はＮ型の不純物半導体基板10の上に絶縁薄膜を介
して形成された多結晶シリコンの薄膜よりなる。このよ
うに、MOSFET8a,8bは、半導体チップ上で大きな面積を
占めることになる。このため、歩留まりが低下し、１つ
の半導体ウェハーから製造できる半導体チップの個数も
少なくなる。
路を１チップの半導体基板上に集積しようとすると、エ
ンハンスメント型のMOSFET8a,8bがチップ面積の増大を
招くという問題がある。第５図は半導体集積回路技術を
用いて、第４図の破線で囲まれたバイアス用の抵抗器５
と、エンハンスメント型のMOSFET8a,8bを構成した例を
示している。まず、抵抗器５はＮ型の不純物半導体基板
10の表面に形成されたＰ型の拡散領域11よりなる。この
抵抗器５の両端には、２つのMOSFET8a,8bが並列接続さ
れている。各MOSFET8a,8bは、それぞれソース領域81と
ドレイン領域82及びゲート領域83よりなる。ソース領域
81とドレイン領域82はＰ型の拡散領域よりなり、ゲート
領域83はＮ型の不純物半導体基板10の上に絶縁薄膜を介
して形成された多結晶シリコンの薄膜よりなる。このよ
うに、MOSFET8a,8bは、半導体チップ上で大きな面積を
占めることになる。このため、歩留まりが低下し、１つ
の半導体ウェハーから製造できる半導体チップの個数も
少なくなる。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、半導体基板上に小さな面積で
形成できる並列MOSFET付きの抵抗器を提供することにあ
る。
その目的とするところは、半導体基板上に小さな面積で
形成できる並列MOSFET付きの抵抗器を提供することにあ
る。
［課題を解決するための手段］ 本発明にあっては、上記の課題を解決するために、第
１図及び第２図に示すように、不純物半導体基板10の表
面に導電型の異なる不純物を拡散させて偶数回の折り返
し部を有する矩形波型の拡散領域11を形成し、拡散領域
11の一端を不純物半導体基板10と同一電位とし、拡散領
域11の他端の電位を不純物半導体基板10と拡散領域11の
間に生じるPN接合が逆バイアスされるように設定し、前
記矩形波型の拡散領域11を奇数回目の折り返し部と偶数
回目の折り返し部の略中間部分で略二等分割した表面に
絶縁薄膜12を介して一対の互いに分離された金属薄膜13
を配し、この金属薄膜13をゲートとし、前記拡散領域11
の一端をソースとし、他端をドレインとする一対のMOSF
ET8a,8bを、前記拡散領域11よりなる抵抗器５に寄生さ
せたことを特徴とするものである。
１図及び第２図に示すように、不純物半導体基板10の表
面に導電型の異なる不純物を拡散させて偶数回の折り返
し部を有する矩形波型の拡散領域11を形成し、拡散領域
11の一端を不純物半導体基板10と同一電位とし、拡散領
域11の他端の電位を不純物半導体基板10と拡散領域11の
間に生じるPN接合が逆バイアスされるように設定し、前
記矩形波型の拡散領域11を奇数回目の折り返し部と偶数
回目の折り返し部の略中間部分で略二等分割した表面に
絶縁薄膜12を介して一対の互いに分離された金属薄膜13
を配し、この金属薄膜13をゲートとし、前記拡散領域11
の一端をソースとし、他端をドレインとする一対のMOSF
ET8a,8bを、前記拡散領域11よりなる抵抗器５に寄生さ
せたことを特徴とするものである。
［作 用］ 本発明にあっては、このように、不純物半導体基板10
の表面に導電型の異なる不純物を拡散させた矩形波型の
拡散領域11の表面に、絶縁薄膜12を介して金属薄膜13を
配し、この金属薄膜13をゲートとし、前記拡散領域11の
一端をソースとし、他端をドレインとするMOSFET8a,8b
を、前記拡散領域11よりなる抵抗器５に寄生させたの
で、小さなチップ面積でMOSFET8a,8bと抵抗器５との並
列回路を構成することができるものである。また、前記
矩形波型の拡散領域11は偶数回の折り返し部を有し、こ
の矩形波型の拡散領域11を、奇数回目の折り返し部と偶
数回目の折り返し部の略中間部分で略二等分割した表面
に一対の互いに分離された金属薄膜13を配したことによ
り、一対のMOSFET8a,8bのゲート電圧による抵抗値の制
御特性を略均等にすることができる。
の表面に導電型の異なる不純物を拡散させた矩形波型の
拡散領域11の表面に、絶縁薄膜12を介して金属薄膜13を
配し、この金属薄膜13をゲートとし、前記拡散領域11の
一端をソースとし、他端をドレインとするMOSFET8a,8b
を、前記拡散領域11よりなる抵抗器５に寄生させたの
で、小さなチップ面積でMOSFET8a,8bと抵抗器５との並
列回路を構成することができるものである。また、前記
矩形波型の拡散領域11は偶数回の折り返し部を有し、こ
の矩形波型の拡散領域11を、奇数回目の折り返し部と偶
数回目の折り返し部の略中間部分で略二等分割した表面
に一対の互いに分離された金属薄膜13を配したことによ
り、一対のMOSFET8a,8bのゲート電圧による抵抗値の制
御特性を略均等にすることができる。
［実施例］ 第１図は本発明の一実施例の平面図であり、第２図は
その縦断面図である。この抵抗器５は、不純物半導体基
板10に導電型の異なる不純物を拡散させた拡散領域11よ
りなる。ここでは、抵抗器５が形成される単結晶シリコ
ン基板にＮ型の不純物をドープして半導体基板10として
いる。また、表面には、Ｐ型の不純物を拡散された拡散
領域11が形成されている。この拡散領域11は、第１図に
示すように、矩形波型に蛇行して形成されている。拡散
領域11は不純物濃度に応じた抵抗率を有する抵抗層とな
る。拡散領域11及び不純物半導体基板10の表面は、シリ
コン酸化膜よりなる絶縁薄膜12で覆われている。さら
に、絶縁薄膜12の上にアルミニウム薄膜のような金属薄
膜13を配している。拡散領域11の両端には、オーミック
接触で電極14,15が設けられている。この電極間14,15の
抵抗値は、拡散領域11の抵抗率と、拡散領域11の幅と長
さでほぼ決まる。この抵抗器５には、拡散領域11と不純
物半導体基板10の間のPN接合が逆バイアス状態となるよ
うに電圧が印加される。つまり、一方の電極14はＮ型の
不純物半導体基板10と同一電位とされ、他方の電極15は
前記一方の電極14よりも低電位となるように電圧が印加
される。これにより、拡散領域11はPN接合の空乏層によ
り不純物半導体基板10から絶縁分離されて、抵抗器５と
して使用できるものである。なお、拡散領域11の表面は
アルミニウム薄膜のような金属薄膜13により覆われてい
るので、第４図に示すような半導体リレー回路のバイア
ス用の抵抗器５として使用した場合に、発光素子１から
の光信号が上記PN接合に照射されることはない。
その縦断面図である。この抵抗器５は、不純物半導体基
板10に導電型の異なる不純物を拡散させた拡散領域11よ
りなる。ここでは、抵抗器５が形成される単結晶シリコ
ン基板にＮ型の不純物をドープして半導体基板10として
いる。また、表面には、Ｐ型の不純物を拡散された拡散
領域11が形成されている。この拡散領域11は、第１図に
示すように、矩形波型に蛇行して形成されている。拡散
領域11は不純物濃度に応じた抵抗率を有する抵抗層とな
る。拡散領域11及び不純物半導体基板10の表面は、シリ
コン酸化膜よりなる絶縁薄膜12で覆われている。さら
に、絶縁薄膜12の上にアルミニウム薄膜のような金属薄
膜13を配している。拡散領域11の両端には、オーミック
接触で電極14,15が設けられている。この電極間14,15の
抵抗値は、拡散領域11の抵抗率と、拡散領域11の幅と長
さでほぼ決まる。この抵抗器５には、拡散領域11と不純
物半導体基板10の間のPN接合が逆バイアス状態となるよ
うに電圧が印加される。つまり、一方の電極14はＮ型の
不純物半導体基板10と同一電位とされ、他方の電極15は
前記一方の電極14よりも低電位となるように電圧が印加
される。これにより、拡散領域11はPN接合の空乏層によ
り不純物半導体基板10から絶縁分離されて、抵抗器５と
して使用できるものである。なお、拡散領域11の表面は
アルミニウム薄膜のような金属薄膜13により覆われてい
るので、第４図に示すような半導体リレー回路のバイア
ス用の抵抗器５として使用した場合に、発光素子１から
の光信号が上記PN接合に照射されることはない。
次に、MOSFET8a,8bの構成について説明する。Ｎ型の
不純物半導体基板10の表面に形成されたＰ型の拡散領域
11は、MOSFET8a,8bのドレイン及びソースとして兼用さ
れている。本実施例では、不純物半導体基板10と同一電
位となる一方の電極14がソース側となり、他方の電極15
がドレイン側となる。また、拡散領域11の表面に、絶縁
薄膜12を介して配された金属薄膜13は、遮光膜として作
用するのみならず、MOSFET8a,8bのゲートとしても兼用
されている。この金属薄膜13と不純物半導体基板10の間
に、所定のスレショルド電圧を越える電圧が印加される
と、不純物半導体基板10の表面における拡散領域11以外
の部分に、拡散領域11と同じ導電型のチャンネルが形成
される。これにより、Ｐチャンネルのエンハンスメント
型のMOSFET8a,8bが構成されるものである。
不純物半導体基板10の表面に形成されたＰ型の拡散領域
11は、MOSFET8a,8bのドレイン及びソースとして兼用さ
れている。本実施例では、不純物半導体基板10と同一電
位となる一方の電極14がソース側となり、他方の電極15
がドレイン側となる。また、拡散領域11の表面に、絶縁
薄膜12を介して配された金属薄膜13は、遮光膜として作
用するのみならず、MOSFET8a,8bのゲートとしても兼用
されている。この金属薄膜13と不純物半導体基板10の間
に、所定のスレショルド電圧を越える電圧が印加される
と、不純物半導体基板10の表面における拡散領域11以外
の部分に、拡散領域11と同じ導電型のチャンネルが形成
される。これにより、Ｐチャンネルのエンハンスメント
型のMOSFET8a,8bが構成されるものである。
なお、上記実施例では、不純物半導体基板10がＮ型
で、拡散領域11はＰ型としたが、反対に、不純物半導体
基板10がＰ型で、拡散領域11がＮ型であっても構わな
い。
で、拡散領域11はＰ型としたが、反対に、不純物半導体
基板10がＰ型で、拡散領域11がＮ型であっても構わな
い。
［発明の効果］ 本発明にあっては、上述のように、不純物半導体基板
の表面に導電型の異なる不純物を拡散させた矩形波型の
拡散領域の表面に、絶縁薄膜を介して金属薄膜を配し、
この金属薄膜をゲートとし、前記拡散領域の一端をソー
スとし、他端をドレインとするMOSFETを、前記拡散領域
よりなる抵抗器に寄生させたので、小さなチップ面積で
MOSFETと抵抗器との並列回路を構成することができると
いう効果がある。また、前記矩形波型の拡散領域は偶数
回の折り返し部を有し、この矩形波型の拡散領域を、奇
数回目の折り返し部と偶数回目の折り返し部の略中間部
分で略二等分割した表面に一対の互いに分離された金属
薄膜を配したことにより、一対のMOSFETのゲート電圧に
よる抵抗値の制御特性を略均等にすることができるとい
う効果がある。
の表面に導電型の異なる不純物を拡散させた矩形波型の
拡散領域の表面に、絶縁薄膜を介して金属薄膜を配し、
この金属薄膜をゲートとし、前記拡散領域の一端をソー
スとし、他端をドレインとするMOSFETを、前記拡散領域
よりなる抵抗器に寄生させたので、小さなチップ面積で
MOSFETと抵抗器との並列回路を構成することができると
いう効果がある。また、前記矩形波型の拡散領域は偶数
回の折り返し部を有し、この矩形波型の拡散領域を、奇
数回目の折り返し部と偶数回目の折り返し部の略中間部
分で略二等分割した表面に一対の互いに分離された金属
薄膜を配したことにより、一対のMOSFETのゲート電圧に
よる抵抗値の制御特性を略均等にすることができるとい
う効果がある。
第１図は本発明の一実施例の平面図、第２図は同上の縦
断面図、第３図は従来の半導体リレー回路の回路図、第
４図は従来の他の半導体リレー回路の回路図、第５図は
同上に用いる半導体チップの要部構成を示す平面図であ
る。 ５は抵抗器、8a,8bはMOSFET、10は不純物半導体基板、1
1は拡散領域、12は絶縁薄膜、13は金属薄膜である。
断面図、第３図は従来の半導体リレー回路の回路図、第
４図は従来の他の半導体リレー回路の回路図、第５図は
同上に用いる半導体チップの要部構成を示す平面図であ
る。 ５は抵抗器、8a,8bはMOSFET、10は不純物半導体基板、1
1は拡散領域、12は絶縁薄膜、13は金属薄膜である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−214553（ＪＰ，Ａ) 特開 昭64−54735（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/06 H01L 27/04
Claims (1)
- 【請求項１】不純物半導体基板の表面に導電型の異なる
不純物を拡散させて偶数回の折り返し部を有する矩形波
型の拡散領域を形成し、拡散領域の一端を不純物半導体
基板と同一電位とし、拡散領域の他端の電位を不純物半
導体基板と拡散領域の間に生じるPN接合が逆バイアスさ
れるように設定し、前記矩形波型の拡散領域を奇数回目
の折り返し部と偶数回目の折り返し部の略中間部分で略
二等分割した表面に絶縁薄膜を介して一対の互いに分離
された金属薄膜を配し、この金属薄膜をゲートとし、前
記拡散領域の一端をソースとし、他端をドレインとする
一対のMOSFETを、前記拡散領域よりなる抵抗器に寄生さ
せたことを特徴とする並列MOSFET付きの抵抗器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326773A JP2807004B2 (ja) | 1989-12-15 | 1989-12-15 | 並列ｍｏｓｆｅｔ付きの抵抗器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326773A JP2807004B2 (ja) | 1989-12-15 | 1989-12-15 | 並列ｍｏｓｆｅｔ付きの抵抗器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187256A JPH03187256A (ja) | 1991-08-15 |
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ID=18191537
Family Applications (1)
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1989
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| JPH03187256A (ja) | 1991-08-15 |
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