JP3639596B2 - 保護形スイッチ - Google Patents

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Description

本発明は保護形スイッチに関するものである。
米国特許第4,893,158号に、第１及び第２電圧供給ライン間に負荷を結合させるための第１及び第２主電極と、制御電圧供給ラインに結合された制御電極と、動作時に第１及び第２主電極間を流れる電流を表すセンス電流を第１主電極との間で流すセンス電極とを有するパワー半導体デバイスの形態の保護形スイッチが記載されている。制御半導体デバイスはパワー半導体デバイスの制御電極と第２主電極との間に結合された第１及び第２主電極を有し、且つパワー半導体デバイスのセンス電極に結合されたその制御電極がセンス抵抗により与えられる電流通路を経てパワー半導体デバイスの第２主電極に結合され、センス電極により供給される電流が所定の電流値に達し、センス抵抗の両端間に十分な電圧を発生するとき、この制御半導体デバイスが導通してパワー半導体デバイスの制御電極と第２主電極との間に導電通路を与えてパワー半導体デバイスの動作、特にこれを流れる電流を調整する。
米国特許第4893158号に記載された保護形スイッチでは、制御半導体デバイスがパワー半導体デバイスの直列ゲート抵抗Riを有するインバータを構成し、センス抵抗Rsを流れるセンス電流がゲートドライブを決定する。その結果としてパワー半導体デバイスの電流調整を不精密にするとともに外部ゲートドライブ、ゲート直列抵抗Riの値及びプロセスパラメータに依存する低利得を生ずる。また、低いしきい値電圧（制御半導体デバイスが導通する点に近い点）における制御半導体デバイスの負の温度係数とセンス抵抗の代表的な正の温度係数とが回路の出力電流の制限値に対し負の総合温度係数を生ずる。更に、米国特許第4893158号に記載されているように、センス電極が主パワー半導体デバイスのセルとほぼ同一の１以上のセルからなる制御MOSデバイスにより与えられる場合には、パワー半導体デバイスを流れる電流とセンス電極から比較的高いセンス抵抗Rsを経て供給される電流との比がパワー半導体デバイス及び制御又はセンスセルのプロセス依存電気パラメータ並びにそれらの幾何寸法比の関数になる。その理由は、両デバイスがそれらの制御電極と第２主電極との間及びそれらの第１及び第２主電極間の異なる電圧で動作するためである。その結果、スイッチの動作が予測困難になるとともに低精度になる。更に、パワー半導体デバイスの第１及び第２主電極間の電圧が低いとき、回路は機能し得ない。その理由は、制御半導体デバイスの制御電極に得られる電圧が制御半導体デバイスを所要時にターンオンさせるのに十分になり得ないめである。パワー半導体デバイスの第１及び第２主電極間の電圧が上昇すると、回路は動作し始め、負抵抗領域に入り、インダクタのような所定のタイプの負荷の場合には発振動作を発生しうる。
本発明は、負荷を第１及び第２電圧供給ライン間に結合させるための第１及び第２主電極と、制御電圧供給ラインに結合された制御電極と、動作時に第１び第２主電極間を流れる電流を表すセンス電流を第１主電極との間に流すセンス電極とを有するパワー半導体デバイスと、制御回路とを具え、該制御回路はセンス電極に結合されセンス電流によりその両端間にセンス電圧を発生するセンス抵抗と、前記パワー半導体デバイスの制御電極及び第２主電極間に結合された第１及び第２主電極及び制御電極を有する制御半導体デバイスと、第１及び第２主電極及び制御電極を有し、一方の主電極が前記制御半導体デバイスの制御電極に結合され、他方の主電極がセンス抵抗に結合された半導体デバイスと、この半導体デバイスの制御電極にバイアス電圧を供給する基準手段とを具え、このバイアス電圧の供給により前記半導体デバイスを十分に導通させて前記制御半導体デバイスを非導通にし、センス電圧がバイアス電圧により決まる基準電圧Ｖに到達するとき、前記半導体デバイスの導通を低下させて前記制御半導体デバイスの導通を開始させ、前記パワー半導体デバイスの制御電極の電圧を低下させ、従って前記パワー半導体デバイスを流れる電流を減少させるように構成した保護形スイッチを提供する。
本発明の保護形スイッチは高利得を達成しうるため、パワー半導体デバイスの電流が制限される電流値、即ち調整電流値がパワー半導体デバイスの直列ゲート抵抗又はドライブ電圧に依存しない。更に、負抵抗領域の発生を回避又は少なくとも禁止することができるとともに、米国特許第4893158号に記載された保護形スイッチに関連する上述の問題を克服又は少なくとも緩和することができる。更に、センス電極を前記半導体デバイスがセンス電流を流す必要がないように結合しうるため、バイアス手段及び半導体デバイスをセンス電流に匹敵する高電流を流しうるように形成する必要がなくなる。更に、米国特許第4893158号に記載された保護形スイッチと異なり、センス抵抗をセンス電流通路のオン抵抗に匹敵する低い値にすることができる。基準手段は、第１及び第２主電極及び制御電極を有する他の半導体デバイスを具え、その制御電極がその第１及び第２主電極の一方に結合され、かつ前記半導体デバイスの制御電極に結合されたものとするとができる。これらの半導体デバイスはトランジスタとすることができる。一般に、前記他の半導体デバイスの第１及び第２主電極の一方は第１抵抗を経て他の電圧供給ラインに結合し、前記半導体デバイスの一方の主電極は第２抵抗を経て前記電圧供給ラインに結合し、前記半導体デバイス及び前記他の半導体デバイスの他方の主電極はそれぞれ前記センス抵抗及び第３抵抗を経てパワー半導体デバイスの第１及び第２主電極の一方に結合する。
しかし、他の任意の基準手段を用いて前記半導体デバイスの制御電極を適切な一定のバイアス電圧でバイアスしてその第１主電極に所望の電流を供給することができる。例えば、正又は負の温度係数が回路の動作に必要とされる場合にはこのような特性を与えるように故意に選択した外部供給バイアスを使用することもできる。
前記制御電圧供給ラインを前記他の電圧供給ラインに結合することができる。他の可能性としては、前記他の電圧供給ラインを前記制御電圧供給ラインとは別の補助電圧供給ラインを具えるものとすることができる。補助電圧供給ラインの使用は所定の電流値を制御電圧供給ラインの電圧に依存しないようにすることができる。また、制御電圧供給ラインに対する駆動インピーダンスが高い場合（例えば駆動がチャージポンプ回路により与えられる場合）に生ずる問題、即ち電流制限中における制御電圧供給ラインの負荷の増大によりこのライン上の電圧が低下し、従って所定の電流値が減少する問題が回避される。
前記制御半導体デバイスの導通を検出する手段を設けることができる。
このような検出手段は前記制御半導体デバイスと直列に結合された検出抵抗と、この検出抵抗の両端間電圧を他の基準電圧と比較する比較手段とを具えるものとすることができる。この比較手段は第１及び第２主電極の一方が出力半導体デバイスの制御ゲートに結合され、他方が前記検出抵抗に結合された更に他の半導体デバイスと、他のバイアス電圧を前記更に他の半導体デバイスの制御電極に供給する他の基準手段とを具え、このバイアス電圧の供給により前記更に他の半導体デバイスを十分に導通させて前記出力半導体デバイスを非導通にさせ、前記検出抵抗の両端間電圧が前記他のバイアス電圧により決まる他の基準電圧に到達するとき前記更に他の半導体デバイスの導通を低下させて前記出力半導体デバイスの導通を開始させ、前記制御半導体デバイスの導通を示す信号を発生するように構成することができる。
前記制御回路はパワー半導体デバイスを担持する半導体本体に担持することができる。
パワー半導体デバイスは第１及び第２主電極間に並列に結合された第１の数のデバイスセルと、パワー半導体デバイスのセンス電極と第１主電極との間に並列に結合された第１の数より少数の第２の数の類似のデバイスセルを具えるものとすることができる。
パワー半導体デバイスは例えばパワーMOSFET構造を具えるものとすることができる。例えば、パワー半導体デバイスはパワーMOSFETとすることができ、また絶縁ゲートバイポーラトランジスタ又はパワーMOSFET構造を組み込んだ他の混合バイポーラMOSFETデバイスのようなデバイスとすることもできる。パワー半導体デバイスは適切な構造のパワーバイポーラトランジスタのようなパワーバイポーラデバイスとすることもできること勿論である。
以下、本発明の種々の実施例を図面を参照して説明する。図面において、
図１は本発明保護形スイッチの部分ブロック回路図を示し、
図２は本発明保護形スイッチの一実施例の回路図を示し、
図3a及び3bは電流検出回路の実施例を示し、
図4a及び4bは既知の保護形スイッチ及び図２に示す保護形スイッチに対するドレイン電流Ids対ドレイン電圧Vdsのグラフを示し、
図５は本発明保護形スイッチの他の実施例の回路図を示し、
図６は図１、図２又は図５に示す保護形スイッチを担持する半導体本体の一部分の平面図を示し、
図7a−7fは図１、図２又は図５に示す保護形スイッチの種々の構成素子の可能な一例の構造を示す半導体本体の断面図である。
各図は一定の寸法比で描いてなく、同一の部分には同一の参照番号を用いている。
これらの図、特に図１、図２及び図５につき説明すると、これらの図には保護形スイッチ1a,1b,1cが示され、これらの各スイッチは、負荷を第１及び第２電圧供給ライン２及び３間に結合させるための第１及び第２主電極Ｄ及びＳと、制御電圧供給ライン４に結合された制御電極Ｇと、動作時に第１び第２主電極Ｄ及びＳ間を流れる電流を表すセンス電流を第１主電極Ｄとの間に流すセンス電極S1とを有するパワー半導体デバイスＰと、制御回路５とを具え、該制御回路はセンス電極S1に結合されセンス電流I3によりその両端間にセンス電圧を発生するセンス抵抗R4と、前記パワー半導体デバイスＰの制御電極Ｇ及び第２主電極Ｓ間に結合された第１及び第２主電極ｄ及びｓ及び制御電極ｇを有する制御半導体デバイスM3と、第１及び第２主電極ｄ及びｓ及び制御電極ｇを有し、一方の主電極ｄが前記制御半導体デバイスM3の制御電極ｇに結合され、他方の主電極ｓがセンス抵抗R4に結合された半導体デバイスM2と、この半導体デバイスM2の制御電極ｇにバイアス電圧Vbを供給する基準手段50とを具え、このバイアス電圧Vbの供給により前記半導体デバイスM2を十分に導通させて前記制御半導体デバイスM3を非導通にし、センス電圧がバイアス電圧Vbにより決まる基準電圧Vrefに到達するとき、前記半導体デバイスM2の導通を低下させて前記制御半導体デバイスM3の導通を開始させ、前記パワー半導体デバイスＰの制御電極Ｇの電圧を低下させ、従って前記パワー半導体デバイスＰを流れる電流を減少させるように構成されている。
本発明の保護形スイッチは高い利得を達成することができるため、パワー半導体デバイスの調整された電流がパワー半導体デバイスの直列ゲート抵抗又はドライブ電圧に依存しなくなる。更に、負抵抗領域の発生を回避もしくは少なくとも禁止することができるとともに、米国特許第4893158号に記載された保護形スイッチにつき先に述べた他の問題も克服もしくは少なくとも緩和することができる。更に、センス電極S1を半導体デバイスM2がセンス電流を搬送する必要がないように結合することができるため、バイアス手段50及び半導体デバイスM2をセンス電流I3に匹敵する高電流を流すことができるように形成する必要がなくなる。更に、米国特許第4893158号に記載された保護形スイッチと異なり、センス抵抗をセンス電流通路のオン状態抵抗に匹敵する低い値にすることができる。
図１に示す実施例につき詳しく説明すると、本例ではパワー半導体デバイスＰはパワーMOSFETを具え、このパワーMOSFETは以下に説明するように複数の並列接続ソースセルを具える。このパワーMOSFETは、EP−Ｂ−0139998又はUS特許第4136354号に記載されているものと同様に、主電流搬送部Ｍ及び補助又は相似電流搬送部SEを具える。主電流搬送部Ｍは第１の数の並列接続ソースセルを具え、補助電流搬送部SEは第２の数（第１の数より小さい）の類似の（一般に同一の）ソースセルを具える。主電流搬送部Ｍと補助電流搬送部SEは共通の第１主電極又はドレイン電極Ｄを共用するとともに共通のゲート又は制御電極Ｇを共用する。しかし、補助電流搬送部SEのソースセルは主電流搬送部Ｍの第２主電極又はソース電極Ｓに結合されず、補助又はセンス電極S1に結合される。当業者に認識されるように、これはソースメタライゼーションの適切なパターニングにより達成することができる。
パワーMOSFET Ｐのドレイン電極Ｄは第１電圧供給ライン２に結合され、パワーMOSFET Ｐのソース電極Ｓは負荷Ｌを経て第２電圧供給ライン３に結合される。一般に、第１電圧供給ライン２は動作中正電圧源に結合され、第２電圧供給ライン３は図示のようにアース又は大地に結合される。負荷は任意の適当な負荷、例えば照明ランプ又は自動車ランプのような誘導性負荷又は保護形スイッチ1aにより制御すべきモータとすることもできる。
パワーMOSFET Ｐの制御電極又はゲート電極Ｇは、本例では抵抗R6を経て、制御端子４に結合される。
図１に示す実施例では、制御回路５の制御半導体デバイスはその第１電極又はドレイン電極ｄが制御端子４と抵抗R6との接続点J1に結合されたエンハンスメントモード絶縁ゲート電界効果トランジスタM3（以後単にトランジスタという）を具える。図１に仮想線で示すように、トランジスタM3の耐圧特性に応じてダイオードD2をトランジスタM3のドレイン電極ｄとゲート制御端子４との間に結合することができる。トランジスタM3のソース電極ｓはダンピングを増大するように抵抗R5を経てMOSFET Ｐのソース電極に結合された接続ライン６に結合される。ダンピングが問題にならない場合には、抵抗R5は省略することができること勿論である。
図１に示す実施例では、制御回路はそのドレイン電極ｄが制御トランジスタM3の制御電極ｇに結合されるとともに抵抗R2を経て補助電圧供給ライン4aに結合されたエンハンスメントモード絶縁ゲート電界効果トランジスタM2も具える。このトランジスタM2の他方の主電極、本例ではソース電極ｓはセンス抵抗R4を経て接続ライン６に結合される。センス抵抗は適当な抵抗値を与える任意の適当な素子、本例では抵抗で構成することができる。抵抗R2、トランジスタM2及びセンス抵抗R4は有効にゲート共通形増幅器を構成する。
トランジスタM2のゲート又は制御電極ｇは補助電圧供給ライン4aと接続ライン６との間に結合された基準手段50に結合される。基準手段50はトランジスタM2の制御電極ｇにバイアス電圧Vbを供給するのに好適な素子を具えるものとすることができる。バイアス電圧Vbは通常基準電圧Vref＋トランジスタM2のしきい値電圧である。
以上からわかるように、ゲート制御端子４と補助電圧供給ライン4aに別々の電圧供給源が設けられる。
図１に示す保護形スイッチ1aの動作においては、適当な電圧が供給ライン２、３、４及び4aに供給されると、パワーMOSFET Ｐが導通してソース電極Ｓが電流I2を負荷Ｌに供給するとともに、センス電極S1がセンス電流I3をセンス抵抗R4に供給する。基準手段50が電流I1を供給し、この電流からバイアス電圧Vbが取り出され、トランジスタM2のゲート又は制御電極ｇに供給されるため、トランジスタM2が通常オンし、その第１主電極又はドレイン電極ｄの電圧が制御トランジスタM3をターンオンするには不十分になる。抵抗R2を経てトランジスタM2に供給される電流I4はセンス抵抗R4の両端間に極めて小さい電圧を発生するのみである。しかし、センス電流I3はセンス抵抗R4の両端間にかなり大きなセンス電圧を発生しうる。センス電流I3により発生されるセンス電圧がバイアス電圧Vbにより決まる基準電圧Vrefに到達し、一般にこれに等しくなると、抵抗R4の電圧降下がトランジスタM2の導通を低下し始め、そのドレイン電極ｄの電圧が上昇して制御トランジスタM3を導通し始め、パワー半導体デバイスの制御電極Ｇの電圧を制限し、従ってパワーMOSFET Ｐの主電流部Ｍを流れる電流I2を最大値：
（Vref/r4）Ｋ
に制限する。ここで、r4は抵抗R4の値及びＫはパワー半導体デバイスＰの主電流部Ｍとセンス電流部SEのセル数の比である。
図２は本発明の保護形スイッチ1bの一つのもっと詳細な実施例を示す。本例では、基準手段50がエンハンスメントモード絶縁ゲート電界効果トランジスタM1の形態の他の半導体デバイスを具える。トランジスタM1の第１又はドレイン電極ｄは抵抗R1を経て補助オフセット電圧供給ライン4aに結合され、トランジスタM1の第２又はソース電極ｓは抵抗R3を経て接続ライン６に結合される。抵抗R3は、例えば可変抵抗として抵抗R3の両端間の基準電圧を所望の如く調整可能にすること、従って被制御又は被調整電流I2を所望の如く調整可能にすることもできる。一般に、抵抗R1及びR2は等しい値のものする。抵抗R1,R2及びR3は後述するように拡散抵抗とすることができ、抵抗R4はパワーMOSFET Ｐが形成される半導体本体上の絶縁層上に設けられたドープ多結晶半導体抵抗とすることができる。
抵抗R4に対し多結晶半導体抵抗、一般に多結晶シリコン抵抗の使用は極めて低い温度依存性、一般に＋0.1％/Kをもたらす。抵抗R3の両端間の基準電圧は温度に殆ど依存しないが、トランジスタM1のしきい値電圧の温度依存減少により温度の増大に伴い僅かに上昇する。従って、実際上零又は僅かに正の温度係数を有するセンス抵抗R4を設けることは、センス電流I3及び出力電流I2が低い正の又は補償された零の温度係数を有するものになることを意味する。POCl3が飽和までドープされた多結晶シリコンは約＋0.12％/Kの温度係数を有し、この温度係数は十分な補償をもたらし、所定の電流値を実際上温度に無関係にする。図２に仮想線で示すように、必要に応じダイオードD1を、主電流搬送部Ｍのソース電極Ｓとセンス電流搬送部SEのソース電極S1との間の過大電圧差を阻止するクランプとして作用するように、抵抗R4と並列に設けることができる。
本例では、制御トランジスタM3のゲート電極ｇが第２トランジスタM2のドレイン電極ｄに結合され、センス電極S1が第２トランジスタM2のソース電極に結合される。これにより電圧利得dId/dVg（M2）.R2から得られ、小さい値のセンス抵抗R4及び小さいセンス電圧の使用が可能になる。極めて小さいセンス電圧の使用は電流I2及びI3の比を主電流搬送部Ｍ内のソースセルの数（第１の数）と補助又はセンス電流搬送部SE内のソースセルの数（第２の数）との比にほぼ等しくすることができる。これによりトランジスタM2及びM3を低いバイアス電流で動作する小形のデバイスにすることも可能になる。また、保護形スイッチが実際に電流を制限しているときはいつでも電流がゲートドライブから抵抗R5を経て分路されるため、抵抗R5を流れる電流を適当な手段を用いて検出し、保護形スイッチの電流制限機能が駆動されたか否かを示す論理表示を得ることができる。
図２には示されていないが、ゲート端子４と実際のゲート電圧源との間に適切な抵抗を設けることができる。また、図２に示されているように、接続点J1とパワーMOSFET Ｐのゲート電極Ｇとの間に抵抗R6が設けられる。
図２に示す保護形スイッチ1bの動作においては、適切な電圧が供給ライン２、３、４及び4aに供給されると、パワーMOSFET Ｐが導通するとともに、電流I1が第１トランジスタM1を経て供給される。第２トランジスタM2の制御ゲートｇのバイアス電圧Vbが抵抗R1,第１トランジスタM1及び抵抗R3により設定され、第２トランジスタM2が通常オンし、その第１又はドレイン電極ｄの電圧が第１トランジスタM1のドレイン電極ｄの電圧より低くなり、制御トランジスタM3をターンオンするには不十分になる。基準電圧Vrefはバイアス電圧Vb−トランジスタM2のしきい値電圧（トランジスタM1と一般に同一）である。抵抗R2を経て供給される電流I4はセンス抵抗R4の両端間に極めて小さい電圧を発生するのみである。一例では電流I4により抵抗R4の両端間に発生される電圧は、例えば25マイクロボルト（μＶ）にしうる。しかし、センス電流搬送部SEを流れるセンス電流I3は抵抗R4の両端間にかなり大きな電圧を発生しうる。センス電流I3により抵抗R4の両端間に発生されるセンス電圧が抵抗R3の両端間の電圧Vrefにほぼ等しくなると、第２トランジスタM2の導通が低下し始め、これに応じてその第１主電極ｄの電圧が上昇する。これにより制御トランジスタM3が導通し始め、パワー半導体デバイスＰの制御デバイスＧの電圧を制限し、抵抗R4の両端間電圧が抵抗R3の両端間電圧より大きくならないようにする。代表的な例では、抵抗R4の値は５オームにすることができ、抵抗R3の両端間のバイアス電圧は例えば75mVにセットすることができ、且つ保護形スイッチ1bは例えば６又は７個のデバイスセルを具えるセンス電流搬送部SEからの電流I3が15mAを越えないように動作する。抵抗R3の値が例えば10キロオームである場合には電流I1は7.5μＡ（アイクロアンペア）にするとができる。主電流搬送部Ｍを流れる電流I2は本例では15mA×主電流搬送部Ｍの幅対長さ比とセンス電流搬送部SEの幅対長さ比との比W/L（Ｍ）:W/L（SE）に制限される。
従って、図２に示す保護形スイッチ1bは低抵抗値のセンス抵抗R4、従って小センス電圧を使用する。このセンス電圧は基本的には抵抗R3の両端間の基準電圧Vrefと比較され、その差電圧が利得dId/dVg（M2）.R2で増幅される（この利得は容易に10以上にすることができる）。制御トランジスタM3はゲートドライブ回路を負荷として有する簡単なインバータを構成するが、制御回路５からの高利得は、制御トランジスタM3のゲートドライブ要件に対する大きな変化がセンス電圧の極めて小さな変化、従ってセンス電流I3及び出力電流I2の極めて小さな変化に等価になることを意味する。保護形スイッチ1bによれば、得られる電流に関する負の温度係数の問題も回避又は禁止され、また電流I2とセンス電流I3との比を主電流搬送部Ｍとセンス電流搬送部SEとの間の幾何寸法比Ｋにより一層明確に決定することができるとともにプロセスに無関係にすることができる。更に、回路1bは、パワー半導体デバイスＰのドレイン／ソース電圧が極めて低いときでも動作することができるとともに、負抵抗特性の可能性を除去又は少なくとも低減することができる。
代表的には、抵抗R1及びR2は約500キロオームの抵抗値を有するものとすることができ、抵抗R3は10キロオームの抵抗値を有するものとすることができ、これらの抵抗は拡散抵抗にするとができるが、抵抗R4は上述したように４オームの抵抗値を有するものとすることができるとともに多結晶抵抗として構成することができる。
図3aは抵抗R5（図3aでは仮想線で示されている）を流れる電流を検出する一つの可能な回路の回路図を示す。図3aに示す例では、抵抗R5が比較器７の正入力端子に結合され、比較器７の負入力端子が適当な他の基準電圧源Vrに結合され、抵抗R5の両端間に発生する電圧が他の基準電圧Vrを越えるとき比較器７は制御トランジスタM3が導通すること、従って抵抗R5を経て電流が流れることを示す出力信号をその出力端子7aに出力する。比較器７は適当な１対の電圧供給ライン、例えば補助電圧供給ライン4aと接続ライン６との間に結合することができる。
図3bは抵抗R5を流れる電流を検出することにより制御トランジスタM3の駆動を検出する回路の他の可能な例を示す。
図3bに示す例では、制御回路５に類似する回路を用いて抵抗R5を流れる電流を検出する。従って、抵抗R5が、本例ではｎチャネルエンハンスメントモード絶縁ゲート電界効果トランジスタM5の形態の半導体デバイスの第１及び第２主電極の一方ｓに結合される。トランジスタM5の他方の主電極ｄは抵抗R9を経て、例えば補助電圧供給ライン4aとすることができる一つの電圧供給ラインに結合される。トランジスタM5の制御又はゲート電極ｇは基準手段60に結合され、この基準手段は基準手段50と同様に他のバイアス電圧を供給し、この電圧から他の基準電圧が取り出される。基準手段60は基準手段50と同様に動作し、基準手段50に好適な任意の形態のものとすることができる。図3bの例では、基準手段60はｎチャネルエンハンスメントモード絶縁ゲート電界効果トランジスタM4の形態の半導体デバイスを更に具える。このトランジスタM4の制御電極ｇはトランジスタM5の制御電極ｇに結合されるとともにそのドレイン電極ｄに結合され、このドレイン電極自体は抵抗R8を経て電圧供給ライン4aに結合される。トランジスタM4の他方の主電極ｓは抵抗R12を経て他の電圧供給ライン６に結合される。他の基準電圧VRは電流IRにより抵抗R12の両端間に発生される。
抵抗R9とトランジスタM5のドレイン電極ｄとの間の接続点J3が同様にｎチャネルエンハンスメントモード絶縁ゲート電界効果トランジスタM6の形態の別の半導体デバイスの制御又はゲート電極に結合され、このトランジスタのドレイン電極ｄが同様にｎチャネルエンハンスメントモード絶縁ゲート電界効果トランジスタM7の形態の別の半導体デバイスの制御又はゲート電極に結合されるとともに抵抗R10を経て電圧供給ライン4aに結合される。
トランジスタM6のソース電極ｓは抵抗R13を経て他の電圧供給ライン６に結合され、トランジスタM7のドレイン電極ｄは出力ラインＯに結合されるとともに抵抗R11を経て電圧供給ライン4aに結合される。本例では、トランジスタM7のソース電極ｓは他の電圧供給ライン６に直接結合される。トランジスタM6及びM7により与えられる２つのインバータ段は実際上図3bに示す検出回路の出力利得段を与える。
図3bに示す回路は制御回路５と同様に動作する。即ち、基準手段60がトランジスタM5の制御電極ｇに他のバイアス電圧を設定し、トランジスタM5が通常オンし、その第１又はドレイン電極ｄの電圧がトランジスタM4のドレイン電極ｄの電圧より低くなり、トランジスタM6をターンオンするには不十分になる。他の基準電圧は電流IRにより抵抗R12の両端間に設定される。センス電流I3によりセンス抵抗R4の両端間に発生する電圧が基準電圧Vrefに近づくことによりトランジスタM3（図２参照）が導通すると、抵抗R5を流れる電流が抵抗R5の両端間に電圧降下を発生し、この電圧が抵抗R12の両端間の電圧VRに到達し、一般にこれに等しくなるとトランジスタM5の導通が低下し始めるため、その第１主電極ｄの電圧が上昇し、トランジスタM6を導通させ、そのドレイン電極ｄの電圧を低下させてトランジスタM7を非導通にするため、高レベル出力信号が出力ラインＯに発生して、制御トランジスタM3が駆動されパワーMOSFET Ｐを流れる電流が制御回路５により制限されていることを示す。
制御トランジスタM3の駆動を検出する任意の他の適当な手段を使用しうること勿論である。
保護形スイッチ1bの効果は、ドレイン−ソース電流Ids対ドレイン−ソース電圧Vdsのグラフを示す図4a及び4bの比較から一層明らかになる。図4aは米国特許第4893158号に記載されているような保護形スイッチの場合を示し、図4bは図２に示すものと類似の保護形スイッチの場合を示す。各図において、破線Ａは保護形スイッチの制御回路が省略されているか動作しないときのドレイン−ソース電流及び電圧の関係を示す。従って、破線Ａは電流制限のないパワーMOSFETの常規動作を示す。図4aにおいて、実線Ｂは、米国特許第4893158号に示されているような保護形スイッチの制御回路が代表的な動作条件の下でドレイン−ソース電流を制限するとき得られる特性を示し、曲線ＣはパワーMOSFETが低ゲートドライブ電圧で動作している場合を示し、曲線ＤはパワーMOSFETが高温（150℃の温度）で動作している場合を示す。曲線E,F及びＨは同一の条件の下での図２に示す保護形スイッチ1bの特性を示す。従って、図4bの曲線Ｅはドレイン−ソース電流を制限する保護形スイッチ1bの代表的な特性を示し、曲線ＦはパワーMOSFET Ｐのゲート電極Ｇに対する低ドライブ状態の動作を示し、曲線ＨはパワーMOSFETが高温（150℃）で動作しているときの特性を示す。
図4a内の長破線は米国特許第4893158号に記載されているような保護形スイッチの制御トランジスタのしきい値電圧VTを示す。この電圧は代表的には１〜２ボルト程度である。図4a及び4bを比較すると明らかなように、従来の保護形スイッチは特性B,C及びＤの各々に顕著な負抵抗領域を示すが、本発明による保護形スイッチの特性E,F及びＨにはこのような負抵抗領域が存在しない。更に、上述したように、従来の保護形スイッチのパワー半導体デバイスを流れる電流及び比較的高い値のセンス抵抗RSを経て供給される電流は両方ともパワー半導体デバイス及び制御又はセンスセル配列の幾何寸法比のみならずそれらのプロセス依存電気パラメータの関数になる。その理由は、パワー半導体デバイスの主電流部及びセンス電流部がそれらの制御電極及び第２主電極間及びそれらの第１及び第２主電極間の異なる電圧で動作するためである。従って、従来の回路のパワーMOSFETを流れる調整又は制限された電流は対応するセンス電流IS×幾何寸法比Ｋ（即ち主パワーデバイスセルの数とセンスセルの数との比）より著しく大きくなる。これに対し、本発明の保護形スイッチでは、調整又は制限された電流がセンス電流I3×幾何寸法比Ｋにほぼ等しくなる。従って、本発明の保護形スイッチを使用するとパワー半導体デバイスを流れる電流を一層精密に調整することができる。
図５は本発明保護形スイッチ1cの他の実施例を示す。本例では、保護形スイッチ1cはロウサイドスイッチであり、負荷ＬはパワーMOSFETのドレイン電極Ｄとの正電圧供給ライン２との間に結合される。
図５において、制御回路５は図２に示すものに類似し、本例でも制御トランジスタM3と、抵抗R1及びR3と関連するトランジスタM1及び抵抗R2及びR4と関連するトランジスタM2を具える。しかし、本例では、制御回路5'の電圧供給ラインは別個の補助電圧供給ライン4aではなくパワーMOSFET Ｐのゲート電圧供給ラインであり、制御回路５はゲート端子４と第２電圧供給ライン３との間に結合される。図５に示すように追加の抵抗R7を抵抗R2とゲート端子Ｇに至る通路内のオプショナルダイオードD2との間に結合することができる。保護ツェナーダイオードZD1を抵抗R1とゲート又は制御電圧端子４との間に結合して負入力電流に対する寄生バイポーラエミッタ電流を阻止又は少なくとも禁止することができる。
種々の素子の値は関連する実際の回路に依存すること勿論であり、図２及び図５において種々の抵抗が同一の参照番号を有しているが、これらの抵抗は実際には必ずしも同一の値にする必要はない。抵抗R6及びダイオードD1及びD2はパワー半導体デバイスＰが形成される半導体本体上の絶縁層上に多結晶半導体デバイスとして形成することができる。ダイオードD1及びD2を多結晶半導体デバイスとして形成することには拡散ダイオード及び拡散抵抗の使用時に特有の寄生バイポーラトランジスタの問題が避けられる利点がある。図５に示すように、２つのツェナーダイオードZD2及びZD3をゲート電圧供給端子４とソース電極Ｓとの間に結合してゲート絶縁層をゲート端子の過電圧に対し保護することができる。他の任意の適当な静電放電（ESD）保護手段を設けることができること勿論であり、同様の保護手段を図１及び図２の実施例にも設けることができる。
抵抗R5は図５にはないが、この抵抗R5を設け、図3a及び3bに示すものと類似の手段を用いてこの抵抗R5を流れる電流を検出することもできる。図５に示す保護形スイッチ1cは図２に示す保護形スイッチ1bと同様に動作する。
上述したどの実施例でも、保護形スイッチは、その一以上の構成素子をパワーMOSFET Ｐと同一の半導体本体内に形成し、且つその一以上の他の構成素子をパワーMOSFET Ｐが形成された半導体本体を覆う絶縁層の上に形成した集積形態にすることができる。
図６及び図７は図１、図２及び図５に示す保護形スイッチの形成に使用しうる種々の構成素子をどの様に形成しうるかを示す半導体本体10の種々の部分の平面図及び断面図である。
半導体本体10は、本例では、比較的高ドープのｎ導電型単結晶シリコン基板10aを具え、その上に比較的低ドープのｎ導電型シリコンエピタキシャル層10bを設け、このエピタキシャル層がMOSFET Ｐの第１領域、一般にドレインドリフト領域を形成する。
図６はパワー半導体デバイスＰ（本例ではパワーMOSFE）の主電流搬送部Ｍ及びセンス電流搬送部SEが形成された半導体本体10の一部分の上面図を示す。パワーMOSFET Ｐの構造を明瞭に示すために、ソース、センス及びゲート電極メタライゼーションは図６から省略されている。図６から明らかなように、パワーMOSFET Ｐは慣例のDMOS製造技術により形成された複数のソースセル11を具える。図7aはMOSFET Ｐの一つのセル11の部分の断面図を示す。セル11は半導体本体10の主表面10cに隣接してｐ導電型本体領域14を具え、この本体領域はｎ導電型ソース領域17を含み、このソース領域とともにMOSFET Ｐの絶縁ゲート18の下部に導通チャネル領域14bを限定する。図に示すように、ｐ型本体領域14は比較的高ドープの中心補助領域14aを有することができ、この領域を（図に示すようにソース領域17を貫通する溝により、又はソースインプラントをマスクすることにより）ソース電極Ｓに短絡させて寄生バイポーラ作用を禁止させることができる。ソース電極Ｓ、センス電極S1（図示せず）及びゲート電極Ｇ（図示せず）を絶縁層30の上に設けられ且つ適当なコンタクトホールを経てソース領域17及び絶縁ゲート18に接触するメタライゼーションにより形成する。ドレイン電極Ｄを半導体本体10の他方の主表面10dに設ける。
パワーMOSFET Ｐは代表的には何百又は何千ものソースセル11からなる。絶縁ゲート18の周縁部18aは通常の如く周辺フィールド酸化物（図示せず）上まで延在させることができ、図示してないが、Kaoリング及び／又はフィールドプレートのような慣例のエッジ成端手段をパワーMOSFET Ｐの周縁部に設けることができる。
センス電流搬送部SEは、メタライゼーション（図６に示されていない）をソース電極Ｓ及びセンス電極S1を形成するように限定することにより主電流搬送部Ｍから分離された複数個のソースセル11を具える。図６の破線ｘ及びｙはセンス電極S1とソース電極Ｓのそれぞれの隣接境界を示す。図６は、センス電流搬送部SEをパワーMOSFET Ｐのコーナ部の９個のソースセルからなるものとして示すが、センス電流搬送部SEを構成するソースセル11の実際の数及びパワーMOSFET Ｐ内におけるセンス電流搬送部SEの位置は幾分相違させることができる。従って、例えば、センス電流搬送部SEは単一の幅狭のソースセル行により形成し、これにセンス電極S1を、ソース領域を含まずパワーMOSFET Ｐの周辺ガードリングと部分的にオーバラップしうる無接点デッドセル又はダミーセル上を通過して接触させることができる。このような構成によれば、センスソースセル11aが平均的に両側で主電流搬送部Ｍのセルにより囲まれ、プロセストポグラフィ及び熱環境の良好なマッチングを得ることができる。
図7bはエンハンスメントモードラテラルNMOSトランジスタを示し、このトランジスタはトランジスタM1〜M7、例えば上述したトランジスタM1を構成するのに使用することができる。図7bに示すように、トランジスタM1は本例ではアイソレーション領域又はウエル領域21を構成するｐ導電型の第２領域内に拡散されたソース及びドレイン領域19及び20と、絶縁ゲート22と、絶縁層30上に形成されたソース、ゲート及びドレイン電極23、24及び25とを具える。
図7cは拡散抵抗、例えば抵抗R1を示し、この抵抗は領域21と同一にしうるｐ導電型ウエル又はアイソレーション領域内のｎ導電型領域26からなる。電極27はウエル領域21を一般に大地である基準電位に結合し、抵抗電極28a及び28bは領域26の両端に設ける。
図7dは拡散ダイオード、例えばツェナーダイオードZD1を示し、このダイオードは比較的高ドープのｐ導電型領域29内にｎ導電型領域31を設けるとともに絶縁層30のコンタクトホールを経てこれらの領域に接触する適当な電極29a及び31aを設けて構成する。
図7eは絶縁層30の上（通常ウエル領域21の上方）に形成された薄膜ダイオード、例えばD1を示し、図7fは同様に形成された薄膜抵抗、例えばR4を示す。図に示すように、ダイオードD1は絶縁層34の開口を経て接触するそれぞれの電極32a及び33aが設けられた反対導電型のドープ領域32及び33からなるpn接合ダイオードであり、抵抗R4は一般に絶縁層34の開口を経て接触するそれぞれの電極35a及び35bが設けられたｎ導電型ドープ多結晶シリコン領域35からなる。
上述の幾つかの実施例においては、パワー半導体デバイスを正電圧供給ラインと負荷との間に結合されるハイサイドスイッチとして示し、他の幾つかの実施例においてはフィールド電圧（一般にアース又は大地）供給ラインと負荷の間に結合されるロウサイドスイッチとして示したが、上述した各回路はいずれの構成にも使用することができる。
上述の導電型及び極性を逆にすることもでき、半導体本体をシリコン以外の半導体、例えばゲルマニウム、半導体材料の組合せ又はIII−Ｖ半導体材料で形成することもできること勿論である。更に、パワー半導体デバイスをパワーMOSFET以外ののもの、例えば（固有の寄生バイポーラデバイスの問題を避けることができること勿論であれば）図６及び図７の領域21の導電型を逆にするだけでIGBTとして形成することもできる。また、本発明は、センス電極により供給される電流がパワー半導体デバイスの第１及び第２主電極間の電流を表す他のタイプのパワー半導体デバイス、例えばパワーバイポーラトランジスタのようなパワーバイポーラデバイスに適用することもできる。
上述の実施例では所定の構成素子を半導体本体に拡散素子として実現するものとしたが、パワー半導体デバイスの他の任意の構成素子をパワー半導体デバイス上に設けられた絶縁層の上に形成することにより半導体本体に実現することができ、例えばアモルファス又は多結晶半導体薄膜素子として実現することができる。種々の素子を必ずしもパワー半導体デバイス一緒に集積する必要はなく、個別素子とすることもでき、またパワー半導体デバイスと別個に別の半導体本体又は別の基板に集積することもできる。
以上の記載を読めば、他の種々の変更や変形が当業者に明らかになる。このような変更や変形は、ここに記載した特徴の代わりに又は加えて使用しうる当該分野において既知の特徴を含むことができる。請求の範囲は構成要素の特定の組合せとして明確に記載したが、請求の範囲に記載された発明に関連する、しないにかかわらず、また本発明が解決すべき技術的問題の一部又は全部を解決する、しないにかかわらず、本明細書に明示的に又は暗黙的に記載された任意の新規な構成要素又は構成要素の組合せも本発明の範囲に含まれるものである。出願人は、本願の審査中に又は本願からの分割出願時に新しい請求の範囲にこのような構成要素及び／又はこのような構成要素の組合せを明確に記載するかもしれないことを予告する。

Claims (12)

  1. 負荷を第１及び第２電圧供給ライン間に結合させるための第１及び第２主電極と、制御電圧供給ラインに結合された制御電極と、動作時に第１び第２主電極間を流れる電流を表すセンス電流を第１主電極との間に流すセンス電極とを有するパワー半導体デバイスと、制御回路とを具え、該制御回路はセンス電極に結合されセンス電流によりその両端間にセンス電圧を発生するセンス抵抗と、前記パワー半導体デバイスの制御電極及び第２主電極間に結合された第１及び第２主電極及び制御電極を有する制御半導体デバイスと、第１及び第２主電極及び制御電極を有し、一方の主電極が前記制御半導体デバイスの制御電極に結合され、他方の主電極がセンス抵抗に結合された半導体デバイスと、この半導体デバイスの制御電極にバイアス電圧を供給する基準手段とを具え、このバイアス電圧の供給により前記半導体デバイスを十分に導通させて前記制御半導体デバイスを非導通にし、センス電圧がバイアス電圧により決まる基準電圧Ｖに到達するとき、前記半導体デバイスの導通を低下させて前記制御半導体デバイスの導通を開始させ、前記パワー半導体デバイスの制御電極の電圧を減少させ、従って前記パワー半導体デバイスを流れる電流を減少させるように構成されていることを特徴とする保護形スイッチ。
  2. 前記基準手段は、第１及び第２主電極及び制御電極を有する他の半導体デバイスを具え、その制御電極がその第１及び第２主電極の一方に結合され、かつ前記半導体デバイスの制御電極に結合されていることを特徴とする請求の範囲１記載の保護形スイッチ。
  3. 前記半導体デバイス及び前記他の半導体デバイスはトランジスタデータあることを特徴とする請求の範囲２記載の保護形スイッチ。
  4. 前記他の半導体デバイスの第１及び第２主電極の一方が第１抵抗を経て他の電圧供給ラインに結合され、前記半導体デバイスの一方の主電極が第２抵抗を経て前記他の電圧供給ラインに結合され、前記半導体デバイス及び前記他の半導体デバイスの他方の主電極がそれぞれ前記センス抵抗及び第３抵抗を経てパワー半導体デバイスの第１及び第２主電極の一方に結合されていることを特徴とする請求の範囲２又は３に記載の保護形スイッチ。
  5. 前記制御電圧供給ラインが前記他の電圧供給ラインに結合されていることを特徴とする請求の範囲４記載の保護形スイッチ。
  6. 前記他の電圧供給ラインが前記制御電圧供給ラインから分離された補助電圧供給ラインを具えていることを特徴とする請求の範囲４記載の保護形スイッチ。
  7. 前記制御半導体デバイスの導通を検出する検出手段が設けられていることを特徴とする請求の範囲１〜６のいずれかに記載の保護形スイッチ。
  8. 前記検出手段は前記制御半導体デバイスと直列に結合された検出抵抗と、この検出抵抗の両端間電圧を他の基準電圧と比較する比較手段とを具えていることを特徴とする請求の範囲７記載の保護形スイッチ。
  9. 前記比較手段は第１及び第２主電極の一方が出力半導体デバイスの制御ゲートに結合され、他方が前記検出抵抗に結合された更に他の半導体デバイスと、他のバイアス電圧を前記更に他の半導体デバイスの制御電極に供給する他の基準手段とを具え、このバイアス電圧の供給により前記更に他の半導体デバイスを十分に導通させて前記出力半導体デバイスを非導通にし、前記検出抵抗の両端間電圧が前記他のバイアス電圧により決まる他の基準電圧に到達するとき前記更に他の半導体デバイスの導通を低下させて前記出力半導体デバイスの導通を開始させ、前記制御半導体デバイスの導通を示す信号を発生するように構成されていることを特徴とする請求の範囲８記載の保護形スイッチ。
  10. 前記制御回路は前記パワー半導体デバイスを支持する半導体本体に支持されていることを特徴とする請求の範囲１〜９のいずれかに記載の保護形スイッチ。
  11. 前記パワー半導体デバイスは第１及び第２主電極間に並列に結合された第１数のデバイスセルと、パワー半導体デバイスのセンス電極と第１主電極との間に並列に結合された第１の数より少数の第２の数の類似のデバイスセルを具えることを特徴とする請求の範囲１〜10記載の保護形スイッチ。
  12. 前記パワー半導体デバイスはパワーMOSFETを具えることを特徴とする請求の範囲１〜11のいずれかに記載の保護形スイッチ。
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