JP3204226B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に温度検出機能を有する半導体装置に関するものであ
る。 【０００２】 【従来の技術】従来、半導体素子として例えば複数のＭ
ＯＳトランジスタ構造の単位セルを並列接続するように
して構成したパワーＭＯＳトランジスタ・スイッチが知
られている。ＭＯＳトランジスタ・スイッチには消費電
力に限界が有り、それを超えると過熱さらにはＭＯＳト
ランジスタ・スイッチの自己破壊を引き起こす。ＭＯＳ
トランジスタ・スイッチは通常、負荷と接続されて使用
され、そのソース／ドレイン端子間の電圧と通電電流
は、通常の動作条件下において、負荷により当該ＭＯＳ
トランジスタ・スイッチの消費電力容量内のある値に制
限されている。しかしながら、不注意で負荷が短絡され
ると、ＭＯＳトランジスタ・スイッチのソース／ドレイ
ン端子間にかかる電圧は消費電力容量に帰結するところ
の最大供給電圧を超え、結果としてＭＯＳトランジスタ
・スイッチの過熱さらには破壊を引き起こすのである。 【０００３】 【発明が解決しようとする課題】従って、このような半
導体素子の動作時の異常な接合温度上昇による破壊をさ
ける為に、感熱素子により半導体素子の発熱に伴う半導
体基板の温度上昇を検出し、その検出信号により半導体
素子を制御して熱破壊しないように保護することは、望
ましいことである。 【０００４】そこで本発明は上記事情に鑑みて創案され
たもので、半導体素子を熱破壊から確実に保護すること
のできる半導体装置を提供する事を目的とする。 【０００５】 【課題を解決するための手段】上記目的を達成する為に
本発明の半導体装置は、その導通状態の際に電流が流れ
ることで高熱を発する半導体パワー素子が形成された半
導体チップにおいて、該半導体チップの一表面側の大部
分に被着された前記半導体パワー素子の金属製端子電極
のレイアウトパターンの内側の半導体基板の表面に絶縁
膜を介して多結晶シリコンを配置し、当該多結晶シリコ
ンに前記半導体パワー素子の発熱状況を検出する感熱素
子部を形成したことを特徴とする。 【０００６】 【作用及び発明の効果】本発明は前記の構成により、半
導体基板の温度が異常に上昇した時、すなわち半導体パ
ワー素子の発熱温度が異常に高くなった時には、この温
度上昇を感熱素子部で検出することができる。ここで、
感熱素子部は、半導体チップの一表面側の大部分に被着
された半導体パワー素子の金属製端子電極のレイアウト
パターンの内側に配置されており、また金属製端子電極
は熱伝導性の良い例えばアルミニウム等の金属よりなる
ため、半導体チップ内に発生した熱は、半導体チップ内
において、金属製端子電極により均一化されながら素早
く感熱素子部に伝達されることとなる。このため半導体
パワー素子が形成された半導体チップ内における温度差
も抑えられ、局部的な電流集中あるいは局部的な温度上
昇に起因した局部的な素子破壊を抑制でき、半導体パワ
ー素子の素子性能を十分に発揮しつつ半導体チップの発
熱状態を正確に応答性良く感熱素子部に伝達できる。こ
れにより半導体パワー素子を確実に熱破壊から保護する
ことのできるようになる。 【０００７】 【実施例】以下、本発明を図に示す実施例により詳述す
る。図１及び図２は自己過熱保護機能を有する縦形パワ
ーＭＯＳトランジスタ（以下、パワーＭＯＳという）に
応用した例であって、図１にその半導体チップの模式的
平面図を示す。また図２に図１中のα−α断面図を示
す。半導体基板Ａの全体の大部分に能動素子であるパワ
ーＭＯＳ１３が複数個並列接続してマルチソース構造と
なりパワー領域Ｍを形成している。半導体基板Ａの中央
部、言い換えれば最も放熱しにくい部分で、温度が高く
成り易い部分に感熱素子としての多結晶シリコンダイオ
ード１５を複数個直列接続して形成し、その周辺に制御
部としての横形ＭＯＳトランジスタ１４、多結晶シリコ
ン抵抗１６、定電圧ツェナダイオード１７を形成し、全
体として制御領域Ｃを形成する。また、半導体基板Ａ上
には外部から電圧（Ｖin）を印加する為のボンディング
パッド部Ｂを形成する。これらパワー領域Ｍ及び制御領
域Ｃの各素子及びボンディングバッド部Ｂは電気的に互
いに接続される。 【０００８】次に図２において、その構成を詳しく説明
する。１はＮ+ 形のシリコン基板、２はＮ- 形のシリコ
ンエピタキシャル層、３及び３ａは深く拡散したＰ形拡
散層、４はＰ形拡散層、５，５ａ，５ｂ及び５ｃはＮ+
形拡散層、１１はＰ+ 形拡散層であり、Ｐ形拡散層３と
３ａ、Ｎ+ 形拡散層５，５ａ，５ｂ及び５ｃはそれぞれ
同時に同じ拡散行程で形成される。パワーＭＯＳ１３の
ＭＯＳ構造は、シリコンピタキシャル層２とシリコン基
板１とドレイン電極１２から成るドレインＤと、ゲート
酸化膜６を介して形成される多結晶シリコン層７から成
るゲートＧと、その表面に層間絶縁膜８を介しパワーＭ
ＯＳ１３表面全体を覆うアルミニウム電極９から成るソ
ースＳとから構成され、その動作はゲートＧに電圧を印
加すると図中ｃｈの部分にＮ形のチャネルが形成されソ
ースＳとドレインＤ間に電流が流れる。尚、拡散層４と
拡散層３が一部重なって、しかも拡散層３が深く拡散し
ているのは過電圧保護の為であり、所定のブレークダウ
ン電圧に設定する為である。次に横形ＭＯＳトランジス
タ１４のＭＯＳ構造は拡散層５ａ及び５ｂ上のアルミニ
ウム電極９ａ及び９ｂから成るそれぞれソースＳ１及び
ドレインＤ１と、ゲート酸化膜６ａを介して形成される
多結晶シリコン層７ａから成るゲートＧ１とから構成さ
れ、その動作はゲートＧ１に電圧がかかると図中ｃｈ１
の部分にＮ形のチャネルが形成されソースＳ１とドレイ
ンＤ１間に電流が流れる。定電圧ツェナダイオード１７
は拡散層５ｃと拡散層１１とから形成され、その表面に
それぞれアルミニウム電極９ｃ及び９ｄを形成する。次
に拡散層３ａ表面上の一部を熱酸化して絶縁膜（ＳｉＯ
2 膜等）１０を形成する。そして絶縁膜１０上に多結晶
シリコン抵抗１６と、感熱素子としての多結晶シリコン
ダイオード１５を形成する。多結晶シリコン抵抗１６
は、多結晶シリコン層７ｃと層間絶縁膜８とアルミニウ
ム電極９ｇ及び９ｈから形成される。また、多結晶シリ
コンダイオード１５は多結晶シリコン層７ｂを選択的拡
散しＰＮ接合をつくり、その上に層間絶縁膜８を一部介
しアルミニウム電極９ｅ及び９ｆを形成する。以上述べ
た実施例の構成でゲート酸化膜６と６ａ、多結晶シリコ
ン層７，７ａ，７ｂ，７ｃ，アルミニウム電極９，９
ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｇ，９ｈはそれぞれ同
じ工程で造る事が出来る。また前記の各素子は、図３に
示す等価回路図にあるように互いに配線される。 【０００９】尚、各々の素子は例えば図１１の上面図に
示すように配置される。すなわち、制御領域Ｃには横形
ＭＯＳトランジスタ１４、多結晶シリコンダイオード１
５、抵抗１６Ｃ，定電圧ツェナーダイオード１７が配置
しており、パワー領域の表面を覆うアルミニウム電極９
とその各々は接続路Ｃ１を経由して電気接続される。図
中、２０は図３中における２０と同じ点であり、アルミ
ニウム電極９の外部接続端子を表わす。ここで、定電圧
ツェナダイオード１７の陽極に電気接続する外部接続端
子２０はソース電位である接地電位に固定されている。
従って、図２に示されるように、定電圧ツェナダイオー
ド１７の拡散層１１に電気接続するＰ形拡散層３ａもソ
ース電位である接地電位に固定される。又、ボンディン
グパッド部Ｂに印加される電圧の一部はその横に配置す
る抵抗１６ｂを介してパワーＭＯＳ１３のゲート電極Ｇ
１あるいは横型ＭＯＳトランジスタ１４のドレインＤ１
に加わり、他は同じく横に配置する抵抗１６ａ等を介し
て横形ＭＯＳトランジスタ１４のゲートＧ１に加わる。 【００１０】次に、図３の等価回路図を用いて全体の動
作を説明する。図において符号は図１及び図２と共通で
ある。但し、１６ａ，１６ｂ，１６ｃは多結晶シリコン
抵抗、ＲL は外部の負荷抵抗、ＶDDは外部電源である。
シリコン基板温度が通常温度の時、すなわちパワーＭＯ
Ｓ１３の接合温度が通常温度の時には印加された電圧Ｖ
inによりパワーＭＯＳ１３はオン状態となっているが、
シリコン基板温度が異常に高い時、すなわちパワーＭＯ
Ｓ１３の接合温度が異常に上昇した時には感熱素子であ
る多結晶シリコンダイオード１５の順方向電圧は一定の
負の温度係数を持つ為に低下し、抵抗１６ｃの端子間電
圧（すなわち、横形ＭＯＳトランジスタ１４のゲートＧ
１−ソースＳ１間電圧）が上昇する。一定の電圧以上に
なると横形ＭＯＳトランジスタ１４がオン状態となる。
抵抗１６ｂの抵抗値を横形ＭＯＳトランジスタ１４のオ
ン抵抗値より十分に大きくしておけば、図４の２２の電
位Ｖ22及び２３の電位Ｖ23の接合温度による変化を表す
グラフに示すように接合温度１３０℃近辺（保護動作温
度）でＶ22はほぼ０Ｖまで急激に下がるのでパワーＭＯ
Ｓ１３は強制的にオフ状態となり、接合温度上昇による
素子の破壊をさける事が出来る。 【００１１】ここで、感熱素子である多結晶シリコンダ
イオード１５は、半導体チップの表面側の大部分に被着
された複数のパワーＭＯＳ１３に共通に形成されたアル
ミニウム電極９（ソースＳ）のレイアウトパターンの内
側に配置されている。アルミニウム電極９は熱伝導性が
良く、半導体チップ内に発生した熱は、半導体チップ内
においてアルミニウム電極９により均一化されながら素
早く多結晶シリコンダイオード１５の形成位置に伝達さ
れる。このため半導体チップ内における温度差も抑えら
れ、局部的な電流集中あるいは局部的な温度上昇に起因
した局部的な素子破壊を抑制でき、パワーＭＯＳ１３の
素子性能を十分に発揮しつつ半導体チップの発熱状態を
正確に応答性良く感熱素子である多結晶シリコンダイオ
ード１５に伝達できる。これによりパワーＭＯＳ１３の
熱破壊からの保護を確実にすることができる。 【００１２】また上記の実施例の構成によれば、絶縁膜
１０を形成する事により、個別素子のトリミングが可能
な、しかも寄生動作がない半導体装置を提供する事がで
き、またパワーＭＯＳ１３の接合温度の異常な上昇が、
感熱素子を温度の高く成り易い中央部の制御領域Ｃに配
置するのでより正確に検出でき、また、製造工程が同時
に同じ工程で行えるので簡単となり、コストダウンにも
つながり、さらに絶縁膜上の多結晶シリコン抵抗１６ｃ
の抵抗値及び、多結晶シリコンダイオード１５の直列接
続数により保護動作温度を任意に設定出来る。多結晶シ
リコン抵抗１６ｃの抵抗値を個別にトリミング出来る
為、製造後に保護動作温度を精密に制御出来る等という
優れた効果がある。 【００１３】又、シリコンエピタキシャル層２はパワー
ＭＯＳ１３のドレインの一部を構成しているのでパワー
ＭＯＳ１３の動作状態に応じてその電位が変化し、その
上に形成されている多結晶シリコンダイオード１５の温
度検出精度を悪化させるように作用する可能性がある
が、本実施例によると、シリコンエピタキシャル層２内
にＰ形拡散層３ａを形成し、その上に絶縁膜１０を介し
て多結晶シリコンダイオード１５を形成しているのでこ
のような不具合をなくすことができる。この点について
詳述すると、仮に、Ｐ形拡散層３ａがない構造を想定す
ると、シリコンエピタキシャル層２の電位に応じて絶縁
膜（ＳｉＯ2 膜等）１０が分極し、多結晶シリコンダイ
オード１５の絶縁膜１０側表面に電荷が誘起されてしま
う。本実施例の場合には、例えばシリコンエピタキシャ
ル層２が高電位になると、多結晶シリコンダイオード１
５のＰＮ接合部における不純物濃度が変化してしまい、
その順方向電圧における温度特性が変化して温度検出の
精度が悪化してしまう。極端な場合、多結晶シリコンダ
イオード１５のＰ形領域下部に反転層が形成されてしま
いＭＯＳトランジスタのような寄生動作をしてしまうの
で、もはや温度検出が不可能になる。 【００１４】本実施例によると、多結晶シリコンダイオ
ード１５下にＰ形拡散層３ａを形成しているので、Ｐ形
拡散層３ａとシリコンエピタキシャル層２との間にＰＮ
接合が形成され、パワーＭＯＳ１３のドレイン電位から
電気的に分離することができるので、多結晶シリコンダ
イオード１５はドレイン電位の影響を受けることがな
く、上述のような寄生動作をなくすことができ、より精
度が高い温度検出を行うことができるという効果があ
る。 【００１５】また、多結晶シリコンダイオード１５両端
に定電圧を供給する定電圧ツェナダイオード１７は、バ
ルク内（シリコンエピタキシャル層２表面のＰ型拡散層
３ａ内）に形成されている。したがって、多結晶体に形
成した定電圧ツェナダイオードに比べてより精度高く定
電圧を提供することができ、換言すれば多結晶シリコン
ダイオード１５両端に供給する定電圧を狙いの定電圧値
に精度高く調整することができ、多結晶シリコンダイオ
ード１５による温度検出をより精度高いものとすること
ができる。また、得られる定電圧値のチップ間，ウエハ
間，ロット間におけるばらつきもより抑えることが可能
であり、製品間の保護動作温度におけるばらつきも抑え
ることができる。 【００１６】尚、本発明は上記の実施例に限定されず、
以下の如く種々変形可能である。 【００１７】（１）制御領域Ｃの素子は全て絶縁膜１０
上に形成してもよく、図５の第２の実施例に示す様に横
形ＭＯＳトランジスタ１４ａを絶縁膜１０上に形成し、
定電圧ツェナダイオード１７だけを拡散層３ａ内に形成
してもよい。また逆に、横形ＭＯＳトランジスタ１４ａ
を拡散層３ａ内に、定電圧ツェナダイオード１７を絶縁
膜１０上に形成してもよい。この他に多結晶シリコン抵
抗１６を拡散層３ａ内に形成してもよい。 【００１８】（２）図６の第３の実施例としての図１に
おけるα−α断面図、及びその等価回路図である図７に
示すように、絶縁膜１０上にＰ形チャネルＭＯＳトラン
ジスタ２４（２４ａ，２４ｂ，２４ｃ）、及びＮ形チャ
ネルＭＯＳトラジスタ２５（２５ａ，２５ｂ）を形成
し、相補形ＭＯＳトランジスタ（Ｃ−ＭＯＳ）を構成し
て２２の電位Ｖ22を増幅して２６の電位Ｖ26としてもよ
い。又、絶縁膜１０上にＰ形チャネルＭＯＳトランジス
タ２４（２４ａ、２４ｂ，２４ｃ）を形成し、Ｎ形チャ
ネルＭＯＳトランジスタ２５（２５ａ，２５ｂ）を拡散
層３ａ内に形成したＣ−ＭＯＳ構成でも良い。 【００１９】本例によるとＣ−ＭＯＳが多段に接続され
るので、その入出力特性は、各々の段の入出力特性の積
となり、図８のＶ23及びＶ26と接合温度の関係のグラフ
に示すように、２６の電位Ｖ26を急峻に下げる事がで
き、従って、パワーＭＯＳ１３を接合温度上昇に対し急
峻にオフ状態にする事ができる。尚、Ｃ−ＭＯＳの接続
段数は限定される事なく、その数が多い程、入出力特性
は急峻となる。また、図６、図７において同一構成要素
の符号は、それぞれ図２、図３のものと同じものを使用
している。 【００２０】（３）制御領域Ｃあるいは感温素子として
の多結晶シリコンダイオード１５の配置は、上記実施例
の如く半導体基板Ａの中央部だけに限定される事なく、
例えば半導体装置の模式的平面図を表わす図９（ａ）乃
至（ｅ）に示すように、複数箇所に対称に配置してもよ
い。尚、本発明者らの実験結果によると、図１０の負荷
ショートさせパワーＭＯＳ１３を強制的に発熱させた場
合の配置箇所数と不良率との関係図に示すように、自己
過熱保護機能がない（０箇所）場合には不良率は１００
％となり、１箇所、すなわち半導体基板Ａの中央部だけ
に多結晶シリコンダイオード１５を配置した場合には不
良率は大幅に低減し、５箇所以上配置すると不良率は０
％となる。負荷ショートの様な短時間に大きな電力を消
費し発熱するような場合を想定した場合には、半導体基
板Ａ内の温度分布が不均一になり易いため、１箇所の配
置では保護機能が不十分であるので、本例の如く、複数
箇所配置するのが有効である。 【００２１】（４）上記実施例はパワーＭＯＳ１３及び
横形ＭＯＳトランジスタ１４をＮ型のチャネルで示した
が、本発明はそれに限らずＰ形のチャネルでもよい。こ
の場合には上記実施例において符号３ａに相当する拡散
層はＮ形導電形となり、そこで、絶縁層１０上にＮ形チ
ャンネルＭＯＳトランジスタ２５（２５ａ，２５ｂ）を
形成し、Ｐ形チャンネルＭＯＳトランジスタ２４（２４
ａ，２４ｂ，２４ｃ）をその拡散層３ａ内に形成しても
よい。通常、多結晶半導体内におけるＭＯＳトランジス
タのチャネルモビリティは単結晶半導体内におけるもの
と比較して小さくなるが、上記のように形成する事によ
り、Ｎ形チャネルＭＯＳトランジスタはＰ形チャネルＭ
ＯＳトランジスタに比較してキャリアが電子であるため
にチャネルモビリティの高いものが作り易く、Ｃ−ＭＯ
Ｓ構成としたときモビリティのバランスがとり易くな
る。 【００２２】（５）能動機能をもつ半導体素子はパワー
ＭＯＳ１３に限定されず、バイポーラトランジスタ、パ
ワーＩＣ等であってもよい。また、感熱素子も多結晶シ
リコンダイオード１５に限らずサーミスタ等でもよい。
さらに制御部の構成は実施例に示す構成に限定されない
事はもちろんである。 【００２３】（６）実施例は抵抗体として多結晶シリコ
ン抵抗１６を用いたが、それに限らず窒化タンタル等の
抵抗体であってもよい。
特に温度検出機能を有する半導体装置に関するものであ
る。 【０００２】 【従来の技術】従来、半導体素子として例えば複数のＭ
ＯＳトランジスタ構造の単位セルを並列接続するように
して構成したパワーＭＯＳトランジスタ・スイッチが知
られている。ＭＯＳトランジスタ・スイッチには消費電
力に限界が有り、それを超えると過熱さらにはＭＯＳト
ランジスタ・スイッチの自己破壊を引き起こす。ＭＯＳ
トランジスタ・スイッチは通常、負荷と接続されて使用
され、そのソース／ドレイン端子間の電圧と通電電流
は、通常の動作条件下において、負荷により当該ＭＯＳ
トランジスタ・スイッチの消費電力容量内のある値に制
限されている。しかしながら、不注意で負荷が短絡され
ると、ＭＯＳトランジスタ・スイッチのソース／ドレイ
ン端子間にかかる電圧は消費電力容量に帰結するところ
の最大供給電圧を超え、結果としてＭＯＳトランジスタ
・スイッチの過熱さらには破壊を引き起こすのである。 【０００３】 【発明が解決しようとする課題】従って、このような半
導体素子の動作時の異常な接合温度上昇による破壊をさ
ける為に、感熱素子により半導体素子の発熱に伴う半導
体基板の温度上昇を検出し、その検出信号により半導体
素子を制御して熱破壊しないように保護することは、望
ましいことである。 【０００４】そこで本発明は上記事情に鑑みて創案され
たもので、半導体素子を熱破壊から確実に保護すること
のできる半導体装置を提供する事を目的とする。 【０００５】 【課題を解決するための手段】上記目的を達成する為に
本発明の半導体装置は、その導通状態の際に電流が流れ
ることで高熱を発する半導体パワー素子が形成された半
導体チップにおいて、該半導体チップの一表面側の大部
分に被着された前記半導体パワー素子の金属製端子電極
のレイアウトパターンの内側の半導体基板の表面に絶縁
膜を介して多結晶シリコンを配置し、当該多結晶シリコ
ンに前記半導体パワー素子の発熱状況を検出する感熱素
子部を形成したことを特徴とする。 【０００６】 【作用及び発明の効果】本発明は前記の構成により、半
導体基板の温度が異常に上昇した時、すなわち半導体パ
ワー素子の発熱温度が異常に高くなった時には、この温
度上昇を感熱素子部で検出することができる。ここで、
感熱素子部は、半導体チップの一表面側の大部分に被着
された半導体パワー素子の金属製端子電極のレイアウト
パターンの内側に配置されており、また金属製端子電極
は熱伝導性の良い例えばアルミニウム等の金属よりなる
ため、半導体チップ内に発生した熱は、半導体チップ内
において、金属製端子電極により均一化されながら素早
く感熱素子部に伝達されることとなる。このため半導体
パワー素子が形成された半導体チップ内における温度差
も抑えられ、局部的な電流集中あるいは局部的な温度上
昇に起因した局部的な素子破壊を抑制でき、半導体パワ
ー素子の素子性能を十分に発揮しつつ半導体チップの発
熱状態を正確に応答性良く感熱素子部に伝達できる。こ
れにより半導体パワー素子を確実に熱破壊から保護する
ことのできるようになる。 【０００７】 【実施例】以下、本発明を図に示す実施例により詳述す
る。図１及び図２は自己過熱保護機能を有する縦形パワ
ーＭＯＳトランジスタ（以下、パワーＭＯＳという）に
応用した例であって、図１にその半導体チップの模式的
平面図を示す。また図２に図１中のα−α断面図を示
す。半導体基板Ａの全体の大部分に能動素子であるパワ
ーＭＯＳ１３が複数個並列接続してマルチソース構造と
なりパワー領域Ｍを形成している。半導体基板Ａの中央
部、言い換えれば最も放熱しにくい部分で、温度が高く
成り易い部分に感熱素子としての多結晶シリコンダイオ
ード１５を複数個直列接続して形成し、その周辺に制御
部としての横形ＭＯＳトランジスタ１４、多結晶シリコ
ン抵抗１６、定電圧ツェナダイオード１７を形成し、全
体として制御領域Ｃを形成する。また、半導体基板Ａ上
には外部から電圧（Ｖin）を印加する為のボンディング
パッド部Ｂを形成する。これらパワー領域Ｍ及び制御領
域Ｃの各素子及びボンディングバッド部Ｂは電気的に互
いに接続される。 【０００８】次に図２において、その構成を詳しく説明
する。１はＮ+ 形のシリコン基板、２はＮ- 形のシリコ
ンエピタキシャル層、３及び３ａは深く拡散したＰ形拡
散層、４はＰ形拡散層、５，５ａ，５ｂ及び５ｃはＮ+
形拡散層、１１はＰ+ 形拡散層であり、Ｐ形拡散層３と
３ａ、Ｎ+ 形拡散層５，５ａ，５ｂ及び５ｃはそれぞれ
同時に同じ拡散行程で形成される。パワーＭＯＳ１３の
ＭＯＳ構造は、シリコンピタキシャル層２とシリコン基
板１とドレイン電極１２から成るドレインＤと、ゲート
酸化膜６を介して形成される多結晶シリコン層７から成
るゲートＧと、その表面に層間絶縁膜８を介しパワーＭ
ＯＳ１３表面全体を覆うアルミニウム電極９から成るソ
ースＳとから構成され、その動作はゲートＧに電圧を印
加すると図中ｃｈの部分にＮ形のチャネルが形成されソ
ースＳとドレインＤ間に電流が流れる。尚、拡散層４と
拡散層３が一部重なって、しかも拡散層３が深く拡散し
ているのは過電圧保護の為であり、所定のブレークダウ
ン電圧に設定する為である。次に横形ＭＯＳトランジス
タ１４のＭＯＳ構造は拡散層５ａ及び５ｂ上のアルミニ
ウム電極９ａ及び９ｂから成るそれぞれソースＳ１及び
ドレインＤ１と、ゲート酸化膜６ａを介して形成される
多結晶シリコン層７ａから成るゲートＧ１とから構成さ
れ、その動作はゲートＧ１に電圧がかかると図中ｃｈ１
の部分にＮ形のチャネルが形成されソースＳ１とドレイ
ンＤ１間に電流が流れる。定電圧ツェナダイオード１７
は拡散層５ｃと拡散層１１とから形成され、その表面に
それぞれアルミニウム電極９ｃ及び９ｄを形成する。次
に拡散層３ａ表面上の一部を熱酸化して絶縁膜（ＳｉＯ
2 膜等）１０を形成する。そして絶縁膜１０上に多結晶
シリコン抵抗１６と、感熱素子としての多結晶シリコン
ダイオード１５を形成する。多結晶シリコン抵抗１６
は、多結晶シリコン層７ｃと層間絶縁膜８とアルミニウ
ム電極９ｇ及び９ｈから形成される。また、多結晶シリ
コンダイオード１５は多結晶シリコン層７ｂを選択的拡
散しＰＮ接合をつくり、その上に層間絶縁膜８を一部介
しアルミニウム電極９ｅ及び９ｆを形成する。以上述べ
た実施例の構成でゲート酸化膜６と６ａ、多結晶シリコ
ン層７，７ａ，７ｂ，７ｃ，アルミニウム電極９，９
ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｇ，９ｈはそれぞれ同
じ工程で造る事が出来る。また前記の各素子は、図３に
示す等価回路図にあるように互いに配線される。 【０００９】尚、各々の素子は例えば図１１の上面図に
示すように配置される。すなわち、制御領域Ｃには横形
ＭＯＳトランジスタ１４、多結晶シリコンダイオード１
５、抵抗１６Ｃ，定電圧ツェナーダイオード１７が配置
しており、パワー領域の表面を覆うアルミニウム電極９
とその各々は接続路Ｃ１を経由して電気接続される。図
中、２０は図３中における２０と同じ点であり、アルミ
ニウム電極９の外部接続端子を表わす。ここで、定電圧
ツェナダイオード１７の陽極に電気接続する外部接続端
子２０はソース電位である接地電位に固定されている。
従って、図２に示されるように、定電圧ツェナダイオー
ド１７の拡散層１１に電気接続するＰ形拡散層３ａもソ
ース電位である接地電位に固定される。又、ボンディン
グパッド部Ｂに印加される電圧の一部はその横に配置す
る抵抗１６ｂを介してパワーＭＯＳ１３のゲート電極Ｇ
１あるいは横型ＭＯＳトランジスタ１４のドレインＤ１
に加わり、他は同じく横に配置する抵抗１６ａ等を介し
て横形ＭＯＳトランジスタ１４のゲートＧ１に加わる。 【００１０】次に、図３の等価回路図を用いて全体の動
作を説明する。図において符号は図１及び図２と共通で
ある。但し、１６ａ，１６ｂ，１６ｃは多結晶シリコン
抵抗、ＲL は外部の負荷抵抗、ＶDDは外部電源である。
シリコン基板温度が通常温度の時、すなわちパワーＭＯ
Ｓ１３の接合温度が通常温度の時には印加された電圧Ｖ
inによりパワーＭＯＳ１３はオン状態となっているが、
シリコン基板温度が異常に高い時、すなわちパワーＭＯ
Ｓ１３の接合温度が異常に上昇した時には感熱素子であ
る多結晶シリコンダイオード１５の順方向電圧は一定の
負の温度係数を持つ為に低下し、抵抗１６ｃの端子間電
圧（すなわち、横形ＭＯＳトランジスタ１４のゲートＧ
１−ソースＳ１間電圧）が上昇する。一定の電圧以上に
なると横形ＭＯＳトランジスタ１４がオン状態となる。
抵抗１６ｂの抵抗値を横形ＭＯＳトランジスタ１４のオ
ン抵抗値より十分に大きくしておけば、図４の２２の電
位Ｖ22及び２３の電位Ｖ23の接合温度による変化を表す
グラフに示すように接合温度１３０℃近辺（保護動作温
度）でＶ22はほぼ０Ｖまで急激に下がるのでパワーＭＯ
Ｓ１３は強制的にオフ状態となり、接合温度上昇による
素子の破壊をさける事が出来る。 【００１１】ここで、感熱素子である多結晶シリコンダ
イオード１５は、半導体チップの表面側の大部分に被着
された複数のパワーＭＯＳ１３に共通に形成されたアル
ミニウム電極９（ソースＳ）のレイアウトパターンの内
側に配置されている。アルミニウム電極９は熱伝導性が
良く、半導体チップ内に発生した熱は、半導体チップ内
においてアルミニウム電極９により均一化されながら素
早く多結晶シリコンダイオード１５の形成位置に伝達さ
れる。このため半導体チップ内における温度差も抑えら
れ、局部的な電流集中あるいは局部的な温度上昇に起因
した局部的な素子破壊を抑制でき、パワーＭＯＳ１３の
素子性能を十分に発揮しつつ半導体チップの発熱状態を
正確に応答性良く感熱素子である多結晶シリコンダイオ
ード１５に伝達できる。これによりパワーＭＯＳ１３の
熱破壊からの保護を確実にすることができる。 【００１２】また上記の実施例の構成によれば、絶縁膜
１０を形成する事により、個別素子のトリミングが可能
な、しかも寄生動作がない半導体装置を提供する事がで
き、またパワーＭＯＳ１３の接合温度の異常な上昇が、
感熱素子を温度の高く成り易い中央部の制御領域Ｃに配
置するのでより正確に検出でき、また、製造工程が同時
に同じ工程で行えるので簡単となり、コストダウンにも
つながり、さらに絶縁膜上の多結晶シリコン抵抗１６ｃ
の抵抗値及び、多結晶シリコンダイオード１５の直列接
続数により保護動作温度を任意に設定出来る。多結晶シ
リコン抵抗１６ｃの抵抗値を個別にトリミング出来る
為、製造後に保護動作温度を精密に制御出来る等という
優れた効果がある。 【００１３】又、シリコンエピタキシャル層２はパワー
ＭＯＳ１３のドレインの一部を構成しているのでパワー
ＭＯＳ１３の動作状態に応じてその電位が変化し、その
上に形成されている多結晶シリコンダイオード１５の温
度検出精度を悪化させるように作用する可能性がある
が、本実施例によると、シリコンエピタキシャル層２内
にＰ形拡散層３ａを形成し、その上に絶縁膜１０を介し
て多結晶シリコンダイオード１５を形成しているのでこ
のような不具合をなくすことができる。この点について
詳述すると、仮に、Ｐ形拡散層３ａがない構造を想定す
ると、シリコンエピタキシャル層２の電位に応じて絶縁
膜（ＳｉＯ2 膜等）１０が分極し、多結晶シリコンダイ
オード１５の絶縁膜１０側表面に電荷が誘起されてしま
う。本実施例の場合には、例えばシリコンエピタキシャ
ル層２が高電位になると、多結晶シリコンダイオード１
５のＰＮ接合部における不純物濃度が変化してしまい、
その順方向電圧における温度特性が変化して温度検出の
精度が悪化してしまう。極端な場合、多結晶シリコンダ
イオード１５のＰ形領域下部に反転層が形成されてしま
いＭＯＳトランジスタのような寄生動作をしてしまうの
で、もはや温度検出が不可能になる。 【００１４】本実施例によると、多結晶シリコンダイオ
ード１５下にＰ形拡散層３ａを形成しているので、Ｐ形
拡散層３ａとシリコンエピタキシャル層２との間にＰＮ
接合が形成され、パワーＭＯＳ１３のドレイン電位から
電気的に分離することができるので、多結晶シリコンダ
イオード１５はドレイン電位の影響を受けることがな
く、上述のような寄生動作をなくすことができ、より精
度が高い温度検出を行うことができるという効果があ
る。 【００１５】また、多結晶シリコンダイオード１５両端
に定電圧を供給する定電圧ツェナダイオード１７は、バ
ルク内（シリコンエピタキシャル層２表面のＰ型拡散層
３ａ内）に形成されている。したがって、多結晶体に形
成した定電圧ツェナダイオードに比べてより精度高く定
電圧を提供することができ、換言すれば多結晶シリコン
ダイオード１５両端に供給する定電圧を狙いの定電圧値
に精度高く調整することができ、多結晶シリコンダイオ
ード１５による温度検出をより精度高いものとすること
ができる。また、得られる定電圧値のチップ間，ウエハ
間，ロット間におけるばらつきもより抑えることが可能
であり、製品間の保護動作温度におけるばらつきも抑え
ることができる。 【００１６】尚、本発明は上記の実施例に限定されず、
以下の如く種々変形可能である。 【００１７】（１）制御領域Ｃの素子は全て絶縁膜１０
上に形成してもよく、図５の第２の実施例に示す様に横
形ＭＯＳトランジスタ１４ａを絶縁膜１０上に形成し、
定電圧ツェナダイオード１７だけを拡散層３ａ内に形成
してもよい。また逆に、横形ＭＯＳトランジスタ１４ａ
を拡散層３ａ内に、定電圧ツェナダイオード１７を絶縁
膜１０上に形成してもよい。この他に多結晶シリコン抵
抗１６を拡散層３ａ内に形成してもよい。 【００１８】（２）図６の第３の実施例としての図１に
おけるα−α断面図、及びその等価回路図である図７に
示すように、絶縁膜１０上にＰ形チャネルＭＯＳトラン
ジスタ２４（２４ａ，２４ｂ，２４ｃ）、及びＮ形チャ
ネルＭＯＳトラジスタ２５（２５ａ，２５ｂ）を形成
し、相補形ＭＯＳトランジスタ（Ｃ−ＭＯＳ）を構成し
て２２の電位Ｖ22を増幅して２６の電位Ｖ26としてもよ
い。又、絶縁膜１０上にＰ形チャネルＭＯＳトランジス
タ２４（２４ａ、２４ｂ，２４ｃ）を形成し、Ｎ形チャ
ネルＭＯＳトランジスタ２５（２５ａ，２５ｂ）を拡散
層３ａ内に形成したＣ−ＭＯＳ構成でも良い。 【００１９】本例によるとＣ−ＭＯＳが多段に接続され
るので、その入出力特性は、各々の段の入出力特性の積
となり、図８のＶ23及びＶ26と接合温度の関係のグラフ
に示すように、２６の電位Ｖ26を急峻に下げる事がで
き、従って、パワーＭＯＳ１３を接合温度上昇に対し急
峻にオフ状態にする事ができる。尚、Ｃ−ＭＯＳの接続
段数は限定される事なく、その数が多い程、入出力特性
は急峻となる。また、図６、図７において同一構成要素
の符号は、それぞれ図２、図３のものと同じものを使用
している。 【００２０】（３）制御領域Ｃあるいは感温素子として
の多結晶シリコンダイオード１５の配置は、上記実施例
の如く半導体基板Ａの中央部だけに限定される事なく、
例えば半導体装置の模式的平面図を表わす図９（ａ）乃
至（ｅ）に示すように、複数箇所に対称に配置してもよ
い。尚、本発明者らの実験結果によると、図１０の負荷
ショートさせパワーＭＯＳ１３を強制的に発熱させた場
合の配置箇所数と不良率との関係図に示すように、自己
過熱保護機能がない（０箇所）場合には不良率は１００
％となり、１箇所、すなわち半導体基板Ａの中央部だけ
に多結晶シリコンダイオード１５を配置した場合には不
良率は大幅に低減し、５箇所以上配置すると不良率は０
％となる。負荷ショートの様な短時間に大きな電力を消
費し発熱するような場合を想定した場合には、半導体基
板Ａ内の温度分布が不均一になり易いため、１箇所の配
置では保護機能が不十分であるので、本例の如く、複数
箇所配置するのが有効である。 【００２１】（４）上記実施例はパワーＭＯＳ１３及び
横形ＭＯＳトランジスタ１４をＮ型のチャネルで示した
が、本発明はそれに限らずＰ形のチャネルでもよい。こ
の場合には上記実施例において符号３ａに相当する拡散
層はＮ形導電形となり、そこで、絶縁層１０上にＮ形チ
ャンネルＭＯＳトランジスタ２５（２５ａ，２５ｂ）を
形成し、Ｐ形チャンネルＭＯＳトランジスタ２４（２４
ａ，２４ｂ，２４ｃ）をその拡散層３ａ内に形成しても
よい。通常、多結晶半導体内におけるＭＯＳトランジス
タのチャネルモビリティは単結晶半導体内におけるもの
と比較して小さくなるが、上記のように形成する事によ
り、Ｎ形チャネルＭＯＳトランジスタはＰ形チャネルＭ
ＯＳトランジスタに比較してキャリアが電子であるため
にチャネルモビリティの高いものが作り易く、Ｃ−ＭＯ
Ｓ構成としたときモビリティのバランスがとり易くな
る。 【００２２】（５）能動機能をもつ半導体素子はパワー
ＭＯＳ１３に限定されず、バイポーラトランジスタ、パ
ワーＩＣ等であってもよい。また、感熱素子も多結晶シ
リコンダイオード１５に限らずサーミスタ等でもよい。
さらに制御部の構成は実施例に示す構成に限定されない
事はもちろんである。 【００２３】（６）実施例は抵抗体として多結晶シリコ
ン抵抗１６を用いたが、それに限らず窒化タンタル等の
抵抗体であってもよい。
【図面の簡単な説明】
【図１】本発明の一実施例を示す半導体装置の模式的平
面図である。 【図２】図１中のα−α断面図である。 【図３】図１及び図２の等価回路図である。 【図４】Ｖ22及びＶ23と接合温度の関係を示すグラフで
ある。 【図５】第２の実施例を示す断面図である。 【図６】第３の実施例としての図１中のα−α断面図で
ある。 【図７】図６の等価回路図である。 【図８】図６の実施例のＶ23及びＶ26と接合温度の関係
を示すグラフである。 【図９】多結晶シリコンダイオードを複数箇所配置した
半導体装置の模式的平面図である。 【図１０】配置箇所数と不良率との関係図である。 【図１１】図１における実施例の具体的な配置を示す上
面図である。 【符号の説明】 ２ シリコンエピタキシャル層 ３ａ Ｐ型拡散層 ９ アルミニウム電極 １０ 絶縁膜（ＳｉＯ2 膜） １３ 縦形パワーＭＯＳトランジスタ １５ 感熱素子である多結晶シリコンダイオード
面図である。 【図２】図１中のα−α断面図である。 【図３】図１及び図２の等価回路図である。 【図４】Ｖ22及びＶ23と接合温度の関係を示すグラフで
ある。 【図５】第２の実施例を示す断面図である。 【図６】第３の実施例としての図１中のα−α断面図で
ある。 【図７】図６の等価回路図である。 【図８】図６の実施例のＶ23及びＶ26と接合温度の関係
を示すグラフである。 【図９】多結晶シリコンダイオードを複数箇所配置した
半導体装置の模式的平面図である。 【図１０】配置箇所数と不良率との関係図である。 【図１１】図１における実施例の具体的な配置を示す上
面図である。 【符号の説明】 ２ シリコンエピタキシャル層 ３ａ Ｐ型拡散層 ９ アルミニウム電極 １０ 絶縁膜（ＳｉＯ2 膜） １３ 縦形パワーＭＯＳトランジスタ １５ 感熱素子である多結晶シリコンダイオード
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/06 ３１１
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 27/06
H01L 27/08
H01L 27/085 - 27/092
H01L 21/822
H01L 27/04
H01L 23/58
Claims (1)
- (57)【特許請求の範囲】 （１）その導通状態の際に電流が流れることで高熱を発
する半導体パワー素子が形成された半導体チップにおい
て、 該半導体チップの一表面側の大部分は前記半導体パワー
素子の金属製端子電極が被着されており、当該金属製端
子電極のレイアウトパターンの内側であって半導体基板
の表面には絶縁膜を介して多結晶シリコンを配置し、当
該多結晶シリコンに前記半導体パワー素子の発熱状況を
検出する感熱素子部を形成したことを特徴とする半導体
装置。 （２）前記半導体パワー素子は並列接続された複数のＭ
ＯＳトランジスタ構造から構成されるものであり、前記
金属製端子電極は前記複数のＭＯＳトランジスタ構造に
共通に形成された金属電極である特許請求の範囲第１項
記載の半導体装置。 （３）前記感熱素子部は、前記半導体チップのほぼ中央
部に配置されている特許請求の範囲第１項又は第２項記
載の半導体装置。 （４）前記感熱素子部の下方に位置する前記半導体基板
の表面領域には、該半導体基板の前記半導体パワー素子
の形成される領域との間でＰＮ接合を形成する半導体領
域が形成されている特許請求の範囲第１項乃至第３項の
いずれかに記載の半導体装置。 （５）前記半導体領域は前記金属製端子電極と同電位と
されている特許請求の範囲第４項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31203398A JP3204226B2 (ja) | 1985-11-29 | 1998-11-02 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27014185 | 1985-11-29 | ||
| JP60-270141 | 1985-11-29 | ||
| JP31203398A JP3204226B2 (ja) | 1985-11-29 | 1998-11-02 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9210636A Division JP3008900B2 (ja) | 1985-11-29 | 1997-08-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214691A JPH11214691A (ja) | 1999-08-06 |
| JP3204226B2 true JP3204226B2 (ja) | 2001-09-04 |
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ID=26549079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31203398A Expired - Lifetime JP3204226B2 (ja) | 1985-11-29 | 1998-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204226B2 (ja) |
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-
1998
- 1998-11-02 JP JP31203398A patent/JP3204226B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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