JP2008533734A - 温度感知機能を有するｍｏｓｆｅｔ - Google Patents

Abstract

トランジスタ（１）は、ＦＥＴ（２）およびトランジスタ内に集積した温度を感知するダイオード（４）を有する。ゲート駆動回路（１２）は、ＦＥＴ（２）のスイッチを切るように構成し、また、この場合バイアス回路（１４）はダイオード（４）に一定電流を流すよう駆動する。ダイオード（４）に加わる電圧を、ＦＥＴの温度測定を行う電圧センサ（１５）により測定する。

Description

本発明は、電界効果トランジスタ（ＦＥＴ）に関し、とくに、温度感知機能を有するＦＥＴに関する。

電界効果トランジスタ（ＦＥＴ）、例えば金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）は、デバイスまたは回路の損傷を保護する目的のために、温度変動を検出するための温度感知素子を組み込むことがある。

このような温度感知素子を、共通の基板上に組み込むことで、ＭＯＳＦＥＴの変動をより迅速に検出できるようになる。実際に、それらの素子を、ＭＯＳＦＥＴの中に組み込むことができる。例えば、特許文献１（米国特許出願公開第２００３／０２１０５０７号）は、ＭＯＳトランジスタのゲートとして実装されたＭＯＳ回路構成用の温度センサについて記載しており、このトランジスタのゲートは、ゲート入力とゲート出力とを有する二端子網として構成し、ゲートに加わる電圧降下を測定することによって、その位置での温度を決定することができるよう、構成される。

さらに、熱的に結合した温度感知素子として半導体ダイオードを使用することは、従来技術において知られている。特許文献２（米国特許第５，１００，８２９号）は、基板温度感知素子を組み込んだＭＯＳＦＥＴデバイスについて記載している。（ゲート）誘電体領域上にＰＮ接合を形成することによって、基板における温度変化に対する熱応答性を改善するとともに、基板からの電気的絶縁を行う。
米国特許出願公開第２００３／０２１０５０７号明細書 米国特許第５１００８２９号明細書

しかしながら、この種の付加的な温度感知端子は、ＭＯＳＦＥＴを既存の回路に組み込むことを困難にする。このようなＭＯＳＦＥＴでは、付加的な回路を必要とする。

本発明の第１の態様は、トランジスタ回路が提供するものであり、このトランジスタ回路は、
ソース、ゲートおよびドレインを有する電界効果トランジスタ（ＦＥＴ）装置と、
このＦＥＴのゲートおよびソースの間に接続した温度感知用ダイオードであって、ダイオードの陰極をＦＥＴのゲートに接続し、ダイオードの陽極をＦＥＴのソースに接続した該温度感知用ダイオードと、
ＦＥＴがオフ状態のときに、ＦＥＴのゲートに負のバイアスを印加するように構成したＦＥＴ用のゲート駆動回路と、
ゲート駆動回路が負のバイアスを印加するときに、ＦＥＴの温度を示すパラメータを測定するために各ＦＥＴのゲートとソースとの間に接続したセンサと
を備えることを特徴とする。

ゲート駆動回路は、ＦＥＴがオフ状態のときに、ダイオードを流れる順方向の電流を生成する定電流源を有するものとすることができる。したがって、センサは、ＦＥＴのゲート−ソース電圧に依存する温度を測定し、これによりＦＥＴの温度を決定する電圧感知手段を有するものとする。

温度感知ダイオードは、活性領域を犠牲にする必然性を少なくするよう、各ＦＥＴ基板のゲート結合パッド領域内に配置することができる。

一つの実施形態において、トランジスタ回路は、それぞれのＦＥＴのゲートとソースとの間に接続した温度感知用ダイオードを備えた複数個のＦＥＴを有するものとすることができ、ダイオードの陰極をＦＥＴのゲートに接続し、ダイオードの陽極をＦＥＴのソースに接続し、ＦＥＴの温度を示すパラメータを測定するよう、センサを各ＦＥＴのゲートとソースとの間に接続し、それぞれのＦＥＴがオフ状態のときに、ゲート駆動回路が、各ＦＥＴに負のバイアスを印加するように構成する。

さらに、トランジスタ回路は、回路負荷を駆動するようＦＥＴを並列接続し、ゲート駆動回路がＦＥＴを代わる代わるスイッチオフさせるように構成することができる。このような方法で、個々のＦＥＴのゲート駆動を、『ストロボをたく』ようにすることができ、全てのＦＥＴの温度をモニタすることができるとともに、依然オン状態にある並列のデバイスを流れる総電流を維持する。

本発明は、装置自体にも関する。本発明の第２の態様によれば、トランジスタ装置を提供するものであり、このトランジスタ装置は、
ソース、ゲートおよびドレインを有する基板上の電界効果トランジスタ（ＦＥＴ）と、
基板の第１主表面上のゲート結合パッドと、
ゲート結合パッドの下方に配置し、前記ＦＥＴの前記ゲートと前記ソースとの間に電気的に接続した、少なくとも１個の温度感知ダイオードであって、このダイオードの陰極をＦＥＴのゲートに接続し、このダイオードの陽極をＦＥＴのソースに接続する向きにして接続した該温度感知ダイオードと
を備えたことを特徴とする。

ゲート結合パッドの下にダイオードを設けることによって、ＦＥＴの活性領域はダイオードの存在にかかわらず、維持される。

このダイオードは、順方向にバイアスをかけたときは、温度感知能力を生ずる。ＦＥＴがオフ状態のときに、ＦＥＴのゲートピンに負のバイアスを印加することによって、ＦＥＴのゲートとソースとの間に接続したセンサは、ＦＥＴの温度を示すパラメータを測定することができる。

温度感知ダイオードは、ツェナーダイオードとすることができる。これは、また、潜在的に損傷を引き起こす恐れのあるＥＳＤ電撃による電荷を、デリケートなＦＥＴデバイスから逸らす、静電放電（ＥＳＤ）保護素子として作用させることもできる。

ゲート結合パッドは、ＭＯＳＦＥＴの一領域に位置し、その領域は、ＦＥＴの活性領域に熱的に強く結合し、密接な熱的接触を有する。この構造の熱慣性が、速い反応を提供する。これを達成するための一つの方法は、ＦＥＴに囲まれた第１主表面上の領域内にゲート結合パッドを設け、すべての面でＦＥＴに熱的に結合させることである。この領域は、また、ＦＥＴが作動するときに最も熱くなる領域でもあり、その結果温度の感知は最も熱い領域で行い、それによって迅速に過熱を感知する能力を改善する。

このデバイスは、正確に３個の端子、すなわち、ゲート端子、ソース端子およびドレイン端子を有するハウジング内にパッケージ化することができる。この種のパッケージは、一般に電力回路に用いられており、したがって、既存または新規の設計にこのトランジスタ装置を実装するために付加的な設計を必要とを要しない。

温度感知を備えた従前のＭＯＳＦＥＴデバイスは、標準のＭＯＳＦＥＴ端子に加えて、別のパッケージピンを必要とする。本発明は、３端子のみを有する温度感知能力を備えたＭＯＳＦＥＴデバイスを提供し、それによって、コストを低減するものである。

本発明の第３の態様によれば、ＦＥＴの温度をモニタする方法を提供するものであり、ゲートとソースとの間に接続した温度感知ダイオードを有し、ダイオードの陰極をＦＥＴのゲートに接続し、ダイオードの陽極をＦＥＴのソースに接続したＦＥＴの温度をモニタする方法において、
ａ．ＦＥＴをオフ状態にするようＦＥＴのゲートを制御するステップと、
ｂ．ＦＥＴがオフのときに、ＦＥＴのゲートに負のバイアスを印加するステップと、
ｃ．負のバイアスが印加された状態で、ＦＥＴの温度を示すパラメータの値を決定するステップと、
ｄ．そのＦＥＴを再びオン状態にするために、オフ状態のＦＥＴのゲートを制御するステップと
を有することを特徴とする。

この方法は、さらに、ＦＥＴの温度が所定目標値を上回るか決定し、所定目標値以上である場合には、その温度が所定目標値に低下するまで、ＦＥＴをスイッチオフ状態に維持するようにＦＥＴのゲートを制御するステップを有するものとすることができる。

一実施形態において、複数個のＦＥＴを並列接続にし、ＦＥＴのゲートをＦＥＴが代わる代わるスイッチオフするように制御する。さらに、全体の電流の流れを維持しつつ、不均衡に熱くなったデバイスを、「休ませる」ことができる。

現在、並列接続したＭＯＳＦＥＴ間の変動を許容するためには、最悪の条件を許容するための余分の処理能力を含まなければならず、それは、追加のコストと空間を意味する。能動的な熱バランスを実現するため、統合型の温度感知性能を使用することによって、コストを削減することが可能になる。この種の能動的な散逸により、過熱の恒常的なリスクのある活性領域における省力化を可能にし、また、定常的な活性領域における過熱のリスクを低減できる。

本発明をより良く理解するために、以下に添付図面を参照して、単なる例示としての実施例を説明する。

図１〜３につき説明すると、温度感知手段を有するトランジスタ装置１を図１に線図的に示す。図２および３は、半導体基板の側面図および頂面図を示す。

電界効果トランジスタ（ＦＥＴ）２のトランジスタ領域を、半導体基板３上に設け、この電解効果トランジスタ領域２は、既知のようにソース、ゲートおよびドレイン領域を画定する。任意の適切なトランジスタのＦＥＴ構造も使用することができ、この構造には、垂直構造および水平構造もある。

ツェナーダイオード４を、ＦＥＴ２のゲートとソースとの間に電気的に接続し、図１に示すように、ダイオード陰極をＦＥＴ２のゲートに接続し、ダイオード陽極はＦＥＴ２のソースに接続する。

単独のダイオード４を示しているが、代わりに全て同一方向に指向させて直列接続した複数個のダイオードを使用することもできる。

空間的構造を、図２および３に示し、基板３の第１主表面７上に設けたゲート結合パッド５を、結合線９とともに示す。活性領域を犠牲にする必然性を少なくするために、温度を感知するツェナーダイオード４を、ＦＥＴ２のゲート結合パッド５の下方に配置する。ダイオード４を、ポリシリコン内に形成し、従来の半導体加工技術によってＦＥＴ２から絶縁することができる。ダイオード４を、ゲートとソースとの間に接続するため、ゲート結合パッド５の下方位置は、陰極をゲートに好都合に接続することを可能にし、ソース金属層は陽極をソースに接続させることができる。

図３に示すように、良好な熱結合のために、ゲート結合パッドを、ＦＥＴトランジスタ領域２に囲まれる第１主表面上の領域に配置する。このように、ツェナーダイオード４の領域は、ゲート結合パッド５の下方に位置し、概してＦＥＴ領域と密接な熱的接触を生ずる。ダイオード構造もまた、好ましくは、低い熱慣性を有するものとする。ゲート結合パッドを基板３の中心に配置することは、重要でない点に注意されたい。図３は、他の接点も示し、例えば、ＥＦＴトランジスタ領域のソースのための接点を示す。

ツェナーダイオード４は順方向にバイアスをかけたときは、温度感知機能を有する。ＦＥＴ２がオフ状態のとき、ツェナーダイオード４を通して順方向に一定電流を流すことによって、ＦＥＴのゲートとソースとの間を接続するＦＥＴセンサの温度を示すパラメータを測定することができる。

さらに、潜在的に損害を与えるおそれのあるＥＳＤ衝撃の電荷をＦＥＴ２の損傷を受けやすい領域から逸らす経路を設けることによって、ツェナーダイオード４を、静電放電（ＥＳＤ）保護素子として作用させることができる。

トランジスタ装置１は、ハウジング１１（図１に線図的に示す）内にパッケージ化し、このハウジング１１は、ちょうど３個の端子、すなわちゲート端子６、ソース端子８およびドレイン端子１０を有する。そのような３ピンパッケージは一般に使用されているので、既存または新設計のトランジスタ装置に実装する付加的作業を必要としない。このことは、とくに高電流ＭＯＳＦＥＴにとって有利であり、これはすなわち、この技術が高電流パッケージにも適用できるからである。

図４に、本発明による回路の実施例における回路図を示す。

この回路は、コントローラ１５とトランジスタ装置１のゲート端子６との間に接続したゲート駆動回路１２、およびゲート端子６とトランジスタ・デバイス１のソース端子８との間に接続したバイアス回路１４を有する。この場合、この回路は、ゲート端子６に接続した電圧センサ２１を設けて仕上げる。

この回路は、負荷を駆動するためにローサイド（低電位側）構成またはハイサイド（高電位側）構成とすることができ、それによって、ソース端子８を接地する構成または非接地の構成とすることができる。この実施例において、ソース端子８は接地電位であり、また、回路は低電位側駆動構成として動作する。

このトランジスタ装置１を、図１に示すものとし、すなわちＦＥＴ２がゲート６とソース８との間に接続したツェナーダイオード４を有し、このダイオードの陰極を、ＦＥＴ２のゲート６に接続し、また、このダイオードの陽極を、ＦＥＴ２のソース８に接続する。

ゲート駆動回路１２は、配線ライン１７によりコントローラ１５からのゲート駆動信号を受信するように接続し、抵抗２２を介してゲート端子６に直列接続した、並列化ダイオード網１６，１８，２０を有する。この並列化ダイオード網における一方の分岐ラインは、同一方向（すなわち、陽極から陰極方向）に指向する２個のダイオード１６，１８を有し、抵抗２２を通じてゲート端子６の方向に電流が流れるようにする。他方の分岐ラインにおけるダイオード２０は、一方の分岐ラインにおけるダイオード１６，１８とは逆向きにする。

バイアス回路１４は、定電流源２４および定電圧電源２６を有し、ＦＥＴゲートに負のバイアスを印加し、温度感知をするツェナーダイオードを通して順方向の電流を流すように構成している。この回路は、ＦＥＴ２がオフ状態のときに動作することを意図している。

バイアス回路１４およびゲート駆動回路１２は、コントローラ１５によって制御でき、このコントローラ１５は内部に電圧センサ２１が組み込む。代案として、バイアス回路１４を、定常的に作動させる構成にすることができるが、この場合、ゲート駆動回路には、温度感知に使用される小電流を圧倒的に上回る優勢的な電流が流れるように構成する。

所定電流における半導体ダイオードの順方向電圧は、その温度に依存する。この場合、ＦＥＴ２がオフ状態のときに、ゲート‐ソース間の電圧は、ゲート‐ソース・ダイオードの順方向電圧であり、このとき電流２４がこのダイオードを流れる。この電圧は、温度に依存する。したがって、ゲート端子６の電圧を感知することによって、センサ２１は、ＦＥＴの温度を示すパラメータを測定することができる。

使用にあたり、ＦＥＴ２は、ゲート駆動回路１２を介して、コントローラを使用し続ける。ときおり、コントローラからのゲート駆動、また、ひいてはＦＥＴ２を、スイッチオフ状態にする。バイアス回路１４は、オン状態にし、ダイオード４に一定電流を供給する。ダイオードに加わる電圧を電圧センサ２１により検出し、この電圧センサ２１はＦＥＴの温度を測定する手段をなす。

温度を測定した後に、判断を下すことができ、適当であるならば、コントローラ１５からのゲート駆動を回復させ、通常運転を再開する。

本発明による回路の他の実施例を、図５に示す。このトランジスタ回路は、２個のトランジスタ装置１，３０を有し、各トランジスタ装置は、それぞれのゲート６，３６とソース８，３８との間に接続した温度感知ダイオード４，３４を有し、そのダイオードの陰極をＦＥＴのゲートに接続し、そのダイオードの陽極をＦＥＴのソースに接続する。トランジスタ装置１，３０は、回路負荷４０を駆動するように並列に配置し、各ＦＥＴ２，３２の温度を示すパラメータを測定するために、センサ２１を、各トランジスタ装置１，３０のゲート端子６，３６に接続する。

回路負荷４０を駆動させるために必要とする構成に基づいて、ソース端子８，３８を、接地または非接地とすることができる。図示の実施例においては、ソース端子８，３８を接地し、ＦＥＴは負荷４０を駆動するため低電位側回路として動作する。

各トランジスタ装置１，３０のバイアス回路１４ａおよび１４ｂは、それぞれ図２の構成と同一とする。同様に、駆動回路１２ａおよび１２ｂは、それぞれライン１７ａ，１７ｂによりコントローラ１５からの対応する第１および第２のゲート駆動波形４２，４４を受信するように接続し、図４のゲート駆動回路１２と同一構成を有するものとする。したがって、駆動回路１２ａ，１２ｂおよびバイアス回路１４ａ，１４ｂは、図面において詳細には示さない。

図６は、第１トランジスタ用のライン１７ａ上における第１のゲート駆動波形４２および第２トランジスタ用のライン１７ｂ上における第２のゲート駆動波形４４を、時間の関数として示す。図５のゲート駆動回路１２ａ，１２ｂの出力が、ＦＥＴ２，３２を交互にスイッチオフすることがわかる。ＦＥＴがオフ状態のときは、その温度を、それぞれに対応するセンサ２１（図５）により測定することができる。

ＦＥＴ２，３２を交互にスイッチオフするようにゲート駆動回路を構成することによって、負荷を通して流れる全体の電流を維持するとともに、ＦＥＴ２，３２の温度をモニタすることができる。

さらに、ＦＥＴ２，３２、のいずれかの温度が、所定目標値を上回る場合は、それぞれのＦＥＴ２，３２のゲート端子６，３６は、その温度が所定目標値に低下するまで、ＦＥＴ２，３２をスイッチオフ状態に維持するよう制御する。このように、不釣合いに熱くなったデバイスを「休ませる」ことができ、その間は、他方のデバイスを使用することによって、回路内の総電流を維持する。

図５では、２個のＦＥＴのみを並列に示しているが、本発明は並列に動作するより多くのＦＥＴを並列動作させるのにも適用することができる。

本発明は上述の実施例に限定するものではなく、当業者は本発明の教示内容を維持しつつ、多くの変更例を設計することができる。

図５の実施例は、回路が低電位側装置として動作するように接続された負荷を有する。しかしながら、当業者は、この回路は高電位側駆動構成で負荷を駆動することもまた同様に適用可能であることを認識できるだろう。

本明細書における開示を読むことによって、当業者にとっては、他の改変や変更も明らかであろう。この種の改変および変更としては、すでに当業界で既知の、等価なまたは他の特徴があり、本願明細書で記載した特徴に代えて、あるいは、付加して、使用することができる。

添付の特許請求の範囲は、特徴の特定の組み合わせとして記載されているが、本発明の開示の範囲は、本明細書において明示的に、あるいは、暗示的に開示したいかなる新規の特徴あるいは特徴の新規な組み合わせや、そこから一般化したいかなるものもまた含むことを理解されたい。これは、いかなる請求項に記載したものと同じ発明と関連するか否かに関わらず、また、本発明が解決しようとするのと同じ技術的課題のいくつかあるいは全てを軽減するか否かに関わらない。

別々の実施例の文脈において記載された特徴は、ひとつの実施例の中で組み合わせて提供されるかもしれない。反対に、説明を分かり易くするために、単一の実施例の文脈において記載した種々の特徴は、また、別々に、あるいは、任意の適切な副次的な組み合わせにより提供することもできる。本出願人は、本出願または本出願から派生した別の出願の審査中において、そのような特徴および／またはそのような特徴の組み合わせに対して、新しい請求項を策定し得ることをここに告知する。

本発明によるトランジスタ装置の第１実施例を示す説明図である。 第１実施例のトランジスタ装置の側面図である。 第１実施例のトランジスタ装置の頂面図である。 本発明の第２実施例による回路の回路図である。 本発明の第３実施例による回路の回路図である。 図５に示す回路のためのゲート駆動波形の波形図である。

Claims (11)

1. トランジスタ装置において、
   ソース、ゲートおよびドレインを有する基板上の電界効果トランジスタ（ＦＥＴ）と、
   前記基板の第１主表面上のゲート結合パッドと、
   前記ゲート結合パッドの下方に配置し、前記ＦＥＴの前記ゲートと前記ソースとの間に電気的に接続した、少なくとも１個の温度感知ダイオードであって、前記ダイオードの陰極を前記ＦＥＴの前記ゲートに接続し、前記ダイオードの陽極を前記ＦＥＴの前記ソースに接続する向きにして接続した該温度感知ダイオードと
   を備えたことを特徴とするトランジスタ装置。
2. 前記温度感知ダイオードを、ツェナーダイオードとしたことを特徴とする請求項１に記載のトランジスタ装置。
3. 前記ゲート結合パッドを、前記ＦＥＴに囲まれた前記第１主表面の領域内に配置したことを特徴とする請求項１または２に記載のトランジスタ装置。
4. ソース、ゲートおよびドレインを有する電界効果トランジスタ（ＦＥＴ）、ならびに、このＦＥＴの前記ゲートとソースとの間に接続する温度感知ダイオードであって、このダイオードの陰極を前記ＦＥＴの前記ゲートに接続し、前記ダイオードの陽極を前記ＦＥＴのソースに接続した該温度感知ダイオードを有するトランジスタ装置と、
   前記ＦＥＴがオフ状態のときに、前記ＦＥＴのゲートに負のバイアスを印加するように構成したバイアス回路と、
   前記ＦＥＴの前記ゲートとソースとの間に接続して、前記ＦＥＴの前記温度を示すパラメータを測定するセンサと
   を備えたことを特徴とするトランジスタ回路。
5. 定電流源を有するゲート駆動回路を設け、前記センサを電圧センサとしたことを特徴とする請求項４に記載のトランジスタ回路。
6. 前記温度感知ダイオードを、前記ＦＥＴの前記ゲート結合パッドの下方に配置したことを特徴とする請求項４または５に記載のトランジスタ回路。
7. それぞれのＦＥＴの前記ゲートとソースとの間に接続した温度感知ダイオードを有する複数個のデバイスであって、前記ダイオードの陰極を前記ＦＥＴのゲートに接続し、前記ダイオードの陽極を前記ＦＥＴのソースに接続した、該複数個のデバイスと、
   前記ＦＥＴの前記温度を表すパラメータを測定するように、各ＦＥＴの前記ゲートに接続したセンサと
   を備え、
   前記それぞれのＦＥＴがオフ状態のときに、各ＦＥＴのゲートに負のバイアスを印加するように前記バイアス回路を構成した
   ことを特徴とする請求項４〜６のいずれか一項に記載のトランジスタ回路。
8. 前記ＦＥＴを並列接続にして回路負荷を駆動するよう構成し、ゲート駆動回路を、前記ＦＥＴが代わる代わるスイッチオフするように構成したことを特徴とする請求項７に記載のトランジスタ回路。
9. ゲートとソースとの間に接続した温度感知ダイオードを有し、前記ダイオードの陰極を前記ＦＥＴの前記ゲートに接続し、前記ダイオードの陽極を前記ＦＥＴの前記ソースに接続したＦＥＴの温度をモニタする方法において、
   ａ．前記ＦＥＴをオフ状態にするよう前記ＦＥＴの前記ゲートを制御するステップと、
   ｂ．前記ＦＥＴがオフ状態のときに、前記ＦＥＴのゲートに負のバイアスを印加するステップと、
   ｃ．前記ＦＥＴの前記温度を示すパラメータの値を決定するステップと、
   ｄ．前記ＦＥＴを再びオン状態にするために、前記オフ状態のＦＥＴの前記ゲートを制御するステップと
   を有することを特徴とする方法。
10. 請求項９に記載の方法において、さらに、
    ｅ．パラメータの値から、前記ＦＥＴの温度が、所定目標値を上回るかを決定し、前記ＦＥＴが前記所定目標値に低下するまで前記ＦＥＴのスイッチオフ状態を維持するように、前記オフ状態のＦＥＴの前記ゲートを制御するステップ
    を有することを特徴とする方法。
11. 複数個のＦＥＴは、並列接続にして、ソースおよびドレインの間に接続した回路負荷を駆動する構成とし、各ＦＥＴは前記ゲートおよびソースの間に接続した温度感知ダイオードを有し、前記ダイオードの陰極を前記ＦＥＴの前記ゲートに接続し、前記ダイオードの陽極を前記ＦＥＴの前記ソースに接続する構成とした請求項９または１０に記載の方法において、
    ａ１．前記ＦＥＴを代わる代わるスイッチオフするように前記ＦＥＴのゲートを制御するステップを有する方法。

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