JP2731119B2 - 半導体パワー素子およびその遮断回路 - Google Patents
半導体パワー素子およびその遮断回路Info
- Publication number
- JP2731119B2 JP2731119B2 JP6214631A JP21463194A JP2731119B2 JP 2731119 B2 JP2731119 B2 JP 2731119B2 JP 6214631 A JP6214631 A JP 6214631A JP 21463194 A JP21463194 A JP 21463194A JP 2731119 B2 JP2731119 B2 JP 2731119B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- control
- semiconductor
- power device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature
Description
【０００１】
【産業上の利用分野】この発明は半導体パワー素子およ
びその遮断回路に関し、より詳しくは新規な過温度およ
び過電流保護回路を同じ半導体チップに集積したパワー
ＭＯＳＦＥＴ等の半導体パワー素子およびその遮断回路
に関する。
びその遮断回路に関し、より詳しくは新規な過温度およ
び過電流保護回路を同じ半導体チップに集積したパワー
ＭＯＳＦＥＴ等の半導体パワー素子およびその遮断回路
に関する。
【０００２】
【従来技術とその問題点】パワーＭＯＳＦＥＴは周知で
ある。特によく知られているパワーＭＯＳＦＥＴは、カ
リフォルニア州 エル・セグンド所在のインターナショ
ナル・レクチファイヤー社（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｒｅｃｔｉｆｉｅｒ Ｃｏｒｐｏｒａｔｉｏｎ ｏ
ｆ Ｅｌ Ｓｅｇｕｎｄｏ， Ｃａｌｉｆｏｒｎｉａ）
より、登録商標「ＨＥＸＦＥＴ」として製造および販売
されている。かかるパワーＭＯＳＦＥＴは少なくとも１
ワットの電力を取り扱うのに適し、かつ、素子のゲート
電極とソース電極との間に低電圧の制御信号を印加およ
び除去することによりオンおよびオフ切替えを行うこと
ができる。それらは、ＴＯ−２２０型パッケージのよう
な種々の外装形式に外装されており、このＴＯ−２２０
型パッケージは、電気回路中にて接続するために、ゲー
ト、ソースおよびドレインの３本の端子を有しているの
が普通である。
ある。特によく知られているパワーＭＯＳＦＥＴは、カ
リフォルニア州 エル・セグンド所在のインターナショ
ナル・レクチファイヤー社（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｒｅｃｔｉｆｉｅｒ Ｃｏｒｐｏｒａｔｉｏｎ ｏ
ｆ Ｅｌ Ｓｅｇｕｎｄｏ， Ｃａｌｉｆｏｒｎｉａ）
より、登録商標「ＨＥＸＦＥＴ」として製造および販売
されている。かかるパワーＭＯＳＦＥＴは少なくとも１
ワットの電力を取り扱うのに適し、かつ、素子のゲート
電極とソース電極との間に低電圧の制御信号を印加およ
び除去することによりオンおよびオフ切替えを行うこと
ができる。それらは、ＴＯ−２２０型パッケージのよう
な種々の外装形式に外装されており、このＴＯ−２２０
型パッケージは、電気回路中にて接続するために、ゲー
ト、ソースおよびドレインの３本の端子を有しているの
が普通である。
【０００３】上記ソース電極とドレイン電極との間に流
れる電流が、たとえば定格電流の５倍を越えるとかの特
定の値になる、もしくはチップ温度が、たとえば１５０
℃を越えるとかのある温度になると、パワーＭＯＳＦＥ
Ｔをオフさせるか、もしくは、そのような対策がとられ
ていない場合では、パワーＭＯＳＦＥＴが接続されてい
る回路を制御することが望ましいことが知られている。
いくつかの周知の素子は高電流と高温度のいずれかに応
答して、また、他のものは両方の条件に応答してパワー
ＭＯＳＦＥＴをオフさせるように機能する。
れる電流が、たとえば定格電流の５倍を越えるとかの特
定の値になる、もしくはチップ温度が、たとえば１５０
℃を越えるとかのある温度になると、パワーＭＯＳＦＥ
Ｔをオフさせるか、もしくは、そのような対策がとられ
ていない場合では、パワーＭＯＳＦＥＴが接続されてい
る回路を制御することが望ましいことが知られている。
いくつかの周知の素子は高電流と高温度のいずれかに応
答して、また、他のものは両方の条件に応答してパワー
ＭＯＳＦＥＴをオフさせるように機能する。
【０００４】たとえば、ある周知の素子では、小さいバ
イポーラサイリスタチップがパワーＭＯＳＦＥＴのチッ
プに接着されていて、上記ＭＯＳＦＥＴチップの温度が
所定値を越えるとオンになって上記ＭＯＳＦＥＴのゲー
トを上記ＭＯＳＦＥＴのソースに接続するようになって
いる。この素子はしかしながら、熱時定数が長すぎて、
回路短絡に対する保護が得られない問題がある。
イポーラサイリスタチップがパワーＭＯＳＦＥＴのチッ
プに接着されていて、上記ＭＯＳＦＥＴチップの温度が
所定値を越えるとオンになって上記ＭＯＳＦＥＴのゲー
トを上記ＭＯＳＦＥＴのソースに接続するようになって
いる。この素子はしかしながら、熱時定数が長すぎて、
回路短絡に対する保護が得られない問題がある。
【０００５】他の周知の素子では、エミッタおよびコレ
クタ電極がパワーＭＯＳＦＥＴのゲートとソース端子と
の間に小さいバイポーラトランジスタを接続している。
上記バイポーラトランジスタのベース・エミッタ回路が
上記パワーＭＯＳＦＥＴのソース回路の電圧降下抵抗と
並列接続されていて、それにより回路短絡時に上記バイ
ポーラトランジスタがオンして上記パワーＭＯＳＦＥＴ
のゲートを上記ソースに短絡することで電流を制限して
いる。しかしながら、もしも短絡電流に達しない高電流
が上記パワーＦＥＴに流れた場合、上記制御バイポーラ
トランジスタは上記パワーＭＯＳＦＥＴの駆動を単に抑
えるだけであって、素子には非常に多くの電力が消費さ
れて素子が破壊する可能性がある。そのうえに、この回
路は上記パワーＭＯＳＦＥＴチップの温度をモニタする
ようになっている。
クタ電極がパワーＭＯＳＦＥＴのゲートとソース端子と
の間に小さいバイポーラトランジスタを接続している。
上記バイポーラトランジスタのベース・エミッタ回路が
上記パワーＭＯＳＦＥＴのソース回路の電圧降下抵抗と
並列接続されていて、それにより回路短絡時に上記バイ
ポーラトランジスタがオンして上記パワーＭＯＳＦＥＴ
のゲートを上記ソースに短絡することで電流を制限して
いる。しかしながら、もしも短絡電流に達しない高電流
が上記パワーＦＥＴに流れた場合、上記制御バイポーラ
トランジスタは上記パワーＭＯＳＦＥＴの駆動を単に抑
えるだけであって、素子には非常に多くの電力が消費さ
れて素子が破壊する可能性がある。そのうえに、この回
路は上記パワーＭＯＳＦＥＴチップの温度をモニタする
ようになっている。
【０００６】３番目の周知の装置では、主電流に対応す
る出力信号を発生するために使用される限られた数のＭ
ＯＳＦＥＴのセルを有するとともに、ＭＯＳＦＥＴチッ
プの温度をモニタする温度モニタ回路を有する電流検出
パワーＭＯＳＦＥＴを用いている。これらの機能のため
の回路は上記パワーＭＯＳＦＥＴチップに集積されてい
るが、これらの回路へ電力を供給するために補助電源を
必要とする。この補助電源は、ソース端子、ドレイン端
子およびゲート端子に加わって用いられた４番目の端子
を介して上記パワーＭＯＳＦＥＴに印加されるようにな
っている。したがって、この素子は従来からあるパワー
ＭＯＳＦＥＴとピン互換性を有していない。
る出力信号を発生するために使用される限られた数のＭ
ＯＳＦＥＴのセルを有するとともに、ＭＯＳＦＥＴチッ
プの温度をモニタする温度モニタ回路を有する電流検出
パワーＭＯＳＦＥＴを用いている。これらの機能のため
の回路は上記パワーＭＯＳＦＥＴチップに集積されてい
るが、これらの回路へ電力を供給するために補助電源を
必要とする。この補助電源は、ソース端子、ドレイン端
子およびゲート端子に加わって用いられた４番目の端子
を介して上記パワーＭＯＳＦＥＴに印加されるようにな
っている。したがって、この素子は従来からあるパワー
ＭＯＳＦＥＴとピン互換性を有していない。
【０００７】４番目の周知の素子は電流検出および温度
検出を行えるようになっているとともに、ゲート、ソー
スおよびドレインの３本のピンしか有していないが、こ
の素子は故障が発生した場合に入力電流を制限するため
に、ゲートピンとゲート電極との間に４キロオームの電
圧降下抵抗を接続している。上記保護回路は、所定の過
電流もしくは過温度時に上記パワーＭＯＳＦＥＴをオフ
させるために、上記パワーＭＯＳＦＥＴのゲート端子と
ソース端子との間に接続した補助ＭＯＳＦＥＴをオンさ
せるように動作する。
検出を行えるようになっているとともに、ゲート、ソー
スおよびドレインの３本のピンしか有していないが、こ
の素子は故障が発生した場合に入力電流を制限するため
に、ゲートピンとゲート電極との間に４キロオームの電
圧降下抵抗を接続している。上記保護回路は、所定の過
電流もしくは過温度時に上記パワーＭＯＳＦＥＴをオフ
させるために、上記パワーＭＯＳＦＥＴのゲート端子と
ソース端子との間に接続した補助ＭＯＳＦＥＴをオンさ
せるように動作する。
【０００８】上記素子の電圧降下抵抗の抵抗値は詳細な
設計とのかね合いにより決まる。したがって、上記抵抗
の値があまりにも低いと、オフのＭＯＳＦＥＴを介して
ピンから大きな電流が取り出されることになるし、逆
に、上記抵抗の値があまりにも高いと、主パワーＦＥＴ
のスイッチング時間が増加することになる。
設計とのかね合いにより決まる。したがって、上記抵抗
の値があまりにも低いと、オフのＭＯＳＦＥＴを介して
ピンから大きな電流が取り出されることになるし、逆
に、上記抵抗の値があまりにも高いと、主パワーＦＥＴ
のスイッチング時間が増加することになる。
【０００９】上記４番目の周知の素子としてのより具体
的なものを、図１を参照しながら説明する。
的なものを、図１を参照しながら説明する。
【００１０】図１には、過温度および過電流保護回路を
有する、従来のパワーＭＯＳＦＥＴが示されている。こ
のパワーＭＯＳＦＥＴはゲート、ドレインおよびソース
端子１０，１１および１２を有する通常のパワー部を有
する。このパワー部を有する同じチップに、４キロオー
ムの抵抗１３、制御ＭＯＳＦＥＴ１４および保護回路１
５を含む制御部が集積されている。上記ソース端子は内
部保護回路のための接地端子として作用している。図示
されていないが、ＭＯＳＦＥＴの上記パワー部は、上記
保護回路１５へソース電流情報を供給する電流検出部を
有することもある。単にゲートもしくは入力ピンとも呼
ばれる入力端子１６は、端子ピン１１および１２に加え
て素子の第３端子ピンを構成している。したがって、上
記素子は、保護回路が集積化されていないパワーＭＯＳ
ＦＥＴとピン互換性を有している。
有する、従来のパワーＭＯＳＦＥＴが示されている。こ
のパワーＭＯＳＦＥＴはゲート、ドレインおよびソース
端子１０，１１および１２を有する通常のパワー部を有
する。このパワー部を有する同じチップに、４キロオー
ムの抵抗１３、制御ＭＯＳＦＥＴ１４および保護回路１
５を含む制御部が集積されている。上記ソース端子は内
部保護回路のための接地端子として作用している。図示
されていないが、ＭＯＳＦＥＴの上記パワー部は、上記
保護回路１５へソース電流情報を供給する電流検出部を
有することもある。単にゲートもしくは入力ピンとも呼
ばれる入力端子１６は、端子ピン１１および１２に加え
て素子の第３端子ピンを構成している。したがって、上
記素子は、保護回路が集積化されていないパワーＭＯＳ
ＦＥＴとピン互換性を有している。
【００１１】動作を説明すると、上記保護回路には、５
ないし１０ボルトの動作電力が入力ピン１６を介して供
給されている。故障がない場合には、ＭＯＳＦＥＴ１４
はオフで抵抗１３には電流が流れない。故障状態が発生
すると、ＭＯＳＦＥＴ１４はオンとなり、その時のＭＯ
ＳＦＥＴ１４のオン抵抗値が２００オームとすると、ピ
ン１６への供給電圧が５ボルトないし１０ボルトであれ
ば、１２５０マイクロアンペアから２５００マイクロア
ンペアの電流が抵抗１３を流れるようになる。
ないし１０ボルトの動作電力が入力ピン１６を介して供
給されている。故障がない場合には、ＭＯＳＦＥＴ１４
はオフで抵抗１３には電流が流れない。故障状態が発生
すると、ＭＯＳＦＥＴ１４はオンとなり、その時のＭＯ
ＳＦＥＴ１４のオン抵抗値が２００オームとすると、ピ
ン１６への供給電圧が５ボルトないし１０ボルトであれ
ば、１２５０マイクロアンペアから２５００マイクロア
ンペアの電流が抵抗１３を流れるようになる。
【００１２】抵抗１３の上記抵抗値は、既に述べたよう
に、その抵抗値が高くなるとともに増加する上記パワー
ＭＯＳＦＥＴのスイッチング時間と、抵抗１３の抵抗値
が減少するにつれて増加する入力ピン１６から流出する
電流との間のかね合いにより決まる。抵抗値が４０００
オームであれば、スイッチング時間は約１５マイクロセ
コンドであり、その時の入力が１０ボルトであれば上記
入力端子から３ないし４ミリアンペアの電流が流出す
る。
に、その抵抗値が高くなるとともに増加する上記パワー
ＭＯＳＦＥＴのスイッチング時間と、抵抗１３の抵抗値
が減少するにつれて増加する入力ピン１６から流出する
電流との間のかね合いにより決まる。抵抗値が４０００
オームであれば、スイッチング時間は約１５マイクロセ
コンドであり、その時の入力が１０ボルトであれば上記
入力端子から３ないし４ミリアンペアの電流が流出す
る。
【００１３】
【発明の要旨】本発明によれば、パワーＭＯＳＦＥＴの
ゲートピンに入力する入力電圧は、第１直列接続制御Ｍ
ＯＳＦＥＴを介してゲート電極に供給される。第２制御
ＭＯＳＦＥＴは上記パワーＭＯＳＦＥＴのゲート電極と
ソース電極との間に接続されている。上記第１ＭＯＳＦ
ＥＴのゲートおよび第２ＭＯＳＦＥＴのゲートは、与え
られた故障状態に応じて第１ＭＯＳＦＥＴがオフし、第
２ＭＯＳＦＥＴがオンするように保護回路の出力により
制御される。上記保護回路は、上記直列ＭＯＳＦＥＴへ
の入力電源電圧により電源が供給される。オンとなる
と、上記第２ＭＯＳＦＥＴは約２００オームの抵抗を有
する。したがって、メインのパワー素子のスイッチング
時間は、４０００オームの抵抗を使用した従来のものの
スイッチング時間よりも約２０倍速くなる。上記ゲート
ピンから上記直列ＭＯＳＦＥＴを介して取り出される電
流は、典型的に、６６０マイクロアンペアであるが、し
かし上記電流を取り出す保護回路の設計により低くする
ことができる。
ゲートピンに入力する入力電圧は、第１直列接続制御Ｍ
ＯＳＦＥＴを介してゲート電極に供給される。第２制御
ＭＯＳＦＥＴは上記パワーＭＯＳＦＥＴのゲート電極と
ソース電極との間に接続されている。上記第１ＭＯＳＦ
ＥＴのゲートおよび第２ＭＯＳＦＥＴのゲートは、与え
られた故障状態に応じて第１ＭＯＳＦＥＴがオフし、第
２ＭＯＳＦＥＴがオンするように保護回路の出力により
制御される。上記保護回路は、上記直列ＭＯＳＦＥＴへ
の入力電源電圧により電源が供給される。オンとなる
と、上記第２ＭＯＳＦＥＴは約２００オームの抵抗を有
する。したがって、メインのパワー素子のスイッチング
時間は、４０００オームの抵抗を使用した従来のものの
スイッチング時間よりも約２０倍速くなる。上記ゲート
ピンから上記直列ＭＯＳＦＥＴを介して取り出される電
流は、典型的に、６６０マイクロアンペアであるが、し
かし上記電流を取り出す保護回路の設計により低くする
ことができる。
【００１４】上記保護回路は、過電流もしくは過温度が
上記保護回路により検出されると、上記第１ＭＯＳＦＥ
Ｔが入力電圧から上記ゲートを隔離して上記ゲートピン
へ流れ込む電流を制限するためにオフするとともに、上
記第２ＭＯＳＦＥＴが上記パワーＭＯＳＦＥＴのゲート
をそのソースへ短絡するためにオンし、上記素子を高速
でオフさせる。
上記保護回路により検出されると、上記第１ＭＯＳＦＥ
Ｔが入力電圧から上記ゲートを隔離して上記ゲートピン
へ流れ込む電流を制限するためにオフするとともに、上
記第２ＭＯＳＦＥＴが上記パワーＭＯＳＦＥＴのゲート
をそのソースへ短絡するためにオンし、上記素子を高速
でオフさせる。
【００１５】上記した新規な発明は、全ての電圧および
電流領域にわたっていかなるパワーＭＯＳＦＥＴ形素子
にも適用することができる。これは素子のオンとオフと
の切替を制御するために金属−酸化物−半導体ゲートを
使用することを含むとともに、ＩＧＢＴ，パワー集積回
路、金属−酸化物−半導体ゲートを有する制御サイリス
タ（ＭＣＴｓ）および前記したＨＥＸＦＥＴのようなパ
ワーＦＥＴを明らかに含んでいる。
電流領域にわたっていかなるパワーＭＯＳＦＥＴ形素子
にも適用することができる。これは素子のオンとオフと
の切替を制御するために金属−酸化物−半導体ゲートを
使用することを含むとともに、ＩＧＢＴ，パワー集積回
路、金属−酸化物−半導体ゲートを有する制御サイリス
タ（ＭＣＴｓ）および前記したＨＥＸＦＥＴのようなパ
ワーＦＥＴを明らかに含んでいる。
【００１６】本発明のいま一つの特徴によれば、新規な
「ブートストラップ」回路が上記パワーＭＯＳＦＥＴの
入力ゲート電圧よりも高いゲート電圧を上記した直列Ｍ
ＯＳＦＥＴに供給するために設けられている。より詳し
くは、上記パワーＭＯＳＦＥＴがＮチャンネル素子であ
る場合には、上記直列ＭＯＳＦＥＴはまたＮチャンネル
素子であって、上記直列ＭＯＳＦＥＴをオンさせるゲー
ト電圧は入力ゲート電圧よりも高くなければならない。
新規な上記ブートストラップ回路は、すべてＮチャンネ
ルのＭＯＳＦＥＴを使用するとともに、チャージされる
と、上記直列ＭＯＳＦＥＴのゲートの電圧を上記ゲート
ピンの電圧を越えて増加させ、その結果、上記パワーＭ
ＯＳＦＥＴのゲートピンに電圧が印加されると上記直列
ＭＯＳＦＥＴはオンすることができる。
「ブートストラップ」回路が上記パワーＭＯＳＦＥＴの
入力ゲート電圧よりも高いゲート電圧を上記した直列Ｍ
ＯＳＦＥＴに供給するために設けられている。より詳し
くは、上記パワーＭＯＳＦＥＴがＮチャンネル素子であ
る場合には、上記直列ＭＯＳＦＥＴはまたＮチャンネル
素子であって、上記直列ＭＯＳＦＥＴをオンさせるゲー
ト電圧は入力ゲート電圧よりも高くなければならない。
新規な上記ブートストラップ回路は、すべてＮチャンネ
ルのＭＯＳＦＥＴを使用するとともに、チャージされる
と、上記直列ＭＯＳＦＥＴのゲートの電圧を上記ゲート
ピンの電圧を越えて増加させ、その結果、上記パワーＭ
ＯＳＦＥＴのゲートピンに電圧が印加されると上記直列
ＭＯＳＦＥＴはオンすることができる。
【００１７】本発明のさらにいま一つの特徴として、新
規な温度遮断回路および設定温度を調整するための新規
な調整回路を備える。新規な温度遮断回路は、温度とと
もに増加する制御ＭＯＳＦＥＴのためのゲート電圧を発
生するように構成された第１トランジスタ回路と、負の
温度係数を有する入力しきい値を有する第２トランジス
タ回路（インバータ）を有する。これらの２つの出力特
性は、それらの交点がしきい値温度を規定し、このしき
い値温度に達すると、メインのパワーＭＯＳＦＥＴのオ
フをトリガする出力が発生するように組み合わされる。
上記交差点の正確な値は、上記回路の零温度係数セグメ
ント内にトランジスタの動作領域を調整することにより
調整することができる。
規な温度遮断回路および設定温度を調整するための新規
な調整回路を備える。新規な温度遮断回路は、温度とと
もに増加する制御ＭＯＳＦＥＴのためのゲート電圧を発
生するように構成された第１トランジスタ回路と、負の
温度係数を有する入力しきい値を有する第２トランジス
タ回路（インバータ）を有する。これらの２つの出力特
性は、それらの交点がしきい値温度を規定し、このしき
い値温度に達すると、メインのパワーＭＯＳＦＥＴのオ
フをトリガする出力が発生するように組み合わされる。
上記交差点の正確な値は、上記回路の零温度係数セグメ
ント内にトランジスタの動作領域を調整することにより
調整することができる。
【００１８】本発明のさらなる特徴は、Ｎ-基板がパワ
ーＭＯＳＦＥＴのソースに関して負の電位となると、上
記パワーＭＯＳＦＥＴの制御構成部分を含むＰ形井戸部
の導通を防止する新規な構成および回路である。より詳
しくは、新規なバイポーラスイッチングトランジスタが
上記Ｐ形井戸部に近接して基板に組み込まれる。このト
ランジスタは、そのコレクタが上記Ｐ形井戸部に接続さ
れており、上記ソースに関して上記Ｎ-基板が負となる
と、上記バイポーラトランジスタは上記Ｐ形井戸部をＮ
-基板へ短絡し、上記Ｐ形井戸部とＮ-部との接合部分に
形成されるダイオードの導通を阻止する。
ーＭＯＳＦＥＴのソースに関して負の電位となると、上
記パワーＭＯＳＦＥＴの制御構成部分を含むＰ形井戸部
の導通を防止する新規な構成および回路である。より詳
しくは、新規なバイポーラスイッチングトランジスタが
上記Ｐ形井戸部に近接して基板に組み込まれる。このト
ランジスタは、そのコレクタが上記Ｐ形井戸部に接続さ
れており、上記ソースに関して上記Ｎ-基板が負となる
と、上記バイポーラトランジスタは上記Ｐ形井戸部をＮ
-基板へ短絡し、上記Ｐ形井戸部とＮ-部との接合部分に
形成されるダイオードの導通を阻止する。
【００１９】
【実施例】本発明の他の特徴および利点は、添付の図面
を参照しながら行う以下の本発明の実施例の説明から明
らかとなろう。
を参照しながら行う以下の本発明の実施例の説明から明
らかとなろう。
【００２０】図２に示した本発明の回路では、図１を参
照しながら説明した保護回路を動作させるのに必要な電
圧Ｖｃｃを供給しているが、はるかに高いスイッチング
速度を有するとともに、上記入力端子から流出する電流
が大幅に少なくなっている。より詳しくは、図２におい
て、図１のものと同様の構成部分には同じ符号を付して
いるが、図２では、上記パワーＭＯＳＦＥＴは、たとえ
ばＩＧＢＴもしくは金属−酸化物−半導体ゲートを有す
るサイリスタ等の金属−酸化膜−半導体ゲートを有する
素子であってもよい。
照しながら説明した保護回路を動作させるのに必要な電
圧Ｖｃｃを供給しているが、はるかに高いスイッチング
速度を有するとともに、上記入力端子から流出する電流
が大幅に少なくなっている。より詳しくは、図２におい
て、図１のものと同様の構成部分には同じ符号を付して
いるが、図２では、上記パワーＭＯＳＦＥＴは、たとえ
ばＩＧＢＴもしくは金属−酸化物−半導体ゲートを有す
るサイリスタ等の金属−酸化膜−半導体ゲートを有する
素子であってもよい。
【００２１】本発明においては、図１の抵抗１３の代わ
りにＭＯＳＦＥＴ２０を用いており、このＭＯＳＦＥＴ
２０は、ＭＯＳＦＥＴ１４と同様に、上記保護回路１５
からの出力により、ＭＯＳＦＥＴ１４と２０とは逆位相
で動作するように制御される。
りにＭＯＳＦＥＴ２０を用いており、このＭＯＳＦＥＴ
２０は、ＭＯＳＦＥＴ１４と同様に、上記保護回路１５
からの出力により、ＭＯＳＦＥＴ１４と２０とは逆位相
で動作するように制御される。
【００２２】したがって、メインのパワーＭＯＳＦＥＴ
をオンさせる電圧が端子１６に現れると、上記ＭＯＳＦ
ＥＴ１４がオフ、ＭＯＳＦＥＴ２０がオンとなって上記
パワーＭＯＳＦＥＴのゲート端子１０に端子１６の入力
電圧が印加される。上記ＭＯＳＦＥＴ２０は約２００オ
ームの抵抗を発生するように設計されている。したがっ
て、上記ＭＯＳＦＥＴ２０のオン・オフスイッチング時
間に対する影響は非常に小さく、上記オン・オフスイッ
チング時間は、図１の４０００オームの抵抗を有するも
のよりも２０倍も速い。
をオンさせる電圧が端子１６に現れると、上記ＭＯＳＦ
ＥＴ１４がオフ、ＭＯＳＦＥＴ２０がオンとなって上記
パワーＭＯＳＦＥＴのゲート端子１０に端子１６の入力
電圧が印加される。上記ＭＯＳＦＥＴ２０は約２００オ
ームの抵抗を発生するように設計されている。したがっ
て、上記ＭＯＳＦＥＴ２０のオン・オフスイッチング時
間に対する影響は非常に小さく、上記オン・オフスイッ
チング時間は、図１の４０００オームの抵抗を有するも
のよりも２０倍も速い。
【００２３】簡単な工程で図２の回路を実現するために
は、上記メインパワーＭＯＳＦＥＴがＮチャンネルの素
子であり、かつ上記ＭＯＳＦＥＴ２０もＮチャンネルＭ
ＯＳＦＥＴであることが望ましい。ＭＯＳＦＥＴ２０を
オンさせるゲート電圧は、上記ピン１６の電圧よりも高
いが、必ずしもそうする必要はない。
は、上記メインパワーＭＯＳＦＥＴがＮチャンネルの素
子であり、かつ上記ＭＯＳＦＥＴ２０もＮチャンネルＭ
ＯＳＦＥＴであることが望ましい。ＭＯＳＦＥＴ２０を
オンさせるゲート電圧は、上記ピン１６の電圧よりも高
いが、必ずしもそうする必要はない。
【００２４】本発明によれば、ＭＯＳＦＥＴ２０がＮチ
ャンネル素子である場合にそれを動作させるのに十分が
高ゲート電圧を発生するために、図３に示した、新規な
「ブートストラップ（ｂｏｏｔ−ｓｔｒａｐ）」回路が
設けられている。
ャンネル素子である場合にそれを動作させるのに十分が
高ゲート電圧を発生するために、図３に示した、新規な
「ブートストラップ（ｂｏｏｔ−ｓｔｒａｐ）」回路が
設けられている。
【００２５】図３を参照すると、図２の構成部分と同様
の構成部分には同じ符号が付されている。したがってピ
ン１６は、上記メインパワーＭＯＳＦＥＴのゲート１０
にＭＯＳＦＥＴ２０と直列に接続され、ＭＯＳＦＥＴ１
４はピン１６とＭＯＳＦＥＴ２０とをピン１２に接続し
ている。
の構成部分には同じ符号が付されている。したがってピ
ン１６は、上記メインパワーＭＯＳＦＥＴのゲート１０
にＭＯＳＦＥＴ２０と直列に接続され、ＭＯＳＦＥＴ１
４はピン１６とＭＯＳＦＥＴ２０とをピン１２に接続し
ている。
【００２６】図３のブートストラップ回路には、ＭＯＳ
ＦＥＴ１４とＭＯＳＦＥＴ２０との接続点と、ＭＯＳＦ
ＥＴ２０のゲート電極と空乏層形トランジスタ３２との
接続点３１との間に接続されたブートストラップキャパ
シタ３０が設けられている。上記空乏層形ＭＯＳＦＥＴ
３２は、空乏層形ＭＯＳＦＥＴ３３のゲートおよびソー
スに接続されている。接続点３１は、端子３５に接続さ
れたゲートを有する遮断駆動ＭＯＳＦＥＴ３４に接続さ
れており、端子３５には、オフ情報を発生する「スマー
ト（ｓｍａｒｔ）」回路から上記メインパワーＭＯＳＦ
ＥＴをオフさせる入力が供給されるようになっている。
ＦＥＴ１４とＭＯＳＦＥＴ２０との接続点と、ＭＯＳＦ
ＥＴ２０のゲート電極と空乏層形トランジスタ３２との
接続点３１との間に接続されたブートストラップキャパ
シタ３０が設けられている。上記空乏層形ＭＯＳＦＥＴ
３２は、空乏層形ＭＯＳＦＥＴ３３のゲートおよびソー
スに接続されている。接続点３１は、端子３５に接続さ
れたゲートを有する遮断駆動ＭＯＳＦＥＴ３４に接続さ
れており、端子３５には、オフ情報を発生する「スマー
ト（ｓｍａｒｔ）」回路から上記メインパワーＭＯＳＦ
ＥＴをオフさせる入力が供給されるようになっている。
【００２７】図３の回路には付加の空乏層形ＭＯＳＦＥ
Ｔ３６も備えており、この空乏層形ＭＯＳＦＥＴ３６
は、端子１６における信号に応答して上記パワー部のオ
フを確実にするために、ダイオードとして作用する、上
記パワー部およびＭＯＳＦＥＴ３７の持続的なオンを保
証する電流路を付加する。
Ｔ３６も備えており、この空乏層形ＭＯＳＦＥＴ３６
は、端子１６における信号に応答して上記パワー部のオ
フを確実にするために、ダイオードとして作用する、上
記パワー部およびＭＯＳＦＥＴ３７の持続的なオンを保
証する電流路を付加する。
【００２８】図３のブートストラップ回路の動作は以下
の通りである。すなわち、電圧Ｖｃｃが端子１６に印加
されると、ＭＯＳＦＥＴ３９がオフであるから上記接続
点３８の電位はＶｃｃに追随する。その後上記トランジ
スタ３２がオンして接続点３１はＶｃｃへチャージされ
始める。接続点３１がＶｃｃであるから、ＭＯＳＦＥＴ
２０は半ばオンして、上記パワーＭＯＳＦＥＴのゲート
端子１０をチャージし始める。端子１０の電圧がＭＯＳ
ＦＥＴ３９のしきい値に達すると、ＭＯＳＦＥＴ３９は
オンする。同時に、接続点３８は接地電位へ降下し、そ
の結果、ＭＯＳＦＥＴ３２はオフする。接続点３１は浮
動状態となり、キャパシタ３０はチャージされたたまま
であり、ＭＯＳＦＥＴ２０は完全にオン状態となる。こ
のスイッチング過程の終わりには、接続点３１の電圧は
理論的にはＶｃｃの２倍である（しかし、漏洩および電
荷共用（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）のために２倍
値より小さくなる）。上記ブートストラップキャパシタ
３０は１ピコファラッドのキャパシタである。
の通りである。すなわち、電圧Ｖｃｃが端子１６に印加
されると、ＭＯＳＦＥＴ３９がオフであるから上記接続
点３８の電位はＶｃｃに追随する。その後上記トランジ
スタ３２がオンして接続点３１はＶｃｃへチャージされ
始める。接続点３１がＶｃｃであるから、ＭＯＳＦＥＴ
２０は半ばオンして、上記パワーＭＯＳＦＥＴのゲート
端子１０をチャージし始める。端子１０の電圧がＭＯＳ
ＦＥＴ３９のしきい値に達すると、ＭＯＳＦＥＴ３９は
オンする。同時に、接続点３８は接地電位へ降下し、そ
の結果、ＭＯＳＦＥＴ３２はオフする。接続点３１は浮
動状態となり、キャパシタ３０はチャージされたたまま
であり、ＭＯＳＦＥＴ２０は完全にオン状態となる。こ
のスイッチング過程の終わりには、接続点３１の電圧は
理論的にはＶｃｃの２倍である（しかし、漏洩および電
荷共用（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）のために２倍
値より小さくなる）。上記ブートストラップキャパシタ
３０は１ピコファラッドのキャパシタである。
【００２９】上記回路の情報部からの出力に応答して上
記パワー部をオフするためには、ＭＯＳＦＥＴ３４をオ
ンとして上記ＭＯＳＦＥＴ１４および上記パワー回路を
オフさせるために信号を端子３５に印加する。
記パワー部をオフするためには、ＭＯＳＦＥＴ３４をオ
ンとして上記ＭＯＳＦＥＴ１４および上記パワー回路を
オフさせるために信号を端子３５に印加する。
【００３０】図３に示した全ての部品はＮチャンネルの
素子であって、上記パワー部と同じシリコンチップに集
積されている。
素子であって、上記パワー部と同じシリコンチップに集
積されている。
【００３１】上記情報回路の一つが図４に示されてお
り、この情報回路は図２および図３のＶｃｃから電源が
供給されるとともに、所定の過温度状態が検出されると
オフ信号を端子３５へ供給する。図４において、上記ピ
ン１６は、定電流源であるＭＯＳＦＥＴ４０に接続さ
れ、そしてＭＯＳＦＥＴ４１にも接続されている。上記
ＭＯＳＦＥＴ４１は他のＭＯＳＦＥＴ４２ないし４６と
並列に接続され、これらＭＯＳＦＥＴ４２ないし４６
は、後述するように上記回路から除去することができる
調整領域（ｔｒｉｍｍｅｒ ａｒｅａ）である。
り、この情報回路は図２および図３のＶｃｃから電源が
供給されるとともに、所定の過温度状態が検出されると
オフ信号を端子３５へ供給する。図４において、上記ピ
ン１６は、定電流源であるＭＯＳＦＥＴ４０に接続さ
れ、そしてＭＯＳＦＥＴ４１にも接続されている。上記
ＭＯＳＦＥＴ４１は他のＭＯＳＦＥＴ４２ないし４６と
並列に接続され、これらＭＯＳＦＥＴ４２ないし４６
は、後述するように上記回路から除去することができる
調整領域（ｔｒｉｍｍｅｒ ａｒｅａ）である。
【００３２】ある選択された工程に対して好ましくは約
１．６ボルトの上記接続点５０の電位が、トランジスタ
４１とその並列トランジスタ４２ないし４６の領域をト
リミングすることにより定まるように、上記接続点５０
での温度係数を零としている。接続点５０は、その電位
ＶgONがトランジスタ４１（負の温度係数を有する）の
上記しきい値電圧ＶTHとＩD／ｇmとの和として表わすこ
とができるので、一定の電圧を有する。ここでＩDはト
ランジスタ４１のドレイン電流であり、ｇmはトランジ
スタ４１の相互コンダクタンスである。ｇmは負の温度
係数を有しているので、ＩD／ｇmは正の温度係数を有し
ている。
１．６ボルトの上記接続点５０の電位が、トランジスタ
４１とその並列トランジスタ４２ないし４６の領域をト
リミングすることにより定まるように、上記接続点５０
での温度係数を零としている。接続点５０は、その電位
ＶgONがトランジスタ４１（負の温度係数を有する）の
上記しきい値電圧ＶTHとＩD／ｇmとの和として表わすこ
とができるので、一定の電圧を有する。ここでＩDはト
ランジスタ４１のドレイン電流であり、ｇmはトランジ
スタ４１の相互コンダクタンスである。ｇmは負の温度
係数を有しているので、ＩD／ｇmは正の温度係数を有し
ている。
【００３３】上記のことが図５に図示されている。この
図５において、ＶgONはトランジスタ４１の所定のドレ
イン電流に対して定まった値である。
図５において、ＶgONはトランジスタ４１の所定のドレ
イン電流に対して定まった値である。
【００３４】より詳しくは、図５に示された曲線は、 ＩD＝Ｋp（Ｖgs−ＶTH）2 で表される。上記ＶgONは、 ＶgON＝ＶTH＋（ＩD／ＫP）1/2 と表される。ここで、ＫPは負の温度係数を有する。ＫP
が負の温度係数を有しているので、（ＩD／ＫP）1/2の
温度係数は正である。
が負の温度係数を有しているので、（ＩD／ＫP）1/2の
温度係数は正である。
【００３５】電流ＩDが小さいときは、上記値ＶTHが支
配的となり、全体的には負の温度係数を生じる。電流Ｉ
Dが大きいときには、上記値（ＩD／ＫP）1/2が支配的と
なり、正の温度係数を生じる。
配的となり、全体的には負の温度係数を生じる。電流Ｉ
Dが大きいときには、上記値（ＩD／ＫP）1/2が支配的と
なり、正の温度係数を生じる。
【００３６】しかしながら、 （∂ＶgON／∂θ）＝０ のときには、ＩDの値はただ一つ存在する。
【００３７】この値は、後に説明するように、上記回路
のトリミング点を表わしている。
のトリミング点を表わしている。
【００３８】図４の接続点５０の電位は、ＭＯＳＦＥＴ
５２と直列に接続されて電流源として動作しているＭＯ
ＳＦＥＴ４１に接続されている。接続点５３の電圧は正
温度係数を有するとともに、ＭＯＳＦＥＴ５４のゲート
に印加される。ＭＯＳＦＥＴ５４はＭＯＳＦＥＴ５５に
接続されている。
５２と直列に接続されて電流源として動作しているＭＯ
ＳＦＥＴ４１に接続されている。接続点５３の電圧は正
温度係数を有するとともに、ＭＯＳＦＥＴ５４のゲート
に印加される。ＭＯＳＦＥＴ５４はＭＯＳＦＥＴ５５に
接続されている。
【００３９】接続点５６の電圧を考察すると、一定の所
定値よりも高い温度では上記ＭＯＳＦＥＴ５４はオンす
るが、上記所定値よりも低い温度ではそれはオフのまま
であることが分かる。この動作は図６に示されている。
この図６において曲線Ｖ53は接続点５３の電圧（正の温
度係数）であり、ＶTHはトランジスタ５４のしきい値電
圧（負の温度係数）である。これらの曲線の交点で遮断
温度ＴSHUTDOWNが定まる。というのは、この値Ｔ
SHUTDOWNよりも高い温度はＭＯＳＦＥＴ５４をオンさせ
る一方、この値よりも低い温度は上記ＭＯＳＦＥＴ５４
をオフのままとするからである。
定値よりも高い温度では上記ＭＯＳＦＥＴ５４はオンす
るが、上記所定値よりも低い温度ではそれはオフのまま
であることが分かる。この動作は図６に示されている。
この図６において曲線Ｖ53は接続点５３の電圧（正の温
度係数）であり、ＶTHはトランジスタ５４のしきい値電
圧（負の温度係数）である。これらの曲線の交点で遮断
温度ＴSHUTDOWNが定まる。というのは、この値Ｔ
SHUTDOWNよりも高い温度はＭＯＳＦＥＴ５４をオンさせ
る一方、この値よりも低い温度は上記ＭＯＳＦＥＴ５４
をオフのままとするからである。
【００４０】接続点５６の電圧は論理反転回路を介して
図３の遮断入力端子３５に印加される。したがって、上
記パワーＭＯＳＦＥＴを含むチップ温度が図６の遮断温
度ＴSHUTDOWNを越えると、上記パワー部がオフする。Ｍ
ＯＳＦＥＴ５２は正のフィードバック回路を形成すると
ともに、ＴSHUTDOWNの値にいくらかのヒステリシスを付
与している。
図３の遮断入力端子３５に印加される。したがって、上
記パワーＭＯＳＦＥＴを含むチップ温度が図６の遮断温
度ＴSHUTDOWNを越えると、上記パワー部がオフする。Ｍ
ＯＳＦＥＴ５２は正のフィードバック回路を形成すると
ともに、ＴSHUTDOWNの値にいくらかのヒステリシスを付
与している。
【００４１】前記したように、トランジスタ４１ないし
４６の大きさは接続点５０での温度係数が零となるよう
に調整（Ｔｒｉｍ）されなければならない。この調整
は、トランジスタ４１ないし４６に異なった領域を配分
するとともに、接続点５０にて所望の温度補償が行われ
るようにするために除去する必要のあるこれらトランジ
スタを開回路とすることにより達成される。このための
一例としては、プローブパッド６０ないし６４をそれぞ
れトランジスタ４６ないし４２に設けて、図示しない各
々のツェナーダイオードに接続し、上記回路からトラン
ジスタ４２ないし４６のうちの一つ以上を除去するに当
たっては、上記パッドに印加されている電位を短絡させ
ることにより対応する前記ツェナーダイオードを破壊す
ることが考えられる。この調整を行うためには、チップ
を温度１６０℃に保持し、良好な温度補償を行うのにど
のトランジスタ領域を除去すべきかを決定するために２
分探索法（ｂｉｎａｒｙ ｓｅｒｃｈ）を行う。これに
より、必要なツェナーダイオードを破壊して、周知の手
法により対応するトランジスタを短絡させるのである。
４６の大きさは接続点５０での温度係数が零となるよう
に調整（Ｔｒｉｍ）されなければならない。この調整
は、トランジスタ４１ないし４６に異なった領域を配分
するとともに、接続点５０にて所望の温度補償が行われ
るようにするために除去する必要のあるこれらトランジ
スタを開回路とすることにより達成される。このための
一例としては、プローブパッド６０ないし６４をそれぞ
れトランジスタ４６ないし４２に設けて、図示しない各
々のツェナーダイオードに接続し、上記回路からトラン
ジスタ４２ないし４６のうちの一つ以上を除去するに当
たっては、上記パッドに印加されている電位を短絡させ
ることにより対応する前記ツェナーダイオードを破壊す
ることが考えられる。この調整を行うためには、チップ
を温度１６０℃に保持し、良好な温度補償を行うのにど
のトランジスタ領域を除去すべきかを決定するために２
分探索法（ｂｉｎａｒｙ ｓｅｒｃｈ）を行う。これに
より、必要なツェナーダイオードを破壊して、周知の手
法により対応するトランジスタを短絡させるのである。
【００４２】次に図７に、パワーＭＯＳＦＥＴの接合部
のパターンの一部分および説明した制御回路を保持して
いるＰ形の井戸部の断面を示す。特に、図７にはＮ-エ
ピタキシャル領域内に拡散された複数のＰ+ベースセル
部を含むチップの断面が示されている。一般に、上記エ
ピタキシャル領域はＮ+基板の上に形成されており、こ
のＮ+領域はその底部にドレイン電極７４を有してい
る。上記Ｎ-領域の表面の上部には数千個を越える多数
のセルを使用することができ、その場合、これらのセル
は、対称に配置される。これらのセルの形態は所望の幾
何学的形状を採用することができるが、六角形，長方形
もしくは正方形のような多角形状を有していてもよい。
上記パワー部も櫛歯状の幾何学的形態をしていてもよ
い。
のパターンの一部分および説明した制御回路を保持して
いるＰ形の井戸部の断面を示す。特に、図７にはＮ-エ
ピタキシャル領域内に拡散された複数のＰ+ベースセル
部を含むチップの断面が示されている。一般に、上記エ
ピタキシャル領域はＮ+基板の上に形成されており、こ
のＮ+領域はその底部にドレイン電極７４を有してい
る。上記Ｎ-領域の表面の上部には数千個を越える多数
のセルを使用することができ、その場合、これらのセル
は、対称に配置される。これらのセルの形態は所望の幾
何学的形状を採用することができるが、六角形，長方形
もしくは正方形のような多角形状を有していてもよい。
上記パワー部も櫛歯状の幾何学的形態をしていてもよ
い。
【００４３】各ベースセルはＰ領域内に反転チャンネル
領域を構成するためにそれぞれのＮ+ソース領域を含ん
でおり、上記反転領域はゲート酸化物で覆われ、次にポ
リシリコンゲート７５ないし７８により覆われている。
上記ゲートは絶縁されているとともに、ソース電極７９
が上記ゲートおよびパワー部を被覆している。
領域を構成するためにそれぞれのＮ+ソース領域を含ん
でおり、上記反転領域はゲート酸化物で覆われ、次にポ
リシリコンゲート７５ないし７８により覆われている。
上記ゲートは絶縁されているとともに、ソース電極７９
が上記ゲートおよびパワー部を被覆している。
【００４４】前記した全ての制御ＭＯＳＦＥＴを含む他
の構成部分は、Ｐ形井戸部８０として示されている、好
ましくは一個またはそれ以上のＰ形井戸部に形成されて
いる。
の構成部分は、Ｐ形井戸部８０として示されている、好
ましくは一個またはそれ以上のＰ形井戸部に形成されて
いる。
【００４５】上記パワー部の動作中に、上記Ｎ-基板が
上記ソース電極７９に対して負にバイアスされることが
判明した。したがって、上記Ｐ形井戸部８０が電極７９
（図２のソース）に直接、接続されると、上記接合部８
１は順方向バイアスされる。これにより上記Ｐ形井戸部
内へ少数キャリヤが注入されて、それは上記Ｐ形井戸部
の構成部分の動作と干渉する。
上記ソース電極７９に対して負にバイアスされることが
判明した。したがって、上記Ｐ形井戸部８０が電極７９
（図２のソース）に直接、接続されると、上記接合部８
１は順方向バイアスされる。これにより上記Ｐ形井戸部
内へ少数キャリヤが注入されて、それは上記Ｐ形井戸部
の構成部分の動作と干渉する。
【００４６】本発明の他の特徴によれば、Ｐ形のベース
９１およびＮ+形のコレクタ９２からなるバイポーラト
ランジスタ手段９０がＮ-基板に形成されている。上記
Ｎ-基板はトランジスタのエミッタである。上記ベース
９１はソース端子１２に接続される接触部９３を有し、
かつ上記Ｐ形井戸部は１０オームの抵抗９５を介してソ
ース１２にまた接続された接触部９４を有している。実
際に使用する抵抗値は、制御回路のバイアス電流による
ソースに対する制御回路の接地電位の著しいオフセット
が生じないほど、小さい値でなければならない。Ｎ+領
域９２は導体９６を経由して接触部９４に接続されてい
る。
９１およびＮ+形のコレクタ９２からなるバイポーラト
ランジスタ手段９０がＮ-基板に形成されている。上記
Ｎ-基板はトランジスタのエミッタである。上記ベース
９１はソース端子１２に接続される接触部９３を有し、
かつ上記Ｐ形井戸部は１０オームの抵抗９５を介してソ
ース１２にまた接続された接触部９４を有している。実
際に使用する抵抗値は、制御回路のバイアス電流による
ソースに対する制御回路の接地電位の著しいオフセット
が生じないほど、小さい値でなければならない。Ｎ+領
域９２は導体９６を経由して接触部９４に接続されてい
る。
【００４７】動作を説明すると、もし上記Ｎ-領域が上
記ソース端子１２に対して負になると、上記トランジス
タ９０がオンする。上記Ｎ+領域の電位、したがってＰ
形井戸部８０の電位はＮ-形基板の電位に引き下げられ
て、接合部８１の順方向バイアスを防止する。
記ソース端子１２に対して負になると、上記トランジス
タ９０がオンする。上記Ｎ+領域の電位、したがってＰ
形井戸部８０の電位はＮ-形基板の電位に引き下げられ
て、接合部８１の順方向バイアスを防止する。
【００４８】本発明をその特別な実施例に関して説明し
てきたが、多くの他の変形および改変および他の用法が
当業者には明らかであろう。したがって、本発明は、以
上に説明した特定の実施例に限定されるものではなく、
どちらかといえばむしろ添付の特許請求の範囲によって
のみ限定されるものである。
てきたが、多くの他の変形および改変および他の用法が
当業者には明らかであろう。したがって、本発明は、以
上に説明した特定の実施例に限定されるものではなく、
どちらかといえばむしろ添付の特許請求の範囲によって
のみ限定されるものである。
【図１】 従来のパワーＭＯＳＦＥＴのための過電流お
よび過温度制御回路を示す概略回路図である。
よび過温度制御回路を示す概略回路図である。
【図２】 ゲート供給回路から制御回路の電力を取り出
すための本発明にかかる新規な回路の回路図を示す概略
回路図である。
すための本発明にかかる新規な回路の回路図を示す概略
回路図である。
【図３】 ＮチャネルパワーＭＯＳＦＥＴにおいてＮチ
ャネル制御ＭＯＳＦＥＴを使用するために本発明ととも
に使用される新規なブートストラップ回路の回路図であ
る。
ャネル制御ＭＯＳＦＥＴを使用するために本発明ととも
に使用される新規なブートストラップ回路の回路図であ
る。
【図４】 図３および図４の回路とともに使用するため
の新規な温度遮断回路図である。
の新規な温度遮断回路図である。
【図５】 図４の回路の特性曲線を示す説明図である。
【図６】 図４の回路の特性曲線を示す説明図である。
【図７】 チップに集積された制御回路を受け入れるた
めのＰ形井戸部を有するパワーＭＯＳＦＥＴチップの断
面を示すとともに、Ｐ形井戸部／Ｎ-形基板接合の順方
向バイアスを防止する新規な回路を示す素子断面図であ
る。
めのＰ形井戸部を有するパワーＭＯＳＦＥＴチップの断
面を示すとともに、Ｐ形井戸部／Ｎ-形基板接合の順方
向バイアスを防止する新規な回路を示す素子断面図であ
る。
１０ ゲート端子 １１ ドレイン端子 １２ ソース端子 １３ 抵抗 １４ 制御ＭＯＳＦＥＴ １５ 保護回路 １６ 入力端子 ２０ ＭＯＳＦＥＴ ３０ ブートストラップキャパシタ ３１ 接続点 ３２ 空乏層形ＭＯＳＦＥＴ ３３ 空乏層形ＭＯＳＦＥＴ ３４ 遮断駆動ＭＯＳＦＥＴ ３５ 端子 ３６ 空乏層形ＭＯＳＦＥＴ ３７ ＭＯＳＦＥＴ ３８ 接続点 ３９ ＭＯＳＦＥＴ ４０ ＭＯＳＦＥＴ ４１ ＭＯＳＦＥＴ ４２ ＭＯＳＦＥＴ ４３ ＭＯＳＦＥＴ ４４ ＭＯＳＦＥＴ ４５ ＭＯＳＦＥＴ ４６ ＭＯＳＦＥＴ ５０ 接続点 ５１ ＭＯＳＦＥＴ ５２ ＭＯＳＦＥＴ ５３ 接続点 ５４ ＭＯＳＦＥＴ ５５ ＭＯＳＦＥＴ ５６ 接続点 ６０ プローブパッド ６１ プローブパッド ６２ プローブパッド ６３ プローブパッド ６４ プローブパッド ７４ ドレイン電極 ７５ ポリシリコンゲート ７６ ポリシリコンゲート ７７ ポリシリコンゲート ７８ ポリシリコンゲート ７９ ソース電極 ８０ Ｐ型井戸部 ８１ 接合部 ９０ バイポーラトランジスタ ９１ Ｐ形のベース ９２ Ｎ+形のコレクタ ９３ 接触部 ９４ 接触部 ９５ 抵抗 ９６ 導体
Claims (13)
- 【請求項１】 同一チップに集積された故障状態応答式
制御回路を有する金属−酸化物−半導体ゲートを有する
半導体パワー素子であって、上記チップは上記素子のた
めのパワー部を含んでおり、上記パワー素子は第１およ
び第２主電極を有するとともに、上記第１および第２主
電極間の電流の導通を制御するためのゲート電極を有す
る半導体チップを含み、上記素子は少なくとも第１、第
２および第３接続ピンを有し、上記第１および第２接続
ピンは上記第１および第２主電極にそれぞれ接続され、
上記故障状態応答式制御回路は上記半導体チップ内の少
なくとも一つの分離した井戸部領域に形成されていて、
予め定められた故障状態に応答して上記ゲート電極への
信号をオフさせて上記素子をオフにするようになってお
り、上記故障状態応答式制御回路がその構成部分のバイ
アスおよび動作のために必要な制御電圧Ｖccのための入
力端子を有し、かつ、上記第３接続ピンと上記ゲート電
極との間に接続された第１制御ＭＯＳＦＥＴと、上記ゲ
ート電極と上記第１および第２主電極の一つとの間に接
続された第２制御ＭＯＳＦＥＴとからなり、上記故障状
態応答式制御回路の上記入力端子が上記第３ピンと上記
第１制御ＭＯＳＦＥＴとの間の接続点の電圧に接続され
ており、上記故障状態応答式制御回路は上記第１制御Ｍ
ＯＳＦＥＴをオフさせることにより上記パワー部をオフ
させるとともにモニタされている故障状態に応答して上
記第２制御ＭＯＳＦＥＴをオンさせ、上記故障状態応答
式制御回路が調整可能な温度遮断回路を更に有し、該調
整可能な遮断回路はチップ温度の上昇とともに上昇する
出力信号を発生するための正温度係数回路手段を含み、
チップ温度が増加すると減少する入力しきい値を有する
負温度係数回路と、温度により変化しない固定の基準出
力を確立するために上記正および負の温度係数回路に結
合された電流源手段と、チップ温度が予め定められた温
度を越えると上記パワー部をオフさせる出力信号を発生
させる回路手段とを含み、前記電流源手段が上記固定基
準出力値を調整するためにチャンネル幅が調整可能なＭ
ＯＳＦＥＴ素子を含むことを特徴とする半導体パワー素
子。 - 【請求項２】 上記第１制御ＭＯＳＦＥＴの抵抗が実質
的に４０００オームよりも小さく、かつ上記素子が正常
状態のときに上記ゲートピンから取り出される電流が約
１ミリアンペアよりも小さいことを特徴とする請求項１
記載の半導体パワー素子。 - 【請求項３】 上記故障状態応答式制御回路が上記第１
と第２主電極の間の予め定められた過電流に応答すると
ともに、所定値を越えるチップ温度に応答することを特
徴とする請求項１記載の半導体パワー素子。 - 【請求項４】 上記故障状態応答式制御回路が上記第１
と第２主電極の間で予め定められた過電流に応答すると
ともに、所定値をこえるチップ温度に応答することを特
徴とする請求項２記載の半導体パワー素子。 - 【請求項５】 上記パワー部がパワーＭＯＳＦＥＴを構
成していることを特徴とする請求項１記載の半導体パワ
ー素子。 - 【請求項６】 上記パワー部が金属−酸化物−半導体ゲ
ートを有する半導体素子を構成していることを特徴とす
る請求項１記載の半導体パワー素子。 - 【請求項７】 同一チップに集積された故障状態応答式
制御回路を有する金属−酸化物−半導体ゲートを有する
半導体パワー素子であって、上記チップは上記素子のた
めのパワー部を含んでおり、上記パワー素子は第１およ
び第２主電極を有するとともに、上記第１および第２主
電極間の電流の導通を制御するためのゲート電極を有す
る半導体チップを含み、上記素子は少なくとも第１、第
２および第３接続ピンを有し、上記第１および第２接続
ピンは上記第１および第２主電極にそれぞれ接続され、
上記故障状態応答式制御回路は上記半導体チップ内の少
なくとも一つの分離した井戸部領域に形成されていて、
予め定められた故障状態に応答して上記ゲート電極への
信号をオフさせて上記素子をオフにするようになってお
り、上記故障状態応答式制御回路がその構成部分のバイ
アスおよび動作のために必要な制御電圧Ｖccのための入
力端子を有し、かつ、上記第３接続ピンと上記ゲート電
極との間に接続された第１制御ＭＯＳＦＥＴと、上記ゲ
ート電極と上記第１および第２主電極の一つとの間に接
続された第２制御ＭＯＳＦＥＴとからなり、上記故障状
態応答式制御回路の上記入力端子が上記第３ピンと上記
第１制御ＭＯＳＦＥＴとの間の接続点の電圧に接続され
ており、上記故障状態応答式制御回路は上記第１制御Ｍ
ＯＳＦＥＴをオフさせることにより上記パワー部をオフ
させるとともにモニタされている故障状態に応答して上
記第２制御ＭＯＳＦＥＴをオンさせる半導体パワー素子
において、 上記パワー部がＮ-チャンネル素子であって上記第１お
よび第２制御ＭＯＳＦＥＴがＮチャンネル素子であり、
上記故障状態応答式制御回路がブートストラップ回路を
含んでいて、このブートストラップ回路が正常動作中に
上記第１制御ＭＯＳＦＥＴをオンさせることができる電
圧を発生するために上記第３ピンの電圧よりも高い電圧
にチャージするキャパシタ手段を含むことを特徴とする
半導体パワー素子。 - 【請求項８】 上記故障状態応答回路が調整可能な温度
遮断回路を含み、上記調整可能な遮断回路がチップ温度
の上昇とともに増加する出力信号を発生するための正の
温度係数を有する回路手段を含んでおり、チップ温度が
上昇するにつれて減少する出力信号を発生する負の温度
係数を有する回路と、固定された基準温度表示を確立す
るために上記正および負の温度係数を有する回路の出力
を比較する比較手段と、上記チップ温度が予め定められ
た温度を越えると上記パワー部をオフさせる出力信号を
発生させる回路手段とを含むことを特徴とする請求項７
記載の半導体パワー素子。 - 【請求項９】 分離された井戸部領域がＮ形基板中のＰ
形井戸部であり、制御トランジスタ手段がＮ形基板に集
積されていてこのＮ形基板および上記Ｐ形井戸部にそれ
ぞれ接続された第１および第２主電極を有するととも
に、上記第１主電極の電位を有する制御電極を有してお
り、上記Ｐ形井戸部が上記基板に対して正にバイアスさ
れると、上記制御トランジスタ手段が上記Ｐ形井戸部と
上記Ｎ形基板との接合部のオンを防止するために上記Ｎ
形基板の電位へ上記Ｐ形井戸部を接続するためにオンす
ることを特徴とする請求項１記載の半導体パワー素子。 - 【請求項１０】 上記制御トランジスタ手段がバイポー
ラトランジスタであることを特徴とする請求項９記載の
半導体パワー素子。 - 【請求項１１】 共通の半導体チップに集積されたパワ
ー部および故障応答式制御部を有する金属−酸化物−半
導体ゲートを有する半導体パワー素子であって、上記パ
ワー部がソース電極を有し、上記制御部がＮ形基板のＰ
形井戸部に形成されており、トランジスタ手段が上記Ｎ
形基板に集積されるとともに上記Ｎ形基板と上記Ｐ形井
戸部にそれぞれ接続された第１および第２主電極を有
し、かつ上記ソース電極の電位に接続された制御電極を
有し、上記Ｐ形井戸部が上記基板に対して正にバイアス
されると、上記トランジスタ手段が上記Ｐ形井戸部を上
記Ｎ形基板の電位へ接続するためにオンし、上記Ｐ形井
戸部と上記Ｎ形基板との間の接合部のオンを防止するこ
とを特徴とする半導体パワー素子。 - 【請求項１２】 上記制御トランジスタ手段がバイポー
ラトランジスタであることを特徴とする請求項１１記載
の半導体パワー素子。 - 【請求項１３】 金属−酸化物−半導体ゲートを有する
パワー素子のゲートに接続される調整可能な遮断回路で
あって、該調整可能な遮断回路がチップ温度の上昇とと
もに上昇する出力信号を発生するための正温度係数回路
手段を含み、チップ温度が増加すると減少する入力しき
い値信号を有する負温度係数のコンパレータと、温度に
関して不変な固定の基準出力を確立するための上記正お
よび負の温度係数を有する回路に接続された電流源手段
と、チップ温度が予め定められた温度を越えると金属−
酸化物−半導体ゲートを有する上記素子をオフさせる出
力信号を発生させる回路手段とを含み、上記電流源手段
が上記固定基準出力値を調整するためにチャンネル幅が
微調整可能なＭＯＳＦＥＴ素子を含むことを特徴とする
調整可能な遮断回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/121,288 US5497285A (en) | 1993-09-14 | 1993-09-14 | Power MOSFET with overcurrent and over-temperature protection |
| US121288 | 1993-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176733A JPH07176733A (ja) | 1995-07-14 |
| JP2731119B2 true JP2731119B2 (ja) | 1998-03-25 |
Family
ID=22395719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6214631A Expired - Lifetime JP2731119B2 (ja) | 1993-09-14 | 1994-09-08 | 半導体パワー素子およびその遮断回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5497285A (ja) |
| JP (1) | JP2731119B2 (ja) |
| FR (1) | FR2710191B1 (ja) |
| GB (1) | GB2281815B (ja) |
| SG (3) | SG52440A1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69420327T2 (de) * | 1993-06-22 | 2000-03-30 | Koninkl Philips Electronics Nv | Halbleiter-Leistungsschaltung |
| US5550701A (en) * | 1994-08-30 | 1996-08-27 | International Rectifier Corporation | Power MOSFET with overcurrent and over-temperature protection and control circuit decoupled from body diode |
| DE4444623A1 (de) * | 1994-12-14 | 1996-06-27 | Siemens Ag | Schaltungsanordnung zur Laststromregelung eines Leistungs-MOSFET |
| US5563759A (en) * | 1995-04-11 | 1996-10-08 | International Rectifier Corporation | Protected three-pin mosgated power switch with separate input reset signal level |
| JP3663258B2 (ja) * | 1995-09-11 | 2005-06-22 | 株式会社ルネサステクノロジ | 制御回路内蔵絶縁ゲート型半導体装置 |
| JP3544592B2 (ja) * | 1995-11-09 | 2004-07-21 | 株式会社ルネサステクノロジ | 制御回路内蔵絶縁ゲート型半導体装置 |
| US5761020A (en) * | 1996-01-29 | 1998-06-02 | International Rectifier Corporation | Fast switching smartfet |
| JP3036423B2 (ja) * | 1996-02-06 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
| JPH1014099A (ja) * | 1996-06-21 | 1998-01-16 | Nec Corp | 過電流検出回路 |
| EP0822661A3 (de) * | 1996-08-02 | 1999-11-24 | Siemens Aktiengesellschaft | Ansteuerschaltung für ein Feldeffekt gesteuertes Leistungs-Halbleiterbauelement |
| JP3884849B2 (ja) * | 1996-12-25 | 2007-02-21 | 株式会社ルネサステクノロジ | 制御回路内蔵絶縁ゲート型半導体装置 |
| JPH10215160A (ja) * | 1997-01-31 | 1998-08-11 | Matsushita Electric Ind Co Ltd | 保護機能付半導体スイッチング回路および溶接機および切断機 |
| SG55452A1 (en) * | 1997-02-12 | 1998-12-21 | Int Rectifier Corp | Method and circuit to sense the tj of mos-gated power semi conductor devices |
| DE19722300A1 (de) * | 1997-05-28 | 1998-12-03 | Bosch Gmbh Robert | Übertemperatur-Schutzschaltung |
| DE19817790A1 (de) * | 1998-04-21 | 1999-12-09 | Siemens Ag | Verpolschutzschaltung |
| US6055149A (en) * | 1998-12-02 | 2000-04-25 | Intersil Corporation | Current limited, thermally protected, power device |
| US6388853B1 (en) * | 1999-09-28 | 2002-05-14 | Power Integrations, Inc. | Method and apparatus providing final test and trimming for a power supply controller |
| US6583972B2 (en) | 2000-06-15 | 2003-06-24 | Sarnoff Corporation | Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits |
| US6781194B2 (en) * | 2001-04-11 | 2004-08-24 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein |
| US6784486B2 (en) * | 2000-06-23 | 2004-08-31 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions therein |
| JP2002100735A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体集積回路および半導体集積回路システム |
| JP4198469B2 (ja) * | 2001-04-11 | 2008-12-17 | シリコン・セミコンダクター・コーポレイション | パワーデバイスとその製造方法 |
| US6891705B2 (en) * | 2002-02-08 | 2005-05-10 | Tyco Electronics Corporation | Smart solid state relay |
| US6747300B2 (en) * | 2002-03-04 | 2004-06-08 | Ternational Rectifier Corporation | H-bridge drive utilizing a pair of high and low side MOSFETs in a common insulation housing |
| JP4250412B2 (ja) * | 2002-12-13 | 2009-04-08 | 三菱電機株式会社 | 半導体装置 |
| WO2006050568A1 (en) * | 2004-11-12 | 2006-05-18 | Fultec Semiconductor Inc. | A surge protection device |
| US7521985B2 (en) * | 2005-07-01 | 2009-04-21 | Semiconductor Components Industries, L.L.C. | Method for regulating temperature and circuit therefor |
| US7468874B1 (en) | 2005-11-08 | 2008-12-23 | Yazaki North America, Inc. | Protection circuit for digital power module |
| US7607828B2 (en) * | 2006-09-22 | 2009-10-27 | Infineon Technologies Ag | Methods and systems for protection from over-stress |
| KR20090049008A (ko) * | 2007-11-12 | 2009-05-15 | 한국전자통신연구원 | 금속-절연체 전이（ｍｉｔ）소자를 이용한 트랜지스터발열제어 회로 및 그 발열제어 방법 |
| JP5124292B2 (ja) * | 2008-01-10 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 電力スイッチ回路 |
| TWI405380B (zh) * | 2009-12-22 | 2013-08-11 | Delta Electronics Inc | 過電壓與過溫度偵測電路 |
| JP5868834B2 (ja) | 2012-11-28 | 2016-02-24 | 株式会社東芝 | 半導体装置 |
| EP3382750B1 (en) * | 2015-12-28 | 2020-10-14 | Rohm Co., Ltd. | Semiconductor device |
| US10833668B2 (en) * | 2019-03-07 | 2020-11-10 | Analog Devices International Unlimited Company | Integrated and distributed over temperature protection for power management switches |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2482800A1 (fr) * | 1980-05-14 | 1981-11-20 | Thomson Csf Mat Tel | Dispositif de protection d'un amplificateur de puissance, et emetteur comportant un tel dispositif |
| EP0090280A3 (en) * | 1982-03-25 | 1986-03-19 | Nissan Motor Co., Ltd. | Semiconductor integrated circuit device and method of making the same |
| EP0107137B1 (en) * | 1982-10-12 | 1986-10-01 | Nissan Motor Co., Ltd. | A semiconductor switching circuit with an overcurrent protection |
| JPH0693485B2 (ja) * | 1985-11-29 | 1994-11-16 | 日本電装株式会社 | 半導体装置 |
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
| DE3936544A1 (de) * | 1988-12-21 | 1990-06-28 | Siemens Ag | Schaltungsanordnung zum schutz eines leistungs-mosfet |
| JP3008484B2 (ja) * | 1990-11-13 | 2000-02-14 | 日本電気株式会社 | 保護回路 |
| JP3018816B2 (ja) * | 1993-02-22 | 2000-03-13 | 株式会社日立製作所 | 半導体素子の保護回路ならびにこれを有する半導体装置 |
| US5398148A (en) * | 1993-05-14 | 1995-03-14 | Chrysler Corporation | Protection circuit for high side drivers |
-
1993
- 1993-09-14 US US08/121,288 patent/US5497285A/en not_active Expired - Lifetime
-
1994
- 1994-09-08 JP JP6214631A patent/JP2731119B2/ja not_active Expired - Lifetime
- 1994-09-09 SG SG1996004559A patent/SG52440A1/en unknown
- 1994-09-09 SG SG1996001941A patent/SG48810A1/en unknown
- 1994-09-09 GB GB9418179A patent/GB2281815B/en not_active Expired - Fee Related
- 1994-09-09 SG SG1996005182A patent/SG47907A1/en unknown
- 1994-09-14 FR FR9410966A patent/FR2710191B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2710191A1 (fr) | 1995-03-24 |
| JPH07176733A (ja) | 1995-07-14 |
| GB9418179D0 (en) | 1994-10-26 |
| SG52440A1 (en) | 1998-09-28 |
| GB2281815A (en) | 1995-03-15 |
| SG48810A1 (en) | 1998-05-18 |
| FR2710191B1 (fr) | 1997-12-19 |
| US5497285A (en) | 1996-03-05 |
| GB2281815B (en) | 1996-08-28 |
| SG47907A1 (en) | 1998-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2731119B2 (ja) | 半導体パワー素子およびその遮断回路 | |
| US4994904A (en) | MOSFET having drain voltage detection function | |
| JP3446665B2 (ja) | 半導体素子の保護回路ならびにこれを有する半導体装置 | |
| JP3911566B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP3111576B2 (ja) | 半導体装置 | |
| US4811155A (en) | Protection circuit for a semiconductor integrated circuit having bipolar transistors | |
| US5221850A (en) | Conductivity-modulating mosfet | |
| JPH0433139B2 (ja) | ||
| JP3164065B2 (ja) | 半導体装置 | |
| US4562454A (en) | Electronic fuse for semiconductor devices | |
| US5903034A (en) | Semiconductor circuit device having an insulated gate type transistor | |
| GB2384632A (en) | A power MOSFET with integrated short-circuit protection | |
| JPH06252722A (ja) | 半導体デバイス | |
| JP3444263B2 (ja) | 制御回路内蔵絶縁ゲート半導体装置 | |
| US6201677B1 (en) | Insulated gate type semiconductor apparatus with a control circuit | |
| JPH09181315A (ja) | 半導体デバイス | |
| US4723081A (en) | CMOS integrated circuit protected from latch-up phenomenon | |
| US6707653B2 (en) | Semiconductor controlled rectifier for use in electrostatic discharge protection circuit | |
| JP3698323B2 (ja) | パワースイッチ回路 | |
| US5396120A (en) | Semiconductor integrated unit | |
| GB2291742A (en) | Power mosfet with overcurrent and over-temperature protection | |
| JP3544592B2 (ja) | 制御回路内蔵絶縁ゲート型半導体装置 | |
| JPH06151716A (ja) | 半導体集積回路装置 | |
| JPH05145008A (ja) | 半導体集積回路装置 | |
| JP3884849B2 (ja) | 制御回路内蔵絶縁ゲート型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121219 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131219 Year of fee payment: 16 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |