JPH0558583B2 - - Google Patents

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JPH0558583B2
JPH0558583B2 JP60122365A JP12236585A JPH0558583B2 JP H0558583 B2 JPH0558583 B2 JP H0558583B2 JP 60122365 A JP60122365 A JP 60122365A JP 12236585 A JP12236585 A JP 12236585A JP H0558583 B2 JPH0558583 B2 JP H0558583B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイス、特に半導体デバイス
の入出力端子用の静電放電保護回路に関するもの
である。
［従来の技術］ MOSデバイスはすべてその入力および出力パ
ツドの部分に、静電放電による内部回路の破損防
止用保護回路が設けてある。この種の保護回路が
耐え得る電圧レベルは、通常約3000ボルトである
が、MOSデバイスは、この程度の保護レベルで
あつても、通常の取扱い中に破損をきたすことが
ある。
［目的］ 本発明は上記の問題を解決するためになされた
もので、その主たる目的はMOS集積回路の静電
放電に対する、改良された保護回路を提供するこ
とにある。本発明の他の目的は、3000ボルト以上
の静電放電、好ましくは8000から10000ボルトの
静電放電まで耐えられるようなMOSデバイスの
入出力保護回路を提供することにある。
［発明の概要］ 本発明の一実施例においては、MOSデバイス
の入力保護回路に金属ボンデイングバツドと接地
間に接続された厚膜酸化物層を有するトランジス
タを設ける。このトランジスタのチヤンネル幅
は、静電放電により生ずる、大きくかつ持続時間
の短い電流スパイクに充分耐えられるような値に
これを設定する。さらに重要なことは、このトラ
ンジスタのドレインに至る金属−シリコン基板間
の接触部と、トランジスタのチヤンネル（熱の発
生はほとんどこの個所で生じる）間の間隔を通常
よりも大きな値に設定することにより、静電放電
による電流スパイクの発生期間中に、シリコン基
板の表面に沿つて伝播する熱により接触部の金属
材が溶融するのを防止する。なお、このように接
触部とチヤンネルとの間隔を大きくとるようにし
た構成は出力パツド用回路、あるいはダイオード
による保護デバイスを用いた回路にも適用しうる
ものである。
［実施例］ 以下、図面に示す実施例につき本発明を詳細に
説明する。
第１図ないし第３図に示すように、MOSデバ
イスの入力回路には金属ボンデイングパツド１０
が設けてあり、この金属ボンデイングパツド１０
は金属導体１１によりトランジスタ１３のドレイ
ン１２に接続されている。このトランジスタ１３
のゲート１４はそのドレイン１２と短絡され、ま
たソース１５はVssライン１６に接続されてい
る。上記パツド１０の電位がVssに対して正のレ
ベルとなつて、このレベルが、Vssレベルに対し
て＋20または＋25ボルト程度の酸化厚膜層スレツ
シヨルドレベルを越える値になると、トランジス
タ１３は２次ブレークダウンを起こして低インピ
ーダンス状態となり、Vssライン１６と完全に導
通する。一方、パツド１０の電位がVssに対して
負のレベルになると、Ｎ＋ドレイン領域１２（第
３図）はフオーミングバイアスを受けた場合のダ
イオードとして働いて、Vssライン１６と完全に
導通する。トランジスタ１３のドレインノード１
２は、電気抵抗として機能する長いＮ＋型通路部
１７の一端に接続されており、この抵抗体の他端
は「フイールドプレートダイオード」として機能
するMOSトランジスタ１９のドレイン１８に接
続されている。トランジスタ１９のソース２０は
金属−シリコン接触部２１を介してVssライン１
６に接続されており、またそのゲート２２（本実
施例では多結晶シリコンからなる）も接触部２３
を介してVssライン１６と接続されている。拡散
抵抗としてのＮ＋型通路部１７およびフイールド
プレートダイオードとしてのMOSトランジスタ
１９は、前記パツド１０とチツプの内部回路との
間の絶縁段として機能するものである。ドレイン
ノード１８は、金属−シリコン接触部２４により
チツプの内部回路（たとえばアドレスバツフア回
路等）に接続されている。前記MOSトランジス
タ１９は、そのポリシリコンゲート２２の下部に
通常の薄膜ゲート酸化物層を有し、一方トランジ
スタ１３はゲート１４の下部に厚膜フイールド酸
化物層を有している。
第１図、第２図、第３図に示す保護回路の顕著
な特徴は、トランジスタ１３のチヤンネル幅Ｗ
と、このチヤンネルの端部２５からドレイン１２
を金属導体１１に結合する金属−シリコン接触部
２６に至る距離Ａの設定にあることが見出され
た。この距離Ａの設定が支配的である所以は、ト
ランジスタ１３のチヤンネル領域で熱が発生し、
この熱が上記チヤンネル端部２５からシリコンの
表面に沿つて金属接触部２６に伝達され、該接触
部を形成するアルミ材を溶融させてシリコンの溶
融混合（アロイング）をきたすことにより、該ア
ルミ層がシリコン層内に入り込んで、その接合面
を短絡することがあるためである。この場合、シ
リコンはシリコン酸化物に較べてより良好な熱伝
導体であるため、熱は接合部上方の金属部分へ垂
直に伝播するよりもむしろ、シリコンチツプの表
面に沿つて接触部２６に伝達されることとなる。
上記第１図、第２図、第３図の入力保護回路
は、パツド１０に発生する。たとえば7000ないし
8000ボルトの静電圧ビルドアツプに耐えられるよ
うに構成されている。静電圧はピーク電流が非常
に高くしかも持続時間の短いごく瞬時的な電流ス
パイクにより放電される。MOSデバイスの耐え
うる静電圧は一般にわずか3000ボルト程度のもの
であるが、この程度の電圧は通常の取扱い中でも
摩擦等により容易に発生するので、従来はこのよ
うな静電圧に起因する破損を防止するために、デ
バイスの端子をすべて接地するか、あるいはこれ
らを相互に短絡させておくなど、特別の予防措置
を講ずることが必要であつた。
本発明によれば、トランジスタ１３の前記チヤ
ンネル幅Ｗを少なくとも約５ないし６ミル（５×
１／1000−６×１／1000インチ）すなわち、約
0.127mm〜0.152mmに設定することにより、大きな
瞬時電流スパイスを僅小の順方向電圧降下で導通
させることができるようにする。また上記チヤン
ネルの長さはこれを約３ミクロンとするが、この
数値は支配的なものではなく、チヤンネル長は通
常の場合、個々のチツプの設計に用いられる設計
ルールに応じた標準的なトランジスタの場合と同
じ程度の値としてもよい。ただし、このチヤンネ
ル長の、チヤンネル幅Ｗに対する比率の好適な数
値例は約25以上である。一方、チヤンネル端部２
５から接触部２６に至る上記距離Ａは、上記チヤ
ンネル長よりも支配的である。すなわちこの距離
Ａは、通常の３ミクロン設計ルールによる場合に
は３ミクロン程度でよいところを、少なくとも約
６ないし７ミクロン、好ましくは８ないし10ミク
ロンにこれを設定する。そして、この距離Ａの、
チヤンネル長に対する比率の好適な数値例は約２
以上である。したがつて本実施例における該距離
Ａは、通常の場合の２ないし３倍の値となる。
すなわち本発明によれば、このように距離Ａを
設定することにより、静電放電に対する保護レベ
ルを従来の約3000ボルトに対して少なくとも２倍
あるいは３倍まで向上させることが可能となるの
である。他の欠陥メカニズムの生ずるような、
9000〜10000ボルトまでは、許容静電放電レベル
に対して該距離Ａは一様に増加する関係にあり、
またチヤンネル幅Ｗと上記許容静電放電レベルと
の間には一次の関数関係があることが確認され
た。
なお、第１図、第２図、第３図に示したデバイ
スは、例えばテキサスインスツルメンツ社を譲受
人とする米国特許第4055444号に記載されている
ような、一般的なＮチヤンネルシリコンゲート
MOSの製造工程を用いて製造することができる。
本発明の概念は、第４図、第５図、第６図に示
すように、出力端子に対しても適用することが可
能である。この場合、出力ボンデイングパツド３
０は金属ライン３１を介してトランジスタ３３の
ドレイン３２と接続され、このトランジスタ３３
のソース３４はVssライン３５に接続されてい
る。金属ライン３１の高電圧側は、ドレイン３８
がVddライン３９に接続されたトランジスタ３７
のソース３６に接続されている。これら二つのト
ランジスタ３３，３７のゲート４０，４１は相補
的な信号により駆動されてプシユプル出力動作を
行なうものであり、該トランジスタ３３，３７は
通常はこれを交互櫛型結線構造とすることによつ
て、大電流容量においても均一な電流密度が得ら
れるようにする。このようなトランジスタの構成
のごとく一部を第５図および第６図に示す。この
例ではトランジスタ３３，３７のそれぞれのチヤ
ンネルの実効幅Ｗは、たとえば各セグメントにつ
いて400ミクロン以上とすることにより、これら
のトランジスタが、静電放電により生じる相当の
電流スパイクにも耐えられるようにすることがで
きる。ただし、接触部４２，４３の領域において
アルミ層が溶融するという問題は依然として残る
ため、前記距離Ａは前述のように一般に用いられ
る設定値よりも大きな値にこれを設定することに
より、電流スパイクの持続時間中に、ゲート４０
ないし４１の下のチヤンネルで発生した熱がアル
ミ接触部４２，４３にまで及ばないようにする。
以上本発明の実施例につき各種説明してきた
が、本発明による装置はこれら実施例に限定され
るものでなく、記載の実施例に適宜各種の追加な
いし変更を加えてもよいことはいうまでもない。
［発明の効果］ 以上に述べたように、本発明による半導体デバ
イスの保護回路は、シリコンチツプの表面に設け
た金属入力パツド１０とトランジスタ１３，３３
とからなり、このトランジスタ１３，３３は厚膜
ゲート酸化物層と、前記金属入力パツド１０を電
圧供給用の導体部１１，３１に接続するソース−
ドレイン間通路部（チヤンネル）と、金属ゲート
１４，４０と、この金属ゲートおよび前記入力パ
ツドに対して細長の接触領域２６，４２により接
続されたドレイン領域１２，３２とする。前記ソ
ース−ドレイン間通路部の幅はこれを該通路部の
長さの少なくとも約25倍とするとともに、前記シ
リコンチツプの表面に沿つて前記ソース−ドレイ
ン間通路部から前記接触領域２６，４２に至る距
離を前記ソース−ドレイン間通路部の長さの少な
くとも約２倍とすることにより、結果として入力
あるいは出力保護対象たるMOS等の半導体デバ
イス１９に対して、大きな瞬時電流スパイクを僅
小の順方向電圧降下で導通させることができるよ
うにし、静電放電に対する保護レベルを従来の約
3000ボルトに対して少なくとも２倍あるいは３倍
にまで向上させることができるという効果があ
る。
【図面の簡単な説明】
第１図は本発明による保護回路の一実施例たる
入力保護回路を示す概略図、第２図は第１図の保
護回路を有する半導体チツプの一部を拡大して示
す平面図、第３図は第２図の３−３線に沿う断面
図、第４図は本発明を出力保護回路に適用した場
合の実施例を示す概略図、第５図は第４図の保護
回路を有する半導体チツプの一部を拡大して示す
平面図、第６図は第５図の６−６線に沿う断面図
である。 １０……入力パツド、１１，１６，３１，３５
……金属導体部、１２，１８，３２，３８……ド
レイン、１３，１９，３３，３７……トランジス
タ、１４，２２，４０，４１……ゲート、１５，
２０，３４，３６……ソース、２１，２３，２
６，４２，４３……接触部、３０……出力パツ
ド。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の導電タイプの基板に形成された第２の
    導電タイプの第１ドープ領域と、 前記基板に形成された前記第２の導電タイプの
    第２ドープ領域と、この第２ドープ領域は基準電
    位に接続されるとともに前記第１ドープ領域から
    離れていて両者の間にチヤンネル領域が形成され
    る、 前記基板表面上の第１絶縁層の上に形成された
    導電性接触パツドと、該パツドは接触部において
    前記第１ドープ領域と電気的に接続されるととも
    に前記チヤンネル領域の上へ延ばされ、該パツド
    は第２絶縁層により前記チヤンネル領域から離さ
    れ、前記接触部は前記チヤンネル領域から前記第
    １と第２のドープ領域の間隔で規定される前記チ
    ヤンネル領域の長さの少なくとも２倍以上離され
    る構成の半導体デイバイス用保護装置。 ２ 前記チヤンネル領域の長さは３ミクロンであ
    り、前記接触部は前記チヤンネル領域から６ミク
    ロン離されている特許請求の範囲第１項記載の半
    導体デイバイス用保護装置。 ３ 前記チヤンネル領域の幅は少なくとも５ミル
    （約0.127mm）である特許請求の範囲第１項記載の
    半導体デイバイス用保護装置。 ４ 前記第１の導電タイプはＰ型であり、前記第
    ２の導電タイプはＮ型である特許請求の範囲第１
    項記載の半導体デイバイス用保護装置。 ５ 前記チヤンネル領域のドープ濃度と前記第２
    絶縁層の厚さは前記チヤンネル領域のスレシヨル
    ド電圧が20ボルトを越えるように選択される特許
    請求の範囲第４項記載の半導体デイバイス用保護
    装置。
JP60122365A 1984-06-06 1985-06-05 半導体ディバイス用保護装置 Granted JPS6144471A (ja)

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