JP2545527B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置に係り、特に、絶縁ゲート電界
効果形半導体装置における入力ゲートの静電気破壊防止
に関するものである。
効果形半導体装置における入力ゲートの静電気破壊防止
に関するものである。
（従来の技術） 従来、このような分野の技術としては、例えば、特開
昭53−121579号などに示されるものがあった。
昭53−121579号などに示されるものがあった。
第２図は係る従来の絶縁ゲート電界効果形半導体装置
の入力端子におけるゲート絶縁膜の静電気破壊防止を施
した回路図であり、図中、11は入力端子、12は入力保護
抵抗、13は保護トランジスタ、14は入力ゲート、15は電
源端子（Vcc）、16はGND電源端子（Vss）、17は被保護
トランジスタである。ここでは説明を簡略にするために
入力保護抵抗12は多結晶シリコン層で構成されている。
この入力保護抵抗として不純物拡散シリコン層を用いて
いる場合には、電源（Vcc）又はGND（Vss）に対し、そ
の抵抗成分と並列にダイオードを連ねたものと考えれば
よい。
の入力端子におけるゲート絶縁膜の静電気破壊防止を施
した回路図であり、図中、11は入力端子、12は入力保護
抵抗、13は保護トランジスタ、14は入力ゲート、15は電
源端子（Vcc）、16はGND電源端子（Vss）、17は被保護
トランジスタである。ここでは説明を簡略にするために
入力保護抵抗12は多結晶シリコン層で構成されている。
この入力保護抵抗として不純物拡散シリコン層を用いて
いる場合には、電源（Vcc）又はGND（Vss）に対し、そ
の抵抗成分と並列にダイオードを連ねたものと考えれば
よい。
第３図は従来の半導体装置の静電気破壊耐圧を測定す
るための試験方法としての人体放電法の回路図であり、
図中、21は印加電源、22は人体等価容量、23は放電抵
抗、24は被測定物、25は被測定端子、26は電源又はGND
端子、27はスイッチ機構である。
るための試験方法としての人体放電法の回路図であり、
図中、21は印加電源、22は人体等価容量、23は放電抵
抗、24は被測定物、25は被測定端子、26は電源又はGND
端子、27はスイッチ機構である。
第４図は従来の半導体装置の静電気破壊耐圧を測定す
るための試験方法としてのパッケージ帯電法の構成図で
あり、図中、31は印加電源、32は金属電極、33は被測定
物、34は被測定端子、35はスイッチ機構、36は被放電物
体等価インピーダンス、37は接地端子である。
るための試験方法としてのパッケージ帯電法の構成図で
あり、図中、31は印加電源、32は金属電極、33は被測定
物、34は被測定端子、35はスイッチ機構、36は被放電物
体等価インピーダンス、37は接地端子である。
なお、上記の第３図及び第４図に示される技術として
は、例えば、特開昭60−73375号などが挙げられる。
は、例えば、特開昭60−73375号などが挙げられる。
ところで、従来は第３図の人体放電法が広く実施され
ていたが、最近は組立工程の自動化などにより、第４図
のパッケージ帯電法による半導体装置による評価が市場
において発生する静電気破壊現象を正確にモニタしてい
ることが確認されてきており、普及してきている。
ていたが、最近は組立工程の自動化などにより、第４図
のパッケージ帯電法による半導体装置による評価が市場
において発生する静電気破壊現象を正確にモニタしてい
ることが確認されてきており、普及してきている。
そこで、パッケージ帯電法での破壊耐圧を向上させる
ことは急務であるが、まだ、殆ど研究されていないのが
実情である。
ことは急務であるが、まだ、殆ど研究されていないのが
実情である。
第５図は静電気破壊防止を施した半導体装置がパッケ
ージ帯電法での破壊試験を実施した時の等価回路図であ
る。
ージ帯電法での破壊試験を実施した時の等価回路図であ
る。
図中、41は印加電源（第４図の印加電源31に対応す
る）、42はパッケージ容量、43はデバイスパラメータ
ー、44は酸化膜容量（第２図の保護トランジスタ13のゲ
ート・ドレイン間容量＋被保護トランジスタ17の入力ゲ
ート酸化膜容量）、45は保護トランジスタ（第２図の保
護トランジスタ13に対応する）のオン抵抗又はパンチス
ルー抵抗、46は入力保護抵抗（第２図の入力保護抵抗12
に対応する）、47はスイッチ機構（第４図のスイッチ機
構35に対応する）、48は接地端子（第４図の接地端子37
に対応する）、49は保護トランジスタ（第２図の保護ト
ランジスタ13と対応する）（応答時間ｔ＝τ）である。
なお、第５図では被放電物体等価インピーダンスＺ（第
４図の被放電物体等価インピーダンス36）が省略されて
いる。これは組立工程の自動機による半導体装置の静電
気破壊現象が入出力端子から機械筐体への放電であるた
め、被放電物体等価インピーダンスＺ≒０と考えて差し
支えないためである。
る）、42はパッケージ容量、43はデバイスパラメータ
ー、44は酸化膜容量（第２図の保護トランジスタ13のゲ
ート・ドレイン間容量＋被保護トランジスタ17の入力ゲ
ート酸化膜容量）、45は保護トランジスタ（第２図の保
護トランジスタ13に対応する）のオン抵抗又はパンチス
ルー抵抗、46は入力保護抵抗（第２図の入力保護抵抗12
に対応する）、47はスイッチ機構（第４図のスイッチ機
構35に対応する）、48は接地端子（第４図の接地端子37
に対応する）、49は保護トランジスタ（第２図の保護ト
ランジスタ13と対応する）（応答時間ｔ＝τ）である。
なお、第５図では被放電物体等価インピーダンスＺ（第
４図の被放電物体等価インピーダンス36）が省略されて
いる。これは組立工程の自動機による半導体装置の静電
気破壊現象が入出力端子から機械筐体への放電であるた
め、被放電物体等価インピーダンスＺ≒０と考えて差し
支えないためである。
さて、第５図において、スイッチ機構47がオンされた
時刻をｔ＝0+とすると酸化膜容量44に加わる電圧Vox
（ｔ）は （ｉ）0+≦ｔ＜τ （ii）ｔ≧τ となる。ここで、Ｖは印加電圧、Cpはパッケージ容量、
Coxは酸化膜容量、Ｒは入力保護抵抗、Qoはｔ＝τでの
酸化膜容量Coxの蓄積電荷、a,b,A,Bは回路定数によって
決定される定数である。このパッケージ帯電法による破
壊箇所は、殆ど第２図で示した保護トランジスタ13、同
じく入力ゲートでの被保護トランジスタ17のゲート酸化
膜破壊となる。
時刻をｔ＝0+とすると酸化膜容量44に加わる電圧Vox
（ｔ）は （ｉ）0+≦ｔ＜τ （ii）ｔ≧τ となる。ここで、Ｖは印加電圧、Cpはパッケージ容量、
Coxは酸化膜容量、Ｒは入力保護抵抗、Qoはｔ＝τでの
酸化膜容量Coxの蓄積電荷、a,b,A,Bは回路定数によって
決定される定数である。このパッケージ帯電法による破
壊箇所は、殆ど第２図で示した保護トランジスタ13、同
じく入力ゲートでの被保護トランジスタ17のゲート酸化
膜破壊となる。
一方、酸化膜破壊は一般には電界的破壊であるため酸
化膜容量44に加わる電界Vox（ｔ）の最大値によって決
定される。また、前記（１），（２），（３）式より酸
化膜容量44に加わる電圧Vox（ｔ）はｔ＝τの時最大値
をとる。酸化膜が破壊するための電圧は膜質、膜厚が同
等であれば一定値となる。そこで、Vox（τ）が酸化膜
破壊電圧Voxbになるための印加電圧VBは以下の式で示さ
れる。
化膜容量44に加わる電界Vox（ｔ）の最大値によって決
定される。また、前記（１），（２），（３）式より酸
化膜容量44に加わる電圧Vox（ｔ）はｔ＝τの時最大値
をとる。酸化膜が破壊するための電圧は膜質、膜厚が同
等であれば一定値となる。そこで、Vox（τ）が酸化膜
破壊電圧Voxbになるための印加電圧VBは以下の式で示さ
れる。
ここで、VBは破壊耐圧、Voxbは酸化膜破壊電圧、τは
保護トランジスタの応答時間である。
保護トランジスタの応答時間である。
ところで、前記したように従来パッケージ帯電法によ
る破壊耐圧向上のための保護装置の検討はなされておら
ず、むしろ第３図の人体放電法での破壊耐圧向上対策が
検討されていた。第２図の保護回路における人体放電法
の破壊箇所は入力保護抵抗の溶断が殆どであるため、耐
圧向上対策としては、入力保護抵抗値を大きくして、入
力保護抵抗での消費電力を低下させることが検討されて
きた。この入力保護抵抗値を大きくする対策は、現在、
市場において発生している半導体装置の静電気破壊現象
であるパッケージ帯電法のモデルによる破壊耐圧も、前
記（４）式より向上する。他方、現在半導体装置におい
ては集積化への技術的発展が著しく、この結果、縦方向
の集積化として、ゲート酸化膜、フィールド酸化膜等の
薄酸化も進んでいる。前者の薄膜化は前記（４）式のVo
xbの低下につながるものであるため、パッケージ帯電法
による破壊耐圧は急激に低下する。
る破壊耐圧向上のための保護装置の検討はなされておら
ず、むしろ第３図の人体放電法での破壊耐圧向上対策が
検討されていた。第２図の保護回路における人体放電法
の破壊箇所は入力保護抵抗の溶断が殆どであるため、耐
圧向上対策としては、入力保護抵抗値を大きくして、入
力保護抵抗での消費電力を低下させることが検討されて
きた。この入力保護抵抗値を大きくする対策は、現在、
市場において発生している半導体装置の静電気破壊現象
であるパッケージ帯電法のモデルによる破壊耐圧も、前
記（４）式より向上する。他方、現在半導体装置におい
ては集積化への技術的発展が著しく、この結果、縦方向
の集積化として、ゲート酸化膜、フィールド酸化膜等の
薄酸化も進んでいる。前者の薄膜化は前記（４）式のVo
xbの低下につながるものであるため、パッケージ帯電法
による破壊耐圧は急激に低下する。
次に、後者、即ち、フィールド酸化膜の薄膜化はどの
ような影響をもたらすかについて述べる。
ような影響をもたらすかについて述べる。
第６図はフィールド酸化膜による容量を考慮した場合
のパッケージ帯電法による破壊試験を実施した時の等価
回路であり、第５図と同一部分は同一符号を付し、説明
を省略する。ここで、フィールド酸化膜容量（以下Cfと
称する）51はフィールド酸化膜の薄膜化と共に大きくな
るため、Cf51に印加される電圧Vf（ｔ）は低下するが、
それ以上にフィールド酸化膜破壊耐圧の低下が大きくな
り、結局フィールド酸化膜破壊を発生させるための印加
電圧VBは低下する。また、入力保護抵抗46を大きくする
と、保護トランジスタの応答時間τが増大することによ
り、フィールド酸化膜の印加電圧Vf（ｔ）の最大値も大
きくなるため、フィールド酸化膜破壊耐圧VBは低下す
る。従って、フィールド酸化膜破壊モードのパッケージ
帯電法による破壊耐圧は、入力保護抵抗46の抵抗値が小
さい程向上することになり、現在検討されている対策は
逆方向である。
のパッケージ帯電法による破壊試験を実施した時の等価
回路であり、第５図と同一部分は同一符号を付し、説明
を省略する。ここで、フィールド酸化膜容量（以下Cfと
称する）51はフィールド酸化膜の薄膜化と共に大きくな
るため、Cf51に印加される電圧Vf（ｔ）は低下するが、
それ以上にフィールド酸化膜破壊耐圧の低下が大きくな
り、結局フィールド酸化膜破壊を発生させるための印加
電圧VBは低下する。また、入力保護抵抗46を大きくする
と、保護トランジスタの応答時間τが増大することによ
り、フィールド酸化膜の印加電圧Vf（ｔ）の最大値も大
きくなるため、フィールド酸化膜破壊耐圧VBは低下す
る。従って、フィールド酸化膜破壊モードのパッケージ
帯電法による破壊耐圧は、入力保護抵抗46の抵抗値が小
さい程向上することになり、現在検討されている対策は
逆方向である。
（発明が解決しようとする問題点） このように、第１図の入力保護抵抗値を大きくする対
策でな入力信号の応答時間の遅れが大きくなり、高速半
導体装置には採用できないという問題点があった。ま
た、集積化が進んだ半導体装置ではフィールド酸化膜が
薄くなってきているため、入力保護抵抗値を大きくする
とパッケージ帯電法において、フィールド酸化膜破壊が
発生しやすくなるという問題点があった。
策でな入力信号の応答時間の遅れが大きくなり、高速半
導体装置には採用できないという問題点があった。ま
た、集積化が進んだ半導体装置ではフィールド酸化膜が
薄くなってきているため、入力保護抵抗値を大きくする
とパッケージ帯電法において、フィールド酸化膜破壊が
発生しやすくなるという問題点があった。
本発明は、以上述べた保護回路による信号の応答時間
の遅れを増大させるという問題点と、フィールドの薄膜
化によるフィールド酸化膜破壊を増大させるという問題
点を除去しながら半導体装置の静電気破壊耐圧の向上を
図り得る静電気破壊防止手段を施した半導体装置を提供
することを目的とする。
の遅れを増大させるという問題点と、フィールドの薄膜
化によるフィールド酸化膜破壊を増大させるという問題
点を除去しながら半導体装置の静電気破壊耐圧の向上を
図り得る静電気破壊防止手段を施した半導体装置を提供
することを目的とする。
（問題点を解決するための手段） 本発明は、上記問題点を解決するために、半導体基体
に形成した被保護トランジスタとしての第１絶縁ゲート
電界効果トランジスタと、前記第１絶縁ゲート電界効果
トランジスタのゲートと入力端子との間に接続された抵
抗手段と、前記抵抗手段と前記第１絶縁ゲート電界効果
トランジスタのゲートとの間にドレインを、基準電位源
に、ゲートとソースを短絡させた第２絶縁ゲート電界効
果トランジスタとを具備し、前記第２絶縁ゲート電界効
果トランジスタのソース及びドレインに挟まれたチャン
ネルは屈曲部のない平行な領域をなし、そのチャンネル
幅Ｗに対するチャンネル長Ｌの比W/Lが12以上であるゲ
ート破壊防止回路を含むようにしたものである。
に形成した被保護トランジスタとしての第１絶縁ゲート
電界効果トランジスタと、前記第１絶縁ゲート電界効果
トランジスタのゲートと入力端子との間に接続された抵
抗手段と、前記抵抗手段と前記第１絶縁ゲート電界効果
トランジスタのゲートとの間にドレインを、基準電位源
に、ゲートとソースを短絡させた第２絶縁ゲート電界効
果トランジスタとを具備し、前記第２絶縁ゲート電界効
果トランジスタのソース及びドレインに挟まれたチャン
ネルは屈曲部のない平行な領域をなし、そのチャンネル
幅Ｗに対するチャンネル長Ｌの比W/Lが12以上であるゲ
ート破壊防止回路を含むようにしたものである。
（作用） 本発明によれば、第１図に示されている静電気破壊防
止回路を備えた半導体装置において、保護トランジスタ
３のチャンネル幅Ｗとチャンネル長Ｌとの比（W/L）が1
2以上となる保護トランジスタを設けることにより、パ
ッケージ帯電法の等価回路（第５図参照）における保護
トランジスタ３の応答時間τを短くすることができる。
保護トランジスタの応答時間τを短くすることにより、
現在、市場で発生しているパッケージ帯電法のモデルに
よる破壊耐圧VBを前記（４）式により向上させることが
できる。また、前記W/Lを大きくすると応答時間τが短
くなる。それはチャンネル幅Ｗを大きくすることによっ
て保護トランジスタ３のオン抵抗を小さくし、飽和電流
値を大きくさせ、ブレークダウン後のVssラインまでの
インピーダンスの低下、パンチスルー抵抗を低下させる
ことができ、更に、チャンネル長Ｌを小さくすることに
より、ブレークダウン後のVssラインまでのインピーダ
ンスの低下及びパンチスルー抵抗の低下を図ることがで
きるためである。
止回路を備えた半導体装置において、保護トランジスタ
３のチャンネル幅Ｗとチャンネル長Ｌとの比（W/L）が1
2以上となる保護トランジスタを設けることにより、パ
ッケージ帯電法の等価回路（第５図参照）における保護
トランジスタ３の応答時間τを短くすることができる。
保護トランジスタの応答時間τを短くすることにより、
現在、市場で発生しているパッケージ帯電法のモデルに
よる破壊耐圧VBを前記（４）式により向上させることが
できる。また、前記W/Lを大きくすると応答時間τが短
くなる。それはチャンネル幅Ｗを大きくすることによっ
て保護トランジスタ３のオン抵抗を小さくし、飽和電流
値を大きくさせ、ブレークダウン後のVssラインまでの
インピーダンスの低下、パンチスルー抵抗を低下させる
ことができ、更に、チャンネル長Ｌを小さくすることに
より、ブレークダウン後のVssラインまでのインピーダ
ンスの低下及びパンチスルー抵抗の低下を図ることがで
きるためである。
（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図は本発明の一実施例を示す半導体装置の構成図
であり、第１図（ａ）はその平面パターン図、第１図
（ｂ）はその等価回路図である。
であり、第１図（ａ）はその平面パターン図、第１図
（ｂ）はその等価回路図である。
図中、１は入力端子、２は多結晶シリコン層からなる
入力保護抵抗、３は保護トランジスタ、４は入力ゲー
ト、５は電源端子（Vcc）、６はVss（GND）端子であ
る。
入力保護抵抗、３は保護トランジスタ、４は入力ゲー
ト、５は電源端子（Vcc）、６はVss（GND）端子であ
る。
ここで、第１図（ａ）図の保護トランジスタ３のチャ
ンネル幅をＷ、チャンネル長をＬとすると、保護トラン
ジスタ３はW/L≧12となるように形成されている。
ンネル幅をＷ、チャンネル長をＬとすると、保護トラン
ジスタ３はW/L≧12となるように形成されている。
この構成による保護回路をもつ半導体装置をパッケー
ジ帯電法に基づいて試験を実施した時の等価回路図を第
５図を用いて説明する。
ジ帯電法に基づいて試験を実施した時の等価回路図を第
５図を用いて説明する。
ここで、第１図（ａ），（ｂ）で示した保護トランジ
スタ３の応答時間をτとし、保護トランジスタ３のゲー
ト・ドレイン間又は入力ゲートでの酸化膜破壊が発生す
ると仮定した場合、破壊耐圧をVBとすると前記（４）式
により、応答時間τと破壊耐圧VBと関係は第７図に示す
ようになる。従って、応答時間τを短くすれば破壊耐圧
が向上することがわかる。
スタ３の応答時間をτとし、保護トランジスタ３のゲー
ト・ドレイン間又は入力ゲートでの酸化膜破壊が発生す
ると仮定した場合、破壊耐圧をVBとすると前記（４）式
により、応答時間τと破壊耐圧VBと関係は第７図に示す
ようになる。従って、応答時間τを短くすれば破壊耐圧
が向上することがわかる。
第８図は第１図（ａ）の保護回路パターン構成をと
り、保護トランジスタ３のW/Lを変化させることによっ
て、保護トランジスタ３の応答時間τを変え、そのW/L
とパッケージ帯電法による破壊耐圧VBとの関係を示す試
験データである。このデータから理解されるように、W/
Lが12以上になると、保護トランジスタ３のゲート・ド
レイン間又は入力ゲートでの酸化膜破壊は、ゲート酸化
膜の膜厚が薄くなったとしても発生し難くなり、パッケ
ージ帯電法による破壊耐圧は28PINDIPプラスチックパッ
ケージ封入品にて1000Vを越える。パッケージ帯電法に
よる破壊耐圧800V以下の製品は（28PINDIPプラスチック
パッケージ封入品）組立工程において、静電気破壊不良
発生することが確認されている。従って、この実施例に
よる保護回路パターン構成をとれば、入力保護抵抗値を
大きくしなくてもパッケージ帯電法による破壊耐圧の実
際の組立、市場工程で問題を起こさない程度まで向上さ
せることが可能である。一方、入力保護抵抗（例えば、
多結晶シリコン層で実施できる）と、シリンコン基板と
の間のフィールド酸化膜が薄くなってくると、入力保護
抵抗値を大きくして、保護トランジスタ３のゲートドレ
イン間又は入力ゲートでの酸化膜破壊を防止すること
は、パッケージ帯電法試験においては、フィールド酸化
膜破壊を起こし、破壊耐圧としてはかえって低下するこ
とは既に述べた通りであるが、第９図でこの事実を裏付
ける。この図は入力保護抵抗（ここでは、多結晶シリコ
ン層）値のみ異なる２つの製品でのパッケージ帯電法試
験の破壊耐圧を示したものである。このデータから理解
できるように、保護トランジスタ３のW/Lを12以下とし
たまま、入力保護抵抗12の抵抗値を大きく（２倍）する
と、破壊耐圧は低下する。
り、保護トランジスタ３のW/Lを変化させることによっ
て、保護トランジスタ３の応答時間τを変え、そのW/L
とパッケージ帯電法による破壊耐圧VBとの関係を示す試
験データである。このデータから理解されるように、W/
Lが12以上になると、保護トランジスタ３のゲート・ド
レイン間又は入力ゲートでの酸化膜破壊は、ゲート酸化
膜の膜厚が薄くなったとしても発生し難くなり、パッケ
ージ帯電法による破壊耐圧は28PINDIPプラスチックパッ
ケージ封入品にて1000Vを越える。パッケージ帯電法に
よる破壊耐圧800V以下の製品は（28PINDIPプラスチック
パッケージ封入品）組立工程において、静電気破壊不良
発生することが確認されている。従って、この実施例に
よる保護回路パターン構成をとれば、入力保護抵抗値を
大きくしなくてもパッケージ帯電法による破壊耐圧の実
際の組立、市場工程で問題を起こさない程度まで向上さ
せることが可能である。一方、入力保護抵抗（例えば、
多結晶シリコン層で実施できる）と、シリンコン基板と
の間のフィールド酸化膜が薄くなってくると、入力保護
抵抗値を大きくして、保護トランジスタ３のゲートドレ
イン間又は入力ゲートでの酸化膜破壊を防止すること
は、パッケージ帯電法試験においては、フィールド酸化
膜破壊を起こし、破壊耐圧としてはかえって低下するこ
とは既に述べた通りであるが、第９図でこの事実を裏付
ける。この図は入力保護抵抗（ここでは、多結晶シリコ
ン層）値のみ異なる２つの製品でのパッケージ帯電法試
験の破壊耐圧を示したものである。このデータから理解
できるように、保護トランジスタ３のW/Lを12以下とし
たまま、入力保護抵抗12の抵抗値を大きく（２倍）する
と、破壊耐圧は低下する。
次に、第10図は本発明の第２の実施例を示す半導体装
置の平面パターン図であり、第１図と同一部分は同一符
号を付すことにより、説明を省略する。なお、７はＰ型
シリコン基板中に形成されたＮ型拡散抵抗である。ここ
で、保護トランジスタ３のチャンネル幅をＷ、チャンネ
ル長をＬとするとW/L≧12となるような保護トランジス
タを形成するようにしている。
置の平面パターン図であり、第１図と同一部分は同一符
号を付すことにより、説明を省略する。なお、７はＰ型
シリコン基板中に形成されたＮ型拡散抵抗である。ここ
で、保護トランジスタ３のチャンネル幅をＷ、チャンネ
ル長をＬとするとW/L≧12となるような保護トランジス
タを形成するようにしている。
第11図は第10図における保護回路パターン構成をと
り、保護トランジスタ３のW/Lを変化させることによっ
て、保護トランジスタ３の応答時間τを変え、そのW/L
とパッケージ帯電法による破壊耐圧VBとの関係を示す試
験データである。このデータから理解されるように、W/
Lが12以上になると保護トランジスタ３のゲート・ドレ
イン間又は入力ゲートでの酸化膜破壊はゲート酸化膜の
膜厚が薄くなっても発生し難くなり、パッケージ帯電法
による破壊耐圧は28PINDIPプラスチックパッケージ封入
品にて前記第１の実施例と同様1000V以上となる。従っ
て、この実施例の構成をとっても前記第１と実施例と同
様、入力保護Ｎ型拡散抵抗７の抵抗値を大きくすること
なしに、パッケージ帯電法による破壊耐圧は実際の組
立、市場工程で問題を起こさない程度まで向上させるこ
とができる。
り、保護トランジスタ３のW/Lを変化させることによっ
て、保護トランジスタ３の応答時間τを変え、そのW/L
とパッケージ帯電法による破壊耐圧VBとの関係を示す試
験データである。このデータから理解されるように、W/
Lが12以上になると保護トランジスタ３のゲート・ドレ
イン間又は入力ゲートでの酸化膜破壊はゲート酸化膜の
膜厚が薄くなっても発生し難くなり、パッケージ帯電法
による破壊耐圧は28PINDIPプラスチックパッケージ封入
品にて前記第１の実施例と同様1000V以上となる。従っ
て、この実施例の構成をとっても前記第１と実施例と同
様、入力保護Ｎ型拡散抵抗７の抵抗値を大きくすること
なしに、パッケージ帯電法による破壊耐圧は実際の組
立、市場工程で問題を起こさない程度まで向上させるこ
とができる。
なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
（発明の効果） 以上、詳細に説明したように、本発明によれば、入出
力信号の応答時間を延ばすことなく、保護回路としての
応答を速くできるため、回路動作時間を保護回路のため
に増大させることなく、パッケージ帯電法による静電気
破壊耐圧を向上させることができる。
力信号の応答時間を延ばすことなく、保護回路としての
応答を速くできるため、回路動作時間を保護回路のため
に増大させることなく、パッケージ帯電法による静電気
破壊耐圧を向上させることができる。
一方、今後、フィールド酸化膜が薄膜化するにつれ
て、パッケージ帯電法によるフィールド酸化膜破壊モー
ドによる破壊耐圧の低下を防止することができる。
て、パッケージ帯電法によるフィールド酸化膜破壊モー
ドによる破壊耐圧の低下を防止することができる。
第１図は本発明の一実施例を示す半導体装置の構成図、
第２図は従来の絶縁ゲート電界効果形半導体装置の入力
端子におけるゲート絶縁膜の静電気破壊防止を施した回
路図、第３図は従来の半導体装置の静電気破壊耐圧を測
定するための試験方法としての人体放電法の回路図、第
４図は従来の半導体装置の静電気破壊耐圧を測定するた
めの試験方法としてのパッケージ帯電法の構成図、第５
図は静電気破壊防止を施した半導体装置がパッケージ帯
電法での破壊試験を実施した時の等価回路図、第６図は
フィールド酸化膜による容量を考慮した場合のパッケー
ジ帯電法による破壊試験を実施した時の等価回路、第７
図は破壊耐圧の応答時間への依存特性図、第８図は破壊
耐圧の保護トランジスタのW/L依存特性図、第９図は入
力保護抵抗値と破壊耐圧との特性図、第10図は本発明の
第２の実施例を示す半導体装置の平面パターン図、第11
図は破壊耐圧の保護トランジスタW/L依存特性図であ
る。 １……入力端子、２……入力保護抵抗（多結晶シリコン
層）、３……保護トランジスタ、４……入力ゲート、５
……Vcc（電源）端子、６……Vss（GND）端子、７……
Ｎ型拡散抵抗。
第２図は従来の絶縁ゲート電界効果形半導体装置の入力
端子におけるゲート絶縁膜の静電気破壊防止を施した回
路図、第３図は従来の半導体装置の静電気破壊耐圧を測
定するための試験方法としての人体放電法の回路図、第
４図は従来の半導体装置の静電気破壊耐圧を測定するた
めの試験方法としてのパッケージ帯電法の構成図、第５
図は静電気破壊防止を施した半導体装置がパッケージ帯
電法での破壊試験を実施した時の等価回路図、第６図は
フィールド酸化膜による容量を考慮した場合のパッケー
ジ帯電法による破壊試験を実施した時の等価回路、第７
図は破壊耐圧の応答時間への依存特性図、第８図は破壊
耐圧の保護トランジスタのW/L依存特性図、第９図は入
力保護抵抗値と破壊耐圧との特性図、第10図は本発明の
第２の実施例を示す半導体装置の平面パターン図、第11
図は破壊耐圧の保護トランジスタW/L依存特性図であ
る。 １……入力端子、２……入力保護抵抗（多結晶シリコン
層）、３……保護トランジスタ、４……入力ゲート、５
……Vcc（電源）端子、６……Vss（GND）端子、７……
Ｎ型拡散抵抗。
Claims (3)
- 【請求項１】（ａ）半導体基体に形成した被保護トラン
ジスタとしての第１絶縁ゲート電界効果トランジスタ
と、 （ｂ）前記第１絶縁ゲート電界効果トランジスタのゲー
トと入力端子との間に接続された抵抗手段と、 （ｃ）前記抵抗手段と前記第１絶縁ゲート電界効果トラ
ンジスタのゲートとの間にドレインを、基準電位源に、
ゲートとソースを短絡させた第２絶縁ゲート電界効果ト
ランジスタとを具備し、 （ｄ）前記第２絶縁ゲート電界効果トランジスタのソー
ス及びドレインに挟まれたチャンネルは屈曲部のない平
行な領域をなし、そのチャンネル幅Ｗに対するチャンネ
ル長Ｌの比W/Lが12以上であるゲート破壊防止回路を含
む半導体装置。 - 【請求項２】前記抵抗手段は、拡散層で構成されている
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】前記抵抗手段は、多結晶シリコン層で構成
されていることを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012290A JP2545527B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
| US07/403,026 US4924280A (en) | 1987-01-23 | 1989-09-01 | Semiconductor fet with long channel length |
| US07/473,740 US4987464A (en) | 1987-01-23 | 1990-02-02 | Encapsulated FET semiconductor device with large W/L ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012290A JP2545527B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181377A JPS63181377A (ja) | 1988-07-26 |
| JP2545527B2 true JP2545527B2 (ja) | 1996-10-23 |
Family
ID=11801212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012290A Expired - Lifetime JP2545527B2 (ja) | 1987-01-23 | 1987-01-23 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4924280A (ja) |
| JP (1) | JP2545527B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861652A (en) * | 1996-03-28 | 1999-01-19 | Symbios, Inc. | Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering |
| US7274076B2 (en) * | 2003-10-20 | 2007-09-25 | Micron Technology, Inc. | Threshold voltage adjustment for long channel transistors |
| US7002219B1 (en) * | 2003-12-09 | 2006-02-21 | Xilinx, Inc. | Electrical fuse for integrated circuits |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673427A (en) * | 1970-02-02 | 1972-06-27 | Electronic Arrays | Input circuit structure for mos integrated circuits |
| JPS5299786A (en) * | 1976-02-18 | 1977-08-22 | Agency Of Ind Science & Technol | Mos integrated circuit |
| JPS53121579A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Semiconductor integrated circuit |
| JPS5910587B2 (ja) * | 1977-08-10 | 1984-03-09 | 株式会社日立製作所 | 半導体装置の保護装置 |
| JPS54124686A (en) * | 1978-03-20 | 1979-09-27 | Nec Corp | Mos transistor and its production |
| JPS5712558A (en) * | 1980-06-25 | 1982-01-22 | Sanyo Electric Co Ltd | Mos transistor having high withstand voltage |
| JPS5730351A (en) * | 1980-07-30 | 1982-02-18 | Nec Corp | Resin-sealed type semiconductor device |
| JPS57109375A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Mis type transistor protection circuit |
| JPS58123763A (ja) * | 1982-01-19 | 1983-07-23 | Nissan Motor Co Ltd | 半導体集積回路のゲ−ト保護回路 |
| JPS58161374A (ja) * | 1982-03-19 | 1983-09-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6073375A (ja) * | 1983-09-30 | 1985-04-25 | Oki Electric Ind Co Ltd | 半導体装置の試験方法 |
| US4692781B2 (en) * | 1984-06-06 | 1998-01-20 | Texas Instruments Inc | Semiconductor device with electrostatic discharge protection |
| US4833513A (en) * | 1985-01-20 | 1989-05-23 | Tdk Corporation | MOS FET semiconductor device having a cell pattern arrangement for optimizing channel width |
| NL8501720A (nl) * | 1985-06-14 | 1987-01-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker. |
| JPS61292352A (ja) * | 1985-06-20 | 1986-12-23 | Sanyo Electric Co Ltd | 入力保護回路 |
-
1987
- 1987-01-23 JP JP62012290A patent/JP2545527B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-01 US US07/403,026 patent/US4924280A/en not_active Expired - Lifetime
-
1990
- 1990-02-02 US US07/473,740 patent/US4987464A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63181377A (ja) | 1988-07-26 |
| US4924280A (en) | 1990-05-08 |
| US4987464A (en) | 1991-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |