JPS63181377A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置に係り、特に、絶縁ゲート電界効
果形半導体装置における入力ゲートの静電気破壊防止に
関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば、特開昭
５３−１２１５７９号などに示されるものがあった。

第２図は係る従来の絶縁ゲート電界効果形半導体装置の
入力端子におけるゲート絶縁膜の静電気破壊防止を施し
た回路図であり、図中、１１は入力端子、１２は人力保
護抵抗、１３は保護トランジスタ、１４は入力ゲート、
１５は電源端子（Ｖｃｃ）　、１６はＧＮＤ電源端子（
Ｖｓｓ）　、１７は被保護トランジスタである。

ここでは説明を簡略にするために入力保護抵抗１２は多
結晶シリコン層で構成されている。この入力保護抵抗と
して不純物拡散シリコン層を用いている場合には、電源
（Ｖｃｃ）又はＧＮＤ（Ｖｓｓ）に対し、その抵抗成分
と並列にダイオードを連ねたものと考えればよい。

第３図は従来の半導体装置の静電気破壊耐圧を測定する
ための試験方法としての人体放電法の回路図であり、図
中、２１は印加電源、２２は人体等価容量、２３は放電
抵抗、２４は被測定物、２５は被測定端子、２６は電源
又はＧＮＤ端子、２７はスイッチ機構である。

第４図は従来の半導体装置の静電気破壊耐圧を測定する
ための試験方法としてのパフケージ帯電法の構成図であ
り、図中、３１は印加電源、３２は金属電極、３３は被
測定物、３４は被測定端子、３５はスイッチ機構、３６
は被放電物体等価インピーダンス、３７は接地端子であ
る。

なお、上記の第３図及び第４図に示される技術としては
、例えば、特開昭６０−７３３７５号などが挙げられる
。

ところで、従来は第３図の人体放電法が広〈実施されて
いたが、最近は組立工程の自動化などにより、第４図の
パッケージ帯電法による半導体装置による評価が市場に
おいて発生する静電気破壊現象を正確にモニタしている
ことが確認されてきており、普及してきている。

そこで、パッケージ帯電法での破壊耐圧を向上させるこ
とは急務ではあるが、まだ、殆ど研究されていないのが
実情である。

第５図は静電気破壊防止を施した半導体装置がパンケー
ジ帯電法での破壊試験を実施した時の等価回路図である
。

図中、４１は印加電源（第４図の印加電源３１に対応す
る）、４２はパフケージ容量、４３はデバイスパラメー
ター、４４は酸化膜容量（第２図の保護トランジスタ１
３のゲート・ドレイン間容蛋＋被保護トランジスタ１７
の入力ゲート酸化膜容ｆｆ１）　、４５は保護トランジ
スタ（第２図の保護トランジスタ１３に対応する）のオ
ン抵抗又はバンチスルー抵抗、４６は入力保護抵抗（第
２図の入力保護抵抗１２に対応する）、４７はスイッチ
機構（第４図のスイッチ機構３５に対応する）、４８は
接地端子（第４図の接地端子３７に対応する）、４９は
保護トランジスタ（第２図の保護トランジスタ１３と対
応する）（応答時間を−で）である、なお、第５図では
被放電物体等価インピーダンスＺ（第４図の被放電物体
等価インピーダンス３Ｇ）が省略されている。これはｆ
Ｕ立工程の自動機による半導体装置の静電気破壊現象が
入出力端子から機械筐体への放電であるため、被放電物
体等価インピーダンスＺ＃Ｏと考えて差し支えないため
である。

さて、第５図において、スイッチ機構４７がオンされた
時刻をｔ＝Ｑ。とすると酸化膜容１４４に加わる電圧Ｖ
　ｏｘ　（ｔ）は （ｉ）０＋≦ｔ〈τ ・・・　　（ｌン （ｉｉ）ｔ≧τ ・・・（２） ・・・（３） となる、ここで、Ｖは印加電圧、Ｃｐはパンケージ容量
、Ｃｏｘは酸化膜容量、Ｒは入力保護抵抗、Ｑ。

は（＝τでの酸化膜容量　Ｃｏｘの蓄積電荷、ａ、ｂ。

Ａ、Ｂは回路定数によって決定される定数である。

このパッケージ帯電法による破壊箇所は、殆ど第２図で
示した保護トランジスタ１３、同じく入力ゲートでの被
保護トランジスタ１７のゲート酸化膜破壊となる。

一方、酸化膜破壊は一般には電界的破壊であるため酸化
膜容量４４に加わる電圧Ｖｏｘ　（ｔ）の最大値によっ
て決定される。また、前記（１）　、　（２）　、　（
３）式より酸化膜容量４４に加わる電圧Ｖｏｘ（ｔ）は
【＝τの時最大値をとる。酸化膜が破壊するための電圧
は膜質、膜厚が同等であれば一定値となる。そこで、Ｖ
ｏｘ　（τ）が酸化膜破壊電圧Ｖｏｘｂになるための印
加電圧Ｖｌは以下の式で示される。

・・・（４） ここで、ｖ８は破壊耐圧、Ｖｏｘｂは酸化膜破壊電圧、
τは保護トランジスタの応答時間である。

ところで、前記したように従来パフケージ帯電法による
破壊耐圧向上のための保護装置の検討はなされておらず
、むしろ第３図の人体放電法での破壊耐圧向上対策が検
討されていた。第２図の保護回路における人体放電法の
破壊箇所は入力保護抵抗の溶断が殆どであるため、耐圧
向上対策としては、入力保７Ｊｉｔｇ抗値を大きくして
、消費電力を低下させることが検討されてきた。この入
力保護抵抗値を大きくする対策は、現在、市場において
発生している半導体装置の静電気破壊現象であるパンケ
ージ帯電法のモデルによる破壊耐圧も、前記（４）式よ
り向上する。他方、現在半導体装置においては集積化へ
の技術的発展が著しく、この結果、縦方向の集積化とし
て、ゲート酸化膜、フィールド酸化膜等の薄酸化も進ん
でいる。前者の薄膜化は前記（４）式のＶｏｘｂの低下
につながるものであるため、パ・７ケージ帯電法による
破壊耐圧は急激に低下する。

次に、後者、即ち、フィールド酸化膜の薄膜化はどのよ
うな影響をもたらすかについて述べる。

第６図はフィールド酸化膜による容量を考慮した場合の
パッケージ帯電法による破壊試験を実施した時の等価回
路であり、第５図と同一部分は同一符号を付し、説明を
省略する。ここで、フィールド酸化膜容量（以下Ｃｆと
称する）５１はフィールド酸化膜の薄膜化と共に大きく
なるため、Ｃｆ５１に印加される電圧Ｖｆ（ｔ）は低下
するが、それ以上にフィールド酸化膜破壊耐圧の低下が
大きくなり、結局フィールド酸化膜破壊を発生させるた
めの印加電圧Ｖ、は低下する。また、入力保護抵抗４６
を大きくすると、保護トランジスタの応答時間τが増大
することにより、フィールド酸化膜の印加電圧Ｖｆ（ｔ
）の最大値も大きくなるため、フィールド酸化膜破壊耐
圧Ｖ、は低下する。従って、フィールド酸化膜破壊モー
ドのパッケージ帯電法による破壊耐圧は、入力保護抵抗
４６の抵抗値が小さい程向上することになり、現在検討
されている対策は逆方向である。

（発明が解決しようとする問題点） このように、第１図の入力保護抵抗値を大きくする対策
では人力信号の応答時間の遅れが大きくなり、高速半導
体装置には採用できないという問題点があった。また、
集積化が進んだ半導体装置ではフィールド酸化膜が薄く
なってきているため、入力保護抵抗値を大きくするとパ
ンケージ帯電法において、フィールド酸化膜破壊が発生
しやすくなるという問題点があった。

本発明は、以上述べた保護回路による信号の応答時間の
遅れを増大させるという問題点と、フィールド酸化膜の
薄膜化によるフィールド酸化膜破壊を増大させるという
問題点を除去しながら半導体装置の静電気破壊耐圧の向
上を図り得る静電気破壊防止手段を施した半導体装置を
提供することを目的とする。

（問題点を解決するための手段） 本発明は、上記問題点を解決するために、半導体基体に
形成した第１の絶縁ゲート電界効果トランジスタのゲー
トと入力端子との間にドレインを、基準電位源に、ゲー
トとソースを短絡させた第２絶縁ゲート電界効果トラン
ジスタを接続したゲート破壊防止回路を含む半導体装置
において、前記した第２絶縁ゲート電界効果トランジス
タのチャンネル幅Ｗ対チャンネル長しの比がＷ／Ｌ≧１
２になるようにしたものである。

（作用） 本発明によれば、第１図に示されている静電気破壊防止
回路を備えた半導体装置において、保護トランジスタ３
のチャンネル幅Ｗとチャンネル長しとの比（Ｗ／Ｌ）が
１２以上となる保護トランジスタを設けることにより、
パッケージ帯電法の等価回路（第５図参照）における保
護トランジスタ３の応答時間τを短くすることができる
。保護トランジスタの応答時間τを短くすることにより
、現在、市場で発生しているパッケージ帯電法のモデル
による破壊耐圧Ｖ、を前記（４）式により向上させるこ
とができる。また、前記Ｗ／Ｌを大きくすると応答時間
τが短くなる。それはチャンネル幅Ｗを大きくすること
によって保護トランジスタ３のオン抵抗を小さくし、飽
和電流値を大きくさせ、ブレークダウン後のＶｓｓライ
ンまでのインピーダンスの低下、パンチスルー抵抗を低
下させることができ、更に、チャンネル長りを小さくす
ることにより、ブレークダウン後のＶｓｓラインまでの
インピーダンスの低下及びパンチスルー抵抗の低下を図
ることができるためである。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の一実施例を示す半導体装置の構成図で
あり、第１図（ａ）はその平面パターン図、第１図（ｂ
）はその等価回路図である。

図中、１は入力端子、２は多結晶シリコン層からなる入
力保護抵抗、３は保護トランジスタ、４は入力ゲート、
５は電源端子（Ｖｃｃ　）　、６はＶｓｓ（ＧＮＤ）端
子である。

ここで、第１図（ａ）図の保護トランジスタ３のチャン
ネル幅をＷ、チャンネル長をＬとすると、保護トランジ
スタ３はＷ／Ｌ≧１２となるように形成されている。

この構成による保護回路をもつ半導体装置をパッケージ
帯電法に基づいて試験を実施した時の等価回路図を第５
図を用いて説明する。

ここで、第１図（ａ）　、　（ｂ）で示した保護トラン
ジスタ３の応答時間をτとし、保護トランジスタ３のゲ
ート・ドレイン間又は入力ゲートでの酸化膜破壊が発生
すると仮定した場合、破壊耐圧をＶ。

とすると前記（４）式により、応済時間τと破壊耐圧Ｖ
、との関係は第７図に示すようになる。従って、応答時
間τを短くすれば破壊耐圧が向上することがわかる。

第８図は第１図（ａ）の保護回路パターン構成をとり、
保護トランジスタ３のＷ／Ｌを変化させることによって
、保護トランジスタ３の応答時間τを変え、そのＷ／Ｌ
とパッケージ帯電法による破壊耐圧Ｖ、との関係を示す
試験データである。このデータから理解されるように、
Ｗ／Ｌが１２以上になると、保護トランジスタ３のゲー
ト・ドレイン間又は入力ゲートでの酸化膜破壊は、ゲー
ト酸化膜の膜厚が薄くなったとしても発生し難くなり、
パッケージ帯電法による破壊耐圧は２８ＰＩＮＯＩＰプ
ラスチツクパンケ一ジ封入品にて１０００　Ｖを越える
。

パッケージ帯電法による破壊耐圧８００　Ｖ以下の製品
は（２８ＰＩＮＤＩＰプラスチツクパツケ一ジ封入品）
組立工程において、静電気破壊不良発生することが確認
されている。従って、この実施例による保護回路パター
ン構成をとれば、入力保護抵抗値を大きくしなくてもパ
ッケージ帯電法による破壊耐圧を実際の組立、市場工程
で問題を起こさない程度まで向上させることが可能であ
る。一方、入力保護抵抗（例えば、多結晶シリコン層で
実施できる）と、シリコン基板との間のフィールド酸化
膜が薄くなってくると、入力保護抵抗値を大きくして、
保護トランジスタ３のゲートドレイン間又は入力ゲート
での酸化膜破壊を防止することは、パンケージ帯電性試
験においては、フィールド酸化膜破壊を起こし、破壊耐
圧としてはかえって低下することは既に述べた通りであ
るが、第９図でこの事実を裏付ける。この図は入力保護
抵抗（ここでは、多結晶シリコンＩ！１り値のみ異なる
２つの製品でのパンケージ帯電性試験の破壊耐圧を示し
たものである。このデータから理解できるように、保護
トランジスタ３のＷ／Ｌを１２以下としたまま、入力保
護抵抗１２の抵抗値を大きく　（２倍）すると、破壊耐
圧は低下する。

次に、第１０図は本発明の第２の実施例を示す半導体装
置の平面パターン図であり、第１図と同一部分は同一符
号を付すことにより、説明を省略する。なお、７はＰ型
シリコン基板中に形成されたＮ型拡散抵抗である。ここ
で、保護トランジスタ３のチャンネル幅をＷ１チャンネ
ル長をＬとするとＷ／Ｌ≧１２となるような保護トラン
ジスタを形成するようにしている。

第１１図は第１０図における保護回路パターン構成をと
り、保護トランジスタ３のＷ／Ｌを変化させることによ
って、保護トランジスタ３の応答時間τを変え、そのＷ
／Ｌとパッケージ帯電法による破壊耐圧Ｖ、との関係を
示す試験データである。

このデータから理解されるように、Ｗ／Ｌが１２以上に
なると保護トランジスタ３のゲート・ドレイン間又は入
力ゲートでの酸化膜破壊はゲート酸化膜のＩＩ！厚が薄
くなっても発生し難くなり、パンケージ帯電法による破
壊耐圧は２８ＰＩＮＯＩＰプラスチツクパツケ一ジ封入
品にて前記第１の実施例と同様１０００Ｖ以上となる。

従って、この実施例の構成をとっても前記第１の実施例
と同様、入力保護Ｎ型拡散抵抗７の抵抗値を大きくする
ことなしに、パンケージ帯電法による破壊耐圧は実際の
組立、市場工程で問題を起こさない程度まで向上させる
ことができる。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、入出力
信号の応答時間を延ばすことなく、保護回路としての応
答を速くできるため、回路動作時間を保護回路のために
増大させることなく、パッケージ帯電法による静電気破
壊耐圧を向上させることができる。

一方、今後、フィールド酸化膜が薄膜化するにつれて、
パッケージ帯電法によるフィールド酸化膜破壊モードに
よる破壊耐圧の低下を防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置の構成図、
第２図ｔよ従来の絶縁ゲート電界効果形半導体装置の入
力端子におけるゲート絶縁膜の静電気破壊防止を施した
回路図、第３図は従来の半導体装置の静電気破壊耐圧を
測定するための試験方法としての人体放電法の回路図、
第４図は従来の半導体装置の静電気破壊耐圧を測定する
ための試験方法としてのパッケージ帯電法の構成図、第
５図は静電気破壊防止を施した半導体装置がバフケージ
帯電法での破壊試験を実施した時の等価回路図、第６図
はフィールド酸化膜による容量を考慮した場合のパッケ
ージ帯電法による破壊試験を実施した時の等価回路、第
７図は破壊耐圧の応答時間への依存特性図、第８図は破
壊耐圧の保護トランジスタのＷ／Ｌ依存特性図、第９図
は入力保護抵抗値と破壊耐圧との特性図、第１０図は本
発明の第２の実施例を示す半導体装置の平面パターン図
、第１１図は破壊耐圧の保護トランジスタＷ／Ｌ依存特
性図である。 １・・・入力端子、２・・・入力保護抵抗（多結晶シリ
コンＮ）、３・・・保護トランジスタ、４・・・入力ゲ
ート、５−　Ｖｃｃ　（？１ｔＡ）端子、６　・”　Ｖ
ｓｓ（ＧＮＤ）端子、７・・・Ｎ型拡散抵抗。

Claims (1)

【特許請求の範囲】
1. 　半導体基体に形成した第１絶縁ゲート電界効果トラン
   ジスタのゲートと入力端子との間にドレインを、基準電
   位源に、ゲートとソースを短絡させた第２絶縁ゲート電
   界効果トランジスタを接続したゲート破壊防止回路を含
   む半導体装置において、前記第２絶縁ゲート電界効果ト
   ランジスタのチャンネル幅Ｗに対するチャンネル長Ｌの
   比Ｗ／Ｌが１２以上であることを特徴とする半導体装置
   。