JPS6073375A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本うら明は半導体装置の試験方法に関し、詳しくは、誘
電体包囲容器を有する半導体装置の静電気破壊現象を正
しくモニターするための半導体装置のｒｉｂ’ ”ｔｊ
ｉ、気破壊試験方法に関するものである。
電体包囲容器を有する半導体装置の静電気破壊現象を正
しくモニターするための半導体装置のｒｉｂ’ ”ｔｊ
ｉ、気破壊試験方法に関するものである。
（従来技術）
従来の半導体装置の静電気破壊試験方法は、人体放電法
と、チャージデバイス法とがある。前者、即ち人体放電
法を第１図に示す。人体容量は１００〜２００ｐＦと言
われている。そこで、第１図に於いては、この容量値に
相当した静電容量Ｃ１）に切替えスイッチＳＷ１を介し
て直流電圧源↓よシ蓄電する。その後、切替えスイッチ
ＳＷＩを切替えることによシ、前記蓄電電荷を、人体の
内部抵抗を想定した抵抗Ｒ，を介して半導体装置名の入
出力端子２ａより半導体装置Ｚ内に注入する。そのとき
、静電容量ｃＤの他の一方の端子３ｂは直流電圧源↓の
ＧＮＤ端子ｉｂに接続されておル、半導体装置４の電源
端子２ｂも直流電圧源Ｊ−のＧＮＤ端子１ｂと電気的に
短絡されている。そこで、半導体装置７の入出力端子２
ａよシ注入された電荷は、半導体装置ｇ内部を通過し電
源端子２ｂへ逃げる。この時の電荷放電経路を第２図に
示しである。第２図では、半導体装置７内部のダイオー
ドＤが応答するまでの電流経路が矢印１１で、またダイ
オードＤが応答したあとの゛ｍ、流経路が矢印■２で示
される。そして、このようにして電荷を放電させた後、
半導体装置名が破壊しているか否かを判定する。
と、チャージデバイス法とがある。前者、即ち人体放電
法を第１図に示す。人体容量は１００〜２００ｐＦと言
われている。そこで、第１図に於いては、この容量値に
相当した静電容量Ｃ１）に切替えスイッチＳＷ１を介し
て直流電圧源↓よシ蓄電する。その後、切替えスイッチ
ＳＷＩを切替えることによシ、前記蓄電電荷を、人体の
内部抵抗を想定した抵抗Ｒ，を介して半導体装置名の入
出力端子２ａより半導体装置Ｚ内に注入する。そのとき
、静電容量ｃＤの他の一方の端子３ｂは直流電圧源↓の
ＧＮＤ端子ｉｂに接続されておル、半導体装置４の電源
端子２ｂも直流電圧源Ｊ−のＧＮＤ端子１ｂと電気的に
短絡されている。そこで、半導体装置７の入出力端子２
ａよシ注入された電荷は、半導体装置ｇ内部を通過し電
源端子２ｂへ逃げる。この時の電荷放電経路を第２図に
示しである。第２図では、半導体装置７内部のダイオー
ドＤが応答するまでの電流経路が矢印１１で、またダイ
オードＤが応答したあとの゛ｍ、流経路が矢印■２で示
される。そして、このようにして電荷を放電させた後、
半導体装置名が破壊しているか否かを判定する。
しかるに、この試験法では、■静電容量ｃＤが１００〜
２００ 、、Ｆと非常に大きいため、半導体装置７内部
のダイオードＤが応答してからの電流量によるダイオー
ドＤ、抵抗Ｒ１の熱的破壊現象をモニターすることにな
る、■電流経路は半導体装ｉｔ ２のパッケージ容量Ｃ
ｐとは無関係に形成され、従って人体に蓄電された電荷
が入出力端子２ａから注入され、電源端子２ｂに抜ける
破壊のモードとしての試験としては役に立つが、フィー
ルドなどで発生しているパッケージにチャージした摩擦
静電気などが入出力端子２ａを通って放電する静電気破
壊現象はモニターしえないという欠点があった。尚、フ
ィールドでの静電気破壊現象は後者が殆んどである。
２００ 、、Ｆと非常に大きいため、半導体装置７内部
のダイオードＤが応答してからの電流量によるダイオー
ドＤ、抵抗Ｒ１の熱的破壊現象をモニターすることにな
る、■電流経路は半導体装ｉｔ ２のパッケージ容量Ｃ
ｐとは無関係に形成され、従って人体に蓄電された電荷
が入出力端子２ａから注入され、電源端子２ｂに抜ける
破壊のモードとしての試験としては役に立つが、フィー
ルドなどで発生しているパッケージにチャージした摩擦
静電気などが入出力端子２ａを通って放電する静電気破
壊現象はモニターしえないという欠点があった。尚、フ
ィールドでの静電気破壊現象は後者が殆んどである。
次に、チャージデバイス法を第３図に示す。半導体装＠
７の電源端子２ｂをスイッチＳＷ２を介して直流電圧源
上の電圧端子１ａＫ電気的に接続し、パッケージ表面に
接する金属電極４を直流電圧源１のＧＮＤ端子１ｂに電
気的に接続する。この結線によって、スイッチＳＷ２を
オンすることによシ、直流電圧源１でパッケージ容量Ｃ
ｐＫ蓄電できるようになる。そこで、スイッチＳ Ｗ
２をオンしてパッケージ容量ｃＰを蓄電する。次に、電
源端子２ｂと直流電圧源１の電圧端子１ａとをスイッチ
ＳＷ２を用いて開放する一方、半導体装置名の入出力端
子２ａと、適当な値をもつ抵抗ＲＥの一端とを、それら
の相互間に介在されたスイッチＳＷ３のオ／によシ短絡
する。ここで、抵抗ＲＩ８の他端は、直流電圧源ＪのＧ
ＮＤ端子１ｂと電気的に短絡されている。したがって、
スイッチＳＷ２を開く一方、スイッチＳＷ３を閉じると
、パッケージ容量、ＣＰに蓄電された電荷が、半導体装
置名の電源端子２ｂから注入され、半導体装＠７内部を
通過し、入出力端子２ａ、スイッチＳＷ３及び抵抗ＢＥ
を通って直流電圧源↓のＧＮＤ端子１ｂへ放電される。
７の電源端子２ｂをスイッチＳＷ２を介して直流電圧源
上の電圧端子１ａＫ電気的に接続し、パッケージ表面に
接する金属電極４を直流電圧源１のＧＮＤ端子１ｂに電
気的に接続する。この結線によって、スイッチＳＷ２を
オンすることによシ、直流電圧源１でパッケージ容量Ｃ
ｐＫ蓄電できるようになる。そこで、スイッチＳ Ｗ
２をオンしてパッケージ容量ｃＰを蓄電する。次に、電
源端子２ｂと直流電圧源１の電圧端子１ａとをスイッチ
ＳＷ２を用いて開放する一方、半導体装置名の入出力端
子２ａと、適当な値をもつ抵抗ＲＥの一端とを、それら
の相互間に介在されたスイッチＳＷ３のオ／によシ短絡
する。ここで、抵抗ＲＩ８の他端は、直流電圧源ＪのＧ
ＮＤ端子１ｂと電気的に短絡されている。したがって、
スイッチＳＷ２を開く一方、スイッチＳＷ３を閉じると
、パッケージ容量、ＣＰに蓄電された電荷が、半導体装
置名の電源端子２ｂから注入され、半導体装＠７内部を
通過し、入出力端子２ａ、スイッチＳＷ３及び抵抗ＢＥ
を通って直流電圧源↓のＧＮＤ端子１ｂへ放電される。
この時の電流経路を第４図に示す。
この第４図においては、半導体装置２内部のダイオー、
ド」〕が応答するまでの電流経路が矢印工、で、またダ
イオードＤが応答したあとの電流経路が矢印■４で示さ
れる。そして、このようにして電荷を放電させた後、半
導体装置ヱが破壊しているか否かを判定する。なお、前
記放電電圧は保証電圧に設定される。
ド」〕が応答するまでの電流経路が矢印工、で、またダ
イオードＤが応答したあとの電流経路が矢印■４で示さ
れる。そして、このようにして電荷を放電させた後、半
導体装置ヱが破壊しているか否かを判定する。なお、前
記放電電圧は保証電圧に設定される。
この試験法は、人体放電法で静電容量ｃＤをパッケージ
容量ＣＰに置換し、かつ半導体装置旦の電源端子２ｂか
ら蓄電電荷を注入し、入出力端子２ａへ放電しているの
と同じ試験と考えられる。
容量ＣＰに置換し、かつ半導体装置旦の電源端子２ｂか
ら蓄電電荷を注入し、入出力端子２ａへ放電しているの
と同じ試験と考えられる。
かかるチャージデバイス法は、放電容量にパッケージ容
量ＣＰを用いているため、人体放電法よ勺放電容拙が小
さくなることから、電流量が、同一印加電圧でも小逝く
なｐ、熱的破壊現象は少なくなるが、パッケージ表面の
電位を常にＧＮＤレベルに保っているため、パッケージ
表面に帯電し、破壊するフィールドでのｔＪＰ電気破壊
現象とは、半導体装置冬内部のケ゛−ト絶縁膜容量Ｃｏ
ｘにかかる過渡電圧の時間的変化が異る。つまｐ、チャ
ージデバイス法のケ９−ト絶縁膜容量Ｃｏｘにかかる電
圧の立ち上りの方がおそい。従って、ダイオードＤが応
答してから後の破壊現象をモニターしていることが多く
なる欠点があった。
量ＣＰを用いているため、人体放電法よ勺放電容拙が小
さくなることから、電流量が、同一印加電圧でも小逝く
なｐ、熱的破壊現象は少なくなるが、パッケージ表面の
電位を常にＧＮＤレベルに保っているため、パッケージ
表面に帯電し、破壊するフィールドでのｔＪＰ電気破壊
現象とは、半導体装置冬内部のケ゛−ト絶縁膜容量Ｃｏ
ｘにかかる過渡電圧の時間的変化が異る。つまｐ、チャ
ージデバイス法のケ９−ト絶縁膜容量Ｃｏｘにかかる電
圧の立ち上りの方がおそい。従って、ダイオードＤが応
答してから後の破壊現象をモニターしていることが多く
なる欠点があった。
尚、第２図及び第４図の＋Ｑ及び−Ｑは電荷を表す。ま
た、第１図ないし第４図のＣｏｘは、先にも述べたよう
に半導体装置！内部の絶縁ダート電界効果トランジスタ
のｒ−）絶縁膜容量を表すものであるが、この容ｉ Ｃ
ｏｘは、バイポーラ形トランジスタを含む半導体装置に
於ては、フィールド絶縁膜容量を示すものである。また
、第１図及び第２図において、３ａは切替えスイッチＳ
Ｗ１に接続された静電容量ｃＤの一方の端子を表す。
た、第１図ないし第４図のＣｏｘは、先にも述べたよう
に半導体装置！内部の絶縁ダート電界効果トランジスタ
のｒ−）絶縁膜容量を表すものであるが、この容ｉ Ｃ
ｏｘは、バイポーラ形トランジスタを含む半導体装置に
於ては、フィールド絶縁膜容量を示すものである。また
、第１図及び第２図において、３ａは切替えスイッチＳ
Ｗ１に接続された静電容量ｃＤの一方の端子を表す。
（発明の概要）
本発明は、上述した欠点を除去する目的でなされたもの
で、半導体装置のパッケージ（誘Ｔｔ体包囲容器）表面
に所定の電荷ケ帯電させ、この帯電を付勢したまま入力
または出力端子を介して放電を行うことによシ、パッケ
ージ表面に帯電した静電気が放電したとき破壊する現象
を正確にモニターすることができる半導体装置の試験方
法を提供する。
で、半導体装置のパッケージ（誘Ｔｔ体包囲容器）表面
に所定の電荷ケ帯電させ、この帯電を付勢したまま入力
または出力端子を介して放電を行うことによシ、パッケ
ージ表面に帯電した静電気が放電したとき破壊する現象
を正確にモニターすることができる半導体装置の試験方
法を提供する。
（実施例）
以下、本発明の詳細な説明する。
第５図は水元’ＪＪの原理図を示すものであって、１０
は帯’Ｉｔｉ）手段、１１は静電気破壊を生じていない
δことを確認した半導体装置、ｌｌａは半導体装１α１
１のパッケージ（肪電体包囲容器）表面、１１ｂは半導
体装置１１の入出力端子、１２は電気的短絡か開放かを
決定する手段としてのスイッチ（スイッチ手段）、１３
は被放電物体の等価インピーダンス手段（負荷手段）を
それぞれ示している。
は帯’Ｉｔｉ）手段、１１は静電気破壊を生じていない
δことを確認した半導体装置、ｌｌａは半導体装１α１
１のパッケージ（肪電体包囲容器）表面、１１ｂは半導
体装置１１の入出力端子、１２は電気的短絡か開放かを
決定する手段としてのスイッチ（スイッチ手段）、１３
は被放電物体の等価インピーダンス手段（負荷手段）を
それぞれ示している。
これを動作させるには、）Ｗ電手段１０を動作させるこ
とにより、パッケージ表面１１ａの電位を保ｂＩ：電圧
まで上昇させる。次に、Ｇ １’Ｊ Ｄ電位（基準？Ｉ
ｉ位源）に電気的直列に接続しであるインピーダンス手
段１３を介したスイッチ１２の一方の端子１２ａと、パ
ッケージ表面１１ａの電位が保証電圧に上昇している半
導体装置１１の入出力端子１１ｂと結線されたスイッチ
１２のもう一方の端子１２ｂとを短絡させる。その後、
帯電手段１０の動作を中止し、パッケージ表面１１ａの
電位を低下させ、半導体装置１１が静電破壊を生じてい
るかどうか確認する。確認する方法は、入出力リークチ
ェックなど多々ある。
とにより、パッケージ表面１１ａの電位を保ｂＩ：電圧
まで上昇させる。次に、Ｇ １’Ｊ Ｄ電位（基準？Ｉ
ｉ位源）に電気的直列に接続しであるインピーダンス手
段１３を介したスイッチ１２の一方の端子１２ａと、パ
ッケージ表面１１ａの電位が保証電圧に上昇している半
導体装置１１の入出力端子１１ｂと結線されたスイッチ
１２のもう一方の端子１２ｂとを短絡させる。その後、
帯電手段１０の動作を中止し、パッケージ表面１１ａの
電位を低下させ、半導体装置１１が静電破壊を生じてい
るかどうか確認する。確認する方法は、入出力リークチ
ェックなど多々ある。
半導体装置１１が破壊されていない場合、この半導体装
置１１の静電気破壊耐圧は保証帯電電圧値を満足してい
ることが′確認されたことになる。
置１１の静電気破壊耐圧は保証帯電電圧値を満足してい
ることが′確認されたことになる。
もし、半導体装置１１が破壊されていた場合は、この半
導体装置１１の静電破壊耐圧が保証帯電電圧値を満足し
ていないことが確認されたことになる。々お、半導体装
置１１の静電気破壊耐圧のデーターを取る場合には、帯
電手段１０の動作を調整することにより、パッケージ表
面１１ａの上昇電位を変化させ、上記試験工程と、破壊
発生確認工程とをくシ返す。例えは、ｎ回目に破壊が発
生した場合のパッケージ表面帯゛亀？Ｌ圧をＶｎとし、
ｎ−１回目に行ったパッケージ底面帯電電圧をＶｎ−１
とすると、その半導体装置１１の静電気破壊耐圧はＶｎ
−１＋Ｖｎと考えてよい。但し、帯電電圧条件としてＶ
ｎ−Ｖｎ−１＞Ｑとする。Ｖｎ−Ｖｎ−ｔ＝ΔＶｎの値
が小さければ小さいだけ、静電気破壊耐圧のデーター値
精度が上昇する。
導体装置１１の静電破壊耐圧が保証帯電電圧値を満足し
ていないことが確認されたことになる。々お、半導体装
置１１の静電気破壊耐圧のデーターを取る場合には、帯
電手段１０の動作を調整することにより、パッケージ表
面１１ａの上昇電位を変化させ、上記試験工程と、破壊
発生確認工程とをくシ返す。例えは、ｎ回目に破壊が発
生した場合のパッケージ表面帯゛亀？Ｌ圧をＶｎとし、
ｎ−１回目に行ったパッケージ底面帯電電圧をＶｎ−１
とすると、その半導体装置１１の静電気破壊耐圧はＶｎ
−１＋Ｖｎと考えてよい。但し、帯電電圧条件としてＶ
ｎ−Ｖｎ−１＞Ｑとする。Ｖｎ−Ｖｎ−ｔ＝ΔＶｎの値
が小さければ小さいだけ、静電気破壊耐圧のデーター値
精度が上昇する。
以上、本発明の原理の構成、手段、試験手順を述べたが
、本発明は、従来の試験法の欠点を克服するために、パ
ッケージ表面１１ａＫ帯電手段１０を接続し、パッケー
ジ表面１１ａの電位を上昇させ、半導体装置１１の入出
力端子１１ｂを介して放電させたわけである。つま勺、
パッケージ容量を介してパッケージ表面１１ａの電荷は
放電しながら、しかも、パッケージ表面１１ａの電位は
帯′市電圧が維持されることによシ、フィールドで発生
する静電気破壊現象をより正しくモニターできることに
なる訳である。
、本発明は、従来の試験法の欠点を克服するために、パ
ッケージ表面１１ａＫ帯電手段１０を接続し、パッケー
ジ表面１１ａの電位を上昇させ、半導体装置１１の入出
力端子１１ｂを介して放電させたわけである。つま勺、
パッケージ容量を介してパッケージ表面１１ａの電荷は
放電しながら、しかも、パッケージ表面１１ａの電位は
帯′市電圧が維持されることによシ、フィールドで発生
する静電気破壊現象をより正しくモニターできることに
なる訳である。
次に、等価回路を用いた動作説明をする。第６図は、第
５図に示した本発明の原理図の等価回路であって、第５
図と同一部分は同一符号で示し説明を省略する。１４は
帯電手段１０を動作させるためのスイッチ手段、Ｃｐは
半導体装直重１のパッケージ容量、Ｃｏｘは半導体装置
１１内のｆ−）絶縁膜などの容量、Ｄは半導体装置１１
内のダイオード、Ｒ，は入出力抵抗を示している。また
、１３は勿論第５図と同様に被放電物体の等価インピー
ダンス手段を示しているが、このインピーダンス手段１
３は、人体に放電する場合をモニターするときは２００
ｐＦ、金属物に放電する場合をモニターするときはＯΩ
（短絡）という具合に変化させ得るように構成しである
。
５図に示した本発明の原理図の等価回路であって、第５
図と同一部分は同一符号で示し説明を省略する。１４は
帯電手段１０を動作させるためのスイッチ手段、Ｃｐは
半導体装直重１のパッケージ容量、Ｃｏｘは半導体装置
１１内のｆ−）絶縁膜などの容量、Ｄは半導体装置１１
内のダイオード、Ｒ，は入出力抵抗を示している。また
、１３は勿論第５図と同様に被放電物体の等価インピー
ダンス手段を示しているが、このインピーダンス手段１
３は、人体に放電する場合をモニターするときは２００
ｐＦ、金属物に放電する場合をモニターするときはＯΩ
（短絡）という具合に変化させ得るように構成しである
。
さて、帯電用のスイッチ手段１４を短絡させ、パッケー
ジ表面１１ａの電位が保証帯電電圧になるまで待ち、そ
の後、スイッチ手段１４を短絡させたままスイッチ１２
を短絡させ、パッケージ容景Ｃｐｙ半導体内部パラメー
ター（容量Ｃｏｘ ｙダイオードＤ、入出力抵抗Ｒｒ）
及びインピーダンス手段１３を介して放電させる。その
時の電流経路を第７図に示す。この第７図においては、
ダイオードＤが応答するまでの電流経路が矢印ＩＩＩで
また、ダイオードＤが応答した後の電流経路が矢印Ｌｔ
で示される。そして、放電後、スイッチ手段１４を開放
にし、この半導体装置１１が静電気破壊しているかどう
か確認する。
ジ表面１１ａの電位が保証帯電電圧になるまで待ち、そ
の後、スイッチ手段１４を短絡させたままスイッチ１２
を短絡させ、パッケージ容景Ｃｐｙ半導体内部パラメー
ター（容量Ｃｏｘ ｙダイオードＤ、入出力抵抗Ｒｒ）
及びインピーダンス手段１３を介して放電させる。その
時の電流経路を第７図に示す。この第７図においては、
ダイオードＤが応答するまでの電流経路が矢印ＩＩＩで
また、ダイオードＤが応答した後の電流経路が矢印Ｌｔ
で示される。そして、放電後、スイッチ手段１４を開放
にし、この半導体装置１１が静電気破壊しているかどう
か確認する。
以上説明したように、本発明方法によれば、パッケージ
表面１１ａを帯電状態にしたまま、パッケージ容量Ｃｐ
を介した放電現象となるため、過渡状態における半導体
装置１１内の絶縁ｆ−）形電昇効果トランジスタのＰ−
）絶縁膜容量Ｃｏｘ両端への電圧のかかシ方が早くなシ
、パッケージ表面に帯電した半導体装置の放電破壊現象
をよシ正確にモニターする利点がある。なお、従来の静
電気破壊試験（人体放電法、チャージデバイス法）の結
果が、フィールドでの静電気破壊不良率となかなか対応
しなかったのは、実際の静電気破壊現象での、パッケー
ジ容量の放電時、過渡状態のふるまいをモニターできて
いなかったためである。
表面１１ａを帯電状態にしたまま、パッケージ容量Ｃｐ
を介した放電現象となるため、過渡状態における半導体
装置１１内の絶縁ｆ−）形電昇効果トランジスタのＰ−
）絶縁膜容量Ｃｏｘ両端への電圧のかかシ方が早くなシ
、パッケージ表面に帯電した半導体装置の放電破壊現象
をよシ正確にモニターする利点がある。なお、従来の静
電気破壊試験（人体放電法、チャージデバイス法）の結
果が、フィールドでの静電気破壊不良率となかなか対応
しなかったのは、実際の静電気破壊現象での、パッケー
ジ容量の放電時、過渡状態のふるまいをモニターできて
いなかったためである。
第８図（５）およびの）は、ある機種の半導体装置で、
捺印工程において、捺印回数に対する静電気破壊不良の
発生率と、同捺印回数に対するパッケージ表面の摩擦静
電気帯電電圧の推移を示したものである。又、１記第１
表は、この半導体装置の同一ロットにおける人体放電法
、チャージデバイス法。
捺印工程において、捺印回数に対する静電気破壊不良の
発生率と、同捺印回数に対するパッケージ表面の摩擦静
電気帯電電圧の推移を示したものである。又、１記第１
表は、この半導体装置の同一ロットにおける人体放電法
、チャージデバイス法。
本発明法の各試験法によって破壊試験を実施したときの
破壊耐圧データーの平均値を示す。
破壊耐圧データーの平均値を示す。
第１表
第８図をみると、パッケージ表面電圧が６００ｖ程度よ
り上昇すると、捺印工程での静電気破壊不良は急激に増
大することが解る。そこで、第１表をみると、本発明に
よる試験データー６２０Ｖ（平均）が最も６００ｖに近
い値となっている。
り上昇すると、捺印工程での静電気破壊不良は急激に増
大することが解る。そこで、第１表をみると、本発明に
よる試験データー６２０Ｖ（平均）が最も６００ｖに近
い値となっている。
次に、もう一つの効果を示す実験データーを下記第２表
に示す。
に示す。
第２表
この第２表は、同一機種の各３社ｅこて製造された半導
体装置における上記３試験方法（人体放電法、チャージ
デバイス法２水元明法）による破壊試験、破壊耐圧デー
ターの平均値と、捺印工程でのＦ？Ｊ”ｆ４Ｌ気破壊不
良、の発生率を示すものである。不良発生率はＡ社〉Ｂ
社〉０社となってお夛、破壊１制圧データーがＡ社くＢ
社〈６社１となっているのは本発明法のみである。
体装置における上記３試験方法（人体放電法、チャージ
デバイス法２水元明法）による破壊試験、破壊耐圧デー
ターの平均値と、捺印工程でのＦ？Ｊ”ｆ４Ｌ気破壊不
良、の発生率を示すものである。不良発生率はＡ社〉Ｂ
社〉０社となってお夛、破壊１制圧データーがＡ社くＢ
社〈６社１となっているのは本発明法のみである。
以上は、パッケージ表面に帯電した半導体装置の放電破
壊現象を本発明法が従来の試験法よシ、よシ正確にモニ
ターしていることの実証例である。
壊現象を本発明法が従来の試験法よシ、よシ正確にモニ
ターしていることの実証例である。
第９図は、本発明の原理図として示した第５図の帯電手
段１０の具体例の第１の例を示し、本発明の第１の実施
例を示す図である。この図において、鎖線は帯電手段１
０であって、パッケージ表面１１ａのほぼ全域に接する
金属電極１０ａと、その電極１０ａにプラス側が電気的
に接続された直流電圧源１０ｂとからなる。この構成を
とれば、直流電圧源１０ｂを動作させることによｐ１パ
ッケージ表面１１ａの電位は、保証電圧まで上昇させる
効果が生じる。尚、１１は半導体装置、ｌｌａは前述の
ように半導体装置１１のパッケージ表面、１１ｂは半導
体装置１１の入出力端子、ｌｌｃは半導体チップ、１２
はスイッチ、１３は被放電物の等価インピーダンス手段
を示す。また、直流電圧源１０ｂは可変電圧源であシ、
この点は、直流電圧源１０ｂを用いた後述する他の具体
例においても同じである。
段１０の具体例の第１の例を示し、本発明の第１の実施
例を示す図である。この図において、鎖線は帯電手段１
０であって、パッケージ表面１１ａのほぼ全域に接する
金属電極１０ａと、その電極１０ａにプラス側が電気的
に接続された直流電圧源１０ｂとからなる。この構成を
とれば、直流電圧源１０ｂを動作させることによｐ１パ
ッケージ表面１１ａの電位は、保証電圧まで上昇させる
効果が生じる。尚、１１は半導体装置、ｌｌａは前述の
ように半導体装置１１のパッケージ表面、１１ｂは半導
体装置１１の入出力端子、ｌｌｃは半導体チップ、１２
はスイッチ、１３は被放電物の等価インピーダンス手段
を示す。また、直流電圧源１０ｂは可変電圧源であシ、
この点は、直流電圧源１０ｂを用いた後述する他の具体
例においても同じである。
第１０図は、第５図の’７＋！”屯手段ｌＯの具体例の
第２の例を示し、本発明の第２の実施例を示す図である
。この場合は、鎖線で示す帯電手段１０として、半導体
装１ｉｉ １１のパッケージ表面１１ａへコロナ放電に
より発生するイオン流（荷電粒子流）を吹きかける方法
を用いる。このイオン流の量を調整することによシ、パ
ッケージ表面１１ａの電位を保証電位に保つことができ
る。この帯電手段１０を用いても、スイッチ１２を短終
させ放電させても、パッケージ表面１１ａは保証電位を
保つことができ、パッケージ表面１１ａに帯電した半導
体装置１１の放電破壊現象を正しくモニターする効果を
生じる。尚、第１０図に於て、１０ｃは表面電位計、１
０ｄｔｄ：ｌＩロナ放電発生装置（荷電イオン流発生装
置）、■は荷電イオン、矢印はイオン流を示す。
第２の例を示し、本発明の第２の実施例を示す図である
。この場合は、鎖線で示す帯電手段１０として、半導体
装１ｉｉ １１のパッケージ表面１１ａへコロナ放電に
より発生するイオン流（荷電粒子流）を吹きかける方法
を用いる。このイオン流の量を調整することによシ、パ
ッケージ表面１１ａの電位を保証電位に保つことができ
る。この帯電手段１０を用いても、スイッチ１２を短終
させ放電させても、パッケージ表面１１ａは保証電位を
保つことができ、パッケージ表面１１ａに帯電した半導
体装置１１の放電破壊現象を正しくモニターする効果を
生じる。尚、第１０図に於て、１０ｃは表面電位計、１
０ｄｔｄ：ｌＩロナ放電発生装置（荷電イオン流発生装
置）、■は荷電イオン、矢印はイオン流を示す。
第１１図（よ、・１１ン電手段１０の具体例の第３の例
を示し、水元り］の第３の実施例を示す図である。
を示し、水元り］の第３の実施例を示す図である。
前述の第１の具体例（第９図）の帯電手段１０では、半
導体装置１１のパッケージ表面１１ａに接する金属電極
は単一であったが、この第３の具体例では、パッケージ
表面１１ａの選択された部分と接触する第１金属電極１
０ｅと、残余の選択されたパッケージ表面１１ａと接触
する第２金属電極１０ｆの２つの電極を用いる。第１金
属電極１０ｅは直流電圧源１０ｂのプラス側端子に接続
し、第２金属電極１０ｆはＧＮＤ電位（直流電圧源１０
ｂのマイナス側電位）とする。
導体装置１１のパッケージ表面１１ａに接する金属電極
は単一であったが、この第３の具体例では、パッケージ
表面１１ａの選択された部分と接触する第１金属電極１
０ｅと、残余の選択されたパッケージ表面１１ａと接触
する第２金属電極１０ｆの２つの電極を用いる。第１金
属電極１０ｅは直流電圧源１０ｂのプラス側端子に接続
し、第２金属電極１０ｆはＧＮＤ電位（直流電圧源１０
ｂのマイナス側電位）とする。
この具体例を用いると、第１金属電極１０ｅに接してい
る半導体装置１１のパッケージ表面１１ａのみ、即ち局
部的にパッケージ表面１１ａを保証電圧まで上昇できる
。したがって、パッケージ表面１１ａの局部に帯電した
ときに放電破壊現象を発生するモードをモニターできる
効果がつけ加えられる。なお、第１１図において、符号
ｔで示される間隔は、第１金属電極１０ｅと第２金属電
極１０ｆの距離を表し、この距離ｔは、両軍極間で放電
が発生しないように、印加される電圧に応じて設定され
るものである。また記１１図において、上記説明以外の
他の部分に付された符号は、第５図ないし１０図に付さ
れｆｃ符号と同じものを表しているので説明は省略する
。
る半導体装置１１のパッケージ表面１１ａのみ、即ち局
部的にパッケージ表面１１ａを保証電圧まで上昇できる
。したがって、パッケージ表面１１ａの局部に帯電した
ときに放電破壊現象を発生するモードをモニターできる
効果がつけ加えられる。なお、第１１図において、符号
ｔで示される間隔は、第１金属電極１０ｅと第２金属電
極１０ｆの距離を表し、この距離ｔは、両軍極間で放電
が発生しないように、印加される電圧に応じて設定され
るものである。また記１１図において、上記説明以外の
他の部分に付された符号は、第５図ないし１０図に付さ
れｆｃ符号と同じものを表しているので説明は省略する
。
第１２図は、更にもう１つの帯電手段工ｏの具体例を示
し、本発明の第４の実施例を示す図である。前述した第
９図及び第１１図の具体例では半導体装置１１のパッケ
ージ表面１１ａの電位を一定にする破壊試験方法を説明
したが、この第１２図の具体例では、パッケージ表面１
１ ａＫ銹導する電荷Ｑを一定とするように、等価大地
容量値を有するコンデンサＣｘを金属電極１０ａと直流
電圧源１０ｂとの間に挿入する。つまり、コンデンサＣ
ｘの一端を金属電極１０ａに接続する一方、他端を直流
電圧源１０ｂのプラス側に接続するものである。このｆ
ｌ’、 １２図の１１ケ成をとれば、パッケージ表面１
１ａに発生する電荷量による放電破壊現象をモニターで
きる効果がっけ加えられる。
し、本発明の第４の実施例を示す図である。前述した第
９図及び第１１図の具体例では半導体装置１１のパッケ
ージ表面１１ａの電位を一定にする破壊試験方法を説明
したが、この第１２図の具体例では、パッケージ表面１
１ ａＫ銹導する電荷Ｑを一定とするように、等価大地
容量値を有するコンデンサＣｘを金属電極１０ａと直流
電圧源１０ｂとの間に挿入する。つまり、コンデンサＣ
ｘの一端を金属電極１０ａに接続する一方、他端を直流
電圧源１０ｂのプラス側に接続するものである。このｆ
ｌ’、 １２図の１１ケ成をとれば、パッケージ表面１
１ａに発生する電荷量による放電破壊現象をモニターで
きる効果がっけ加えられる。
尚、第１２図において、上記説明以外の他の部分に付さ
れた符号は、第５図ないし第１１図に付され／ξマイ：
−号と同じものを表しているので説明は省略する。
れた符号は、第５図ないし第１１図に付され／ξマイ：
−号と同じものを表しているので説明は省略する。
１だ、この等価大地容量値を有するコンデンサＣｘを接
続する方法は、第１１図の２つの金属電極を用いた場合
にも適用できる。その場合は、第１金属電極１０ｅと直
流電圧源ｉｏｂ間にコンデンサＣｘが挿入される。すな
わち、第１金属電極１０ｅＫコンデンサＣｘの一端が接
続され、そのコンデンサＣｘの他端は直流電圧源１０ｂ
のプラス側に接続される。
続する方法は、第１１図の２つの金属電極を用いた場合
にも適用できる。その場合は、第１金属電極１０ｅと直
流電圧源ｉｏｂ間にコンデンサＣｘが挿入される。すな
わち、第１金属電極１０ｅＫコンデンサＣｘの一端が接
続され、そのコンデンサＣｘの他端は直流電圧源１０ｂ
のプラス側に接続される。
更に図示しないが他の具体例として、第９図、第１１図
及び第１２図の金属電極１０ａ又は１０ｅ。
及び第１２図の金属電極１０ａ又は１０ｅ。
１０ｆと半導体装置１１のパッケージ表面１１ａとの間
にうすい絶縁体を挿入する。これによシ、これら金属電
極１０ａ又は１０ｅ、１０ｆに電圧が印加された場合に
、半導体装ｊ（Ｉｔ、 １１の各端子と金属電極が放電
することを防止し、高電圧での破壊試験を行える効果が
つけ加えられる。
にうすい絶縁体を挿入する。これによシ、これら金属電
極１０ａ又は１０ｅ、１０ｆに電圧が印加された場合に
、半導体装ｊ（Ｉｔ、 １１の各端子と金属電極が放電
することを防止し、高電圧での破壊試験を行える効果が
つけ加えられる。
なお、第１０図、第１１図および第１２図の具体例によ
れば、過渡現象状態における等価パッケージ容量Ｃｐを
推定でき、パッケージ表面の帯電分布による破壊制圧依
存、パッケージ形状（（よる破壊耐圧依存を調査するこ
とができる利点もある。
れば、過渡現象状態における等価パッケージ容量Ｃｐを
推定でき、パッケージ表面の帯電分布による破壊制圧依
存、パッケージ形状（（よる破壊耐圧依存を調査するこ
とができる利点もある。
（発明の効果）
以上詳述したように本発明の方法は、半導体装置のパッ
ケージ表面に所定の電荷を帯電させ、この帯電をイづ勢
したまま入力または出力端子を介して放電を行うように
したので、パッケージ表面に帯電し光計電気が放電した
とき破壊する現象を正確にモニターすることができる。
ケージ表面に所定の電荷を帯電させ、この帯電をイづ勢
したまま入力または出力端子を介して放電を行うように
したので、パッケージ表面に帯電し光計電気が放電した
とき破壊する現象を正確にモニターすることができる。
したがって、この発明の方法は、パッケージ帯電による
静電気破壊現象での等価パラメーターを決定し、破壊側
圧の向上したデバイスパターン、回路、パッケージ形状
を膜用する場合に利用でき、かつショシレーションパラ
メータを決定する場合にも利用できる。
静電気破壊現象での等価パラメーターを決定し、破壊側
圧の向上したデバイスパターン、回路、パッケージ形状
を膜用する場合に利用でき、かつショシレーションパラ
メータを決定する場合にも利用できる。
第１図はｉＣ来の人体放電法の等価回路図、第２図は人
体放電法の電流経路図、第３図は捉来のチャージデバイ
ス法の等価回路図、第４図はチャージデバイス法の電流
経路図、第５図は本発明の半導体装置の試験方法の原理
図、第６図は第５図の原理図の等価回路図、第７図は第
６図の等価回路において電流経路を示す図、第８図は本
発明の方法の効果を説明するための実験データーを示す
図、第９図は本発明の半導体装置の試験方法の第１の実
施例を示す構成図％第１０図ないし第１２図は本発明の
第２ないし第４の実施例を示す構成図である。 １０・・・帯電手段、１１・・・半導体装置、ｌｌａ・
・・パッケージ表面、ｌｌｂ・・・入出力端子、１２・
・・スイッチ、１３・・・等価インピーダンス手段、１
０ａ・・・金属電極、１０ｂ・・・直流電圧源、１０ｄ
・・・コロナ放電発生装置、１０ｅ・・・第１金属電極
、１０ｆ・・第２金Ｊ／Ａ電極ｓＣＸ・・・コンデンサ
。 特許出願人 沖電気工業株式会社 第３図 旦 第４図 旦 を 第５図 ０ 手続補正書 昭和５昨６月１２日 特許庁長官若杉和夫殿 １、事件の表示 昭和５８年 特 許 願第１８０８３８ ５２、発鴨の
名称 半導体装置の試験方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の１」伺 昭和 年 月 日（自発）説明
の柵 ７、補正の内容 別紙の通り １）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細書６頁１２行「のＧＮＤ端子１１７」を「の基
準電位端子（以下（、ＮＤ端子と称す）１ト」と訂正す
る。 ３）同】２頁１７行「が矢印」全「を矢印」と訂正する
。 ４）巨１１２頁１８行「が矢印」？「全矢印」と訂正す
る。 ５）同１２頁１９行「示さｈる。」全「示す。」と訂正
する。 ６）同１３頁１３行「象での・・・・・・過渡状態」を
［象でパッケージ゛容量が放電した時の過渡状態」と訂
正する。 ７）同１６貞８行「プラス」ヲ「電源電位」と訂正する
。 ８）同１７貞８行「用いても」全「用いて」と訂正する
。 ９）同１７貢１１行および１２行「する」紮「できるＪ
と訂正する。 １０）同１８頁７行「マイナス側電位」を「基準電位」
と訂正゛する。 １１）同１９頁１２行「プラス」を「電源電位」と訂正
する。 １２）同２０頁６行および７行「グラス」を「電源電位
」と訂正する。 １３）同２１頁１１行「゛ショシレー」を「シュミレー
」と訂正する。 ２、特許請求の範囲 （１）誘電体包囲容器を有する半導体装置の静電気に対
する耐性の試験方法に於て、被試験半導体装置の入力又
は出力端子と基準電位源との間にスイッチ手段と負荷手
段を直列に接続し、前記スイッチ手段を開路にした状態
で前記被試験半導体装置の前記誘電体包囲容器に所定の
電荷全帯電芒ゼた後、この帯電を付勢した１′！前泥前
回スイッチを閉路することによシ前記誘電体包囲容器に
蓄積された電荷を前記入力又は出力端子を経由して放電
孕せることを％徴とする半導体装置の試験方法。 １２）前記Ｂ電体包囲容器に７Ｉｉｌｒ足の電荷を帯電
させる手段に、前記誘電体包囲容器の一生表面はぼ全域
と接触する金＆電椿と、この金属電葎に電源電車側が接
続さオＬｆｃ＠流電圧源とからなることを特徴とする特
許請求の範囲第１項記載の半導体装置の試験方法。 （３！前記誘電体包囲容器に所定の電荷を帯電づせる手
段は、コロナ放電にＬＪ発生する荷電イオン流発生装置
であることを特徴とする特許請求の範四相１項記載の半
導体装置の試験方法。 （４）前記誘電体包囲容器に所定の電荷を帯電芒せる手
段は、前記誘電体包囲容器の選択きれた表面と接触する
第１金属電極と、残余の選択芒れた表面と接触し且つ前
記第１金属電極とＤ［定の間隔をもって配置された第２
金属電極と、前記第１金属電極に電源電位側が接続等力
、前記第２金属電極に基準電位側が接続芒れた直流電圧
源とからなることを特徴とする特許請求の範囲第１項記
載の半導体装置の試験方法。 （５）前記誘電体包囲容器にＤ［定の電荷を帯−させる
手段は、前記誘電体包囲容器の一生表面はぼ全域と接触
する金属電極と、直流電圧源と、一端が前記金属電極に
接続され、他端が前記直流電圧源の電源電位側に接続さ
れた等価大地容量ｆｔｅｉを有するコンデンサとからな
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の試験方法。 （６）前記誘電体包囲容器に所定の電荷全帯電させる手
段は、前記誘電体包囲容器の選択ネれた表面と接触する
第１金属電極と、残余の選択された表面と接触し且つ前
記第１金属電極と所定の１…隔をもって配置された第２
金属電極と、この第２金属電極に基準電位側が接続され
た直流電圧源と、一端が前記第１金属電罹に他端が前記
直流知、１源の電源電位側に接続された等価大地容量値
を有するコンデンサとからなること全特徴とする特許請
求の範囲第１項記載の半導体装置の試験方法。 （７）前記直流電圧源は可変電圧源であるこ七を特徴と
する特許請求の範囲第２項、第４項、第５項、第６項い
ずれか記載の半導体装置の試験方法。
体放電法の電流経路図、第３図は捉来のチャージデバイ
ス法の等価回路図、第４図はチャージデバイス法の電流
経路図、第５図は本発明の半導体装置の試験方法の原理
図、第６図は第５図の原理図の等価回路図、第７図は第
６図の等価回路において電流経路を示す図、第８図は本
発明の方法の効果を説明するための実験データーを示す
図、第９図は本発明の半導体装置の試験方法の第１の実
施例を示す構成図％第１０図ないし第１２図は本発明の
第２ないし第４の実施例を示す構成図である。 １０・・・帯電手段、１１・・・半導体装置、ｌｌａ・
・・パッケージ表面、ｌｌｂ・・・入出力端子、１２・
・・スイッチ、１３・・・等価インピーダンス手段、１
０ａ・・・金属電極、１０ｂ・・・直流電圧源、１０ｄ
・・・コロナ放電発生装置、１０ｅ・・・第１金属電極
、１０ｆ・・第２金Ｊ／Ａ電極ｓＣＸ・・・コンデンサ
。 特許出願人 沖電気工業株式会社 第３図 旦 第４図 旦 を 第５図 ０ 手続補正書 昭和５昨６月１２日 特許庁長官若杉和夫殿 １、事件の表示 昭和５８年 特 許 願第１８０８３８ ５２、発鴨の
名称 半導体装置の試験方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の１」伺 昭和 年 月 日（自発）説明
の柵 ７、補正の内容 別紙の通り １）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細書６頁１２行「のＧＮＤ端子１１７」を「の基
準電位端子（以下（、ＮＤ端子と称す）１ト」と訂正す
る。 ３）同】２頁１７行「が矢印」全「を矢印」と訂正する
。 ４）巨１１２頁１８行「が矢印」？「全矢印」と訂正す
る。 ５）同１２頁１９行「示さｈる。」全「示す。」と訂正
する。 ６）同１３頁１３行「象での・・・・・・過渡状態」を
［象でパッケージ゛容量が放電した時の過渡状態」と訂
正する。 ７）同１６貞８行「プラス」ヲ「電源電位」と訂正する
。 ８）同１７貞８行「用いても」全「用いて」と訂正する
。 ９）同１７貢１１行および１２行「する」紮「できるＪ
と訂正する。 １０）同１８頁７行「マイナス側電位」を「基準電位」
と訂正゛する。 １１）同１９頁１２行「プラス」を「電源電位」と訂正
する。 １２）同２０頁６行および７行「グラス」を「電源電位
」と訂正する。 １３）同２１頁１１行「゛ショシレー」を「シュミレー
」と訂正する。 ２、特許請求の範囲 （１）誘電体包囲容器を有する半導体装置の静電気に対
する耐性の試験方法に於て、被試験半導体装置の入力又
は出力端子と基準電位源との間にスイッチ手段と負荷手
段を直列に接続し、前記スイッチ手段を開路にした状態
で前記被試験半導体装置の前記誘電体包囲容器に所定の
電荷全帯電芒ゼた後、この帯電を付勢した１′！前泥前
回スイッチを閉路することによシ前記誘電体包囲容器に
蓄積された電荷を前記入力又は出力端子を経由して放電
孕せることを％徴とする半導体装置の試験方法。 １２）前記Ｂ電体包囲容器に７Ｉｉｌｒ足の電荷を帯電
させる手段に、前記誘電体包囲容器の一生表面はぼ全域
と接触する金＆電椿と、この金属電葎に電源電車側が接
続さオＬｆｃ＠流電圧源とからなることを特徴とする特
許請求の範囲第１項記載の半導体装置の試験方法。 （３！前記誘電体包囲容器に所定の電荷を帯電づせる手
段は、コロナ放電にＬＪ発生する荷電イオン流発生装置
であることを特徴とする特許請求の範四相１項記載の半
導体装置の試験方法。 （４）前記誘電体包囲容器に所定の電荷を帯電芒せる手
段は、前記誘電体包囲容器の選択きれた表面と接触する
第１金属電極と、残余の選択芒れた表面と接触し且つ前
記第１金属電極とＤ［定の間隔をもって配置された第２
金属電極と、前記第１金属電極に電源電位側が接続等力
、前記第２金属電極に基準電位側が接続芒れた直流電圧
源とからなることを特徴とする特許請求の範囲第１項記
載の半導体装置の試験方法。 （５）前記誘電体包囲容器にＤ［定の電荷を帯−させる
手段は、前記誘電体包囲容器の一生表面はぼ全域と接触
する金属電極と、直流電圧源と、一端が前記金属電極に
接続され、他端が前記直流電圧源の電源電位側に接続さ
れた等価大地容量ｆｔｅｉを有するコンデンサとからな
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の試験方法。 （６）前記誘電体包囲容器に所定の電荷全帯電させる手
段は、前記誘電体包囲容器の選択ネれた表面と接触する
第１金属電極と、残余の選択された表面と接触し且つ前
記第１金属電極と所定の１…隔をもって配置された第２
金属電極と、この第２金属電極に基準電位側が接続され
た直流電圧源と、一端が前記第１金属電罹に他端が前記
直流知、１源の電源電位側に接続された等価大地容量値
を有するコンデンサとからなること全特徴とする特許請
求の範囲第１項記載の半導体装置の試験方法。 （７）前記直流電圧源は可変電圧源であるこ七を特徴と
する特許請求の範囲第２項、第４項、第５項、第６項い
ずれか記載の半導体装置の試験方法。
Claims (7)
- （１）誘電体包囲容器を有する半導体装置の静電気に対
する耐性の試験方法に於て、被試験半導体装置の入力又
は出力端子と基準電位源との間にスイッチ手段と負荷手
段を直列に接続し、前記スイッチ手段を開路にした状態
で前記被試験半導体装置の前ｉｉ８誘電体包囲答器に所
定の電荷を帯電させた後、この帯電を付勢したまま前記
スイッチ手段を閉路することによフ前記誘電体包囲容器
に蓄積された電荷を前記入力又は出力端子を経由して放
電させることを特徴とする半導体装置の試験方法。 - （２）前記誘電体包囲容器に所定の電荷を４１？電させ
る手段は、前記誘電体包囲容器の一生表面はぼ全域と接
触する金属電極と、この金属電極にプラス側が接続され
た直流電圧源とからなることを特徴とする特許請求の範
囲第１項記載の半導体装置の試験方法。 - （３）前記誘電体包囲容器に所定の電荷を帯電させる手
段は、コロナ放電によシ発生する荷電イオン流発生装置
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の試験方法。 - （４）前記誘電体包囲容器に所定の電荷を帯電させる手
段は、前記誘電体包囲容器の選択された表面と接触する
第１金属電極と、残余の選択された表面と接触し且つ前
記第１金属電極と所定の間隔をもって配置された第２金
属電極と、前記第１金属電極にプラス側が接続され、前
記第２金属電極にマイナス側が接続された直流電圧源と
からなることを特徴とする特許請求の範囲第１項記載の
半導体装置の試験方法。 - （５）前記誘電体包囲容器に所定の電荷を帯電させる手
段は、前記誘電体包囲容器の一生表面はぼ゛全域と接触
する金属電極と、直流？９、圧源と、一端が前記金属電
極に接続され、他端が前記直流電圧源のプラス側に接続
された等価太地容量値を有するコンデンサとからなるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の試験方法。 - （６）前記誘電体包囲容器に所′定の電荷を帯電させる
手段は、前記誘電体包囲容器の選択された表面と接触す
る第１金属電極と、残余の選択された表面と接触し且つ
前記第１金属電極と所定の間隔をもって配置された第２
金属電極と、この第２金属電極にマイナス側が接続され
た直流電圧源と、一端が前記第１金属電極に他端が前記
直流電圧源のプラス飼にＪν続された等価大地容量値を
有するコンデンサとからなることを特徴とする特許請求
の範囲第１項記載の半導体装置の試験方法。 - （７）前記直流電圧源は可変電圧源であることを特徴と
する特許請求の範囲第２項、第４項、第５項、第６項い
ずれか記載の半導体装置の試験方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180838A JPS6073375A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の試験方法 |
| US06/653,921 US4636724A (en) | 1983-09-30 | 1984-09-24 | Method and apparatus for examining electrostatic discharge damage to semiconductor devices |
| DE198484306599T DE147921T1 (de) | 1983-09-30 | 1984-09-27 | Methode und vorrichtung zur bestimmung der elektrostatischen durchbruchsspannung von halbleiterelementen. |
| DE8484306599T DE3467934D1 (en) | 1983-09-30 | 1984-09-27 | Method and apparatus for determining the electrostatic breakdown voltage of semiconductor devices |
| EP84306599A EP0147921B1 (en) | 1983-09-30 | 1984-09-27 | Method and apparatus for determining the electrostatic breakdown voltage of semiconductor devices |
| KR8406049A KR910000819B1 (en) | 1983-09-30 | 1984-09-29 | Method and apparatus for examining electro static discharge damage to semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180838A JPS6073375A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の試験方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056204A Division JPH01272984A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6073375A true JPS6073375A (ja) | 1985-04-25 |
| JPH0146833B2 JPH0146833B2 (ja) | 1989-10-11 |
Family
ID=16090238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180838A Granted JPS6073375A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の試験方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4636724A (ja) |
| EP (1) | EP0147921B1 (ja) |
| JP (1) | JPS6073375A (ja) |
| KR (1) | KR910000819B1 (ja) |
| DE (2) | DE3467934D1 (ja) |
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| CN111220890A (zh) * | 2020-01-16 | 2020-06-02 | 河北工业大学 | 一种功率半导体器件的参数特性检测装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0769385B2 (ja) * | 1986-05-09 | 1995-07-31 | 沖電気工業株式会社 | 半導体装置の試験方法及びその装置 |
| US5132612A (en) * | 1991-03-14 | 1992-07-21 | The United States Of America As Represented By The Secretary Of The Air Force | Apparatus for electrostatic discharge (ESD) stress/testing |
| JPH0651018A (ja) * | 1992-06-03 | 1994-02-25 | Seiko Epson Corp | 半導体装置の試験方法および試験装置 |
| US5410254A (en) * | 1993-03-04 | 1995-04-25 | Lsi Logic Corporation | Method for optimizing the structure of a transistor to withstand electrostatic discharge |
| JP2836676B2 (ja) * | 1996-02-09 | 1998-12-14 | 日本電気株式会社 | 半導体要素の試験方法及び装置 |
| DE19845108B4 (de) * | 1998-09-30 | 2004-08-26 | Infineon Technologies Ag | Verfahren zur Ermittlung von CDM-Testdaten |
| US6265885B1 (en) * | 1999-09-02 | 2001-07-24 | International Business Machines Corporation | Method, apparatus and computer program product for identifying electrostatic discharge damage to a thin film device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1983
- 1983-09-30 JP JP58180838A patent/JPS6073375A/ja active Granted
-
1984
- 1984-09-24 US US06/653,921 patent/US4636724A/en not_active Expired - Lifetime
- 1984-09-27 DE DE8484306599T patent/DE3467934D1/de not_active Expired
- 1984-09-27 EP EP84306599A patent/EP0147921B1/en not_active Expired
- 1984-09-27 DE DE198484306599T patent/DE147921T1/de active Pending
- 1984-09-29 KR KR8406049A patent/KR910000819B1/ko not_active IP Right Cessation
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| CN111220890B (zh) * | 2020-01-16 | 2022-05-27 | 河北工业大学 | 一种功率半导体器件的参数特性检测装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE147921T1 (de) | 1986-11-06 |
| DE3467934D1 (en) | 1988-01-14 |
| US4636724A (en) | 1987-01-13 |
| KR850002326A (ko) | 1985-05-10 |
| KR910000819B1 (en) | 1991-02-09 |
| JPH0146833B2 (ja) | 1989-10-11 |
| EP0147921B1 (en) | 1987-12-02 |
| EP0147921A1 (en) | 1985-07-10 |
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