KR0164801B1 - 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로 - Google Patents
반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로 Download PDFInfo
- Publication number
- KR0164801B1 KR0164801B1 KR1019950021042A KR19950021042A KR0164801B1 KR 0164801 B1 KR0164801 B1 KR 0164801B1 KR 1019950021042 A KR1019950021042 A KR 1019950021042A KR 19950021042 A KR19950021042 A KR 19950021042A KR 0164801 B1 KR0164801 B1 KR 0164801B1
- Authority
- KR
- South Korea
- Prior art keywords
- mos transistor
- source
- gate
- drain
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
ESD(Electro static discharge) 테스트시에 발생되는 과전류에 의한 게이트산화막의 파괴가 방지되는 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
게이트와 드레인은 (+)패드에 연결된 제1모오스트랜지스터와 게이트와 드레인은 상기 제1모오스트랜지스터의 소오스와 연결되는 제2모오스트랜지스터와 게이트와 드레인은 상기 제2모오스트랜지스터의 소오스와 연결되는 제3모오스트랜지스터와 게이트는 퓨즈소거의 유무에 따라 천이되는 입력신호가 인가되고 드레인은 상기 제3모오스트랜지스터의 소오스와 연결되는 제4모오스트랜지스터와 게이트와 소오스는 상기 (-)패드에 연결되고 드레인은 상기 제3모오스트랜지스터의 소오스와 상기 제4모오스트랜지스터의 드레인이 공통연결되는 제5모오스트랜지스터를 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
패드에 인가되는 높은 전압에 강하된 반도체 메모리 장치의 퓨즈소거의 유무를 확인하기 위한 회로에 적합하다.
Description
제1도는 종래의 퓨즈소거 유무를 확인하기 위한 회로.
제2도는 본 발명의 일실시예에 따른 퓨즈소거 유무를 확인하기 위한 회로.
제3도는 본 발명의 다른 일실시예에 따른 퓨즈소거 유무를 확인하기 위한 회로.
본 발명은 반도체 메모리 장치에 있어서, 퓨즈소거 유무를 확인하기 위한 회로에 관한 것으로, 특히 ESD(Electro static discharge) 테스트시에 발생되는 과전류에 의한 게이트산화막의 파괴가 방지되는 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로에 관한 것이다.
일반적으로, 반도체 메모리 소자에서는 동작의 목적에 따라 전기적으로 소거가 가능한 퓨즈소자와 레이저로 소거가 가능한 퓨즈소자가 사용되며 상기한 퓨즈소자의 퓨즈가 소거되었는가의 확인은 특정 패드(PAD)와 특정 패드사이에 특정전압을 인가해서 이때 흐르는 전류량을 측정하여 파악한다.
제1도는 종래의 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로를 도시하고 있다.
게이트와 드레인은 양(+)이 전압이 인가되는 (+)패드와 연결되는 제1엔형모오스트랜지스터(1)와, 게이트와 드레인은 상기 제1엔형모오스트랜지스터(1)의 소오스와 연결되는 제2엔형모오스트랜지스터(2)와, 게이트와 드레인은 상기 제2엔형모오스트랜지스터(2)의 소오스와 연결되는 제3엔형모오스트랜지스터(3)와, 소오스는 (-)전압이 인가되는 (-)패드와 연결되고 게이트는 입력신호가 인가되고 드레인은 상기 제3엔형모오스트랜지스터(3)로 구성된다. 즉, 반도체 메모리 장치의 지정된 퓨즈가 소거되면 입력신호가 하이레벨이 되어 상기 퓨즈소거 유무를 확인하기 위한 회로에서는 전류량이 많아진다. 이와같이 상기 지정된 퓨즈의 소거 유무를 확인할 수 있는 것이다.
그러나, 칩이 점점 고집적화됨에 따라 트랜지스터의 게이트산화막이 박막화되어 상기 퓨즈소거의 유무를 확인하기 위한 회로의 상기 게이트산화막의 항복전압은 떨어지게 된다.
따라서, 상기 패드에 상기 ESD(Electro-static discharge)가 인가되면 패드와 인접한 트랜지스터의 게이트산화막이 파괴되는 문제점이 초래된다. 이러한 현상은 상기 패드와 인접된 트랜지스터의 게이트에 절대값이 큰 전압이 인가될수록 상기 게이트산화막의 파괴정도가 증가되며 트랜지스터의 게이트에 로우레벨이 인가될수록 ESD에 의한 상기 게이트산화막의 파괴 정도가 증가된다.
그래서, 상기 패드와 인접된 트랜지스터의 게이트에 전원전압이 인가되면 상기 트랜지스터의 게이트산화막은 지정된 상기 ESD 레벨보다 낮은 레벨에서 파괴되므로 소자의 오동작이 발생되는 문제점이 있다.
따라서 본 발명의 목적은 ESD 테스트시에 인가되는 과전류에 의해 트랜지스터의 게이트산화막의 파괴가 방지되는 퓨즈소거 유무를 확인하기 위한 회로를 제공함에 있다.
본 발명의 다른 목적은 패드와 인접되는 트랜지스터의 게이트에 전원전압 레벨이 인가되지 않는 회로를 제공함에 있다.
본 발명의 또 다른 목적은 패드에 상기 ESD가 인가되어도 인접된 트랜지스터의 게이트에 스트레스를 받지 않는 회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 의하면, 게이트와 드레인이 (+)패드에 연결된 제1모오스트랜지스터와 게이트와 드레인은 상기 제1엔형모오스트랜지스터의 소오스와 연결되는 제2모오스트랜지스터와 게이트와 드레인은 상기 제2엔형모오스트랜지스터의 소오스와 연결되는 제3모오스트랜지스터와 게이트는 퓨즈소거의 유무에 따라 천이되는 입력신호가 인가되고 드레인은 상기 제3모오스트랜지스터의 소오스와 연결되는 제4모오스트랜지스터와 게이트와 드레인은 상기 제4모오스트랜지스터의 소오스와 연결되고 소오스는 (-)패드에 연결되는 제5모오스트랜지스터를 가지는 것을 특징으로 한다.
상기한 목적들을 달성하기 위한 본 발명의 다른 기술적 사상에 의하면, 게이트와 드레인은 (+)패드에 연결된 제1모오스트랜지스터와 게이트와 드레인은 상기 제1모오스트랜지스터의 소오스와 연결되는 제2모오스트랜지스터와 게이트와 드레인은 상기 제2모오스트랜지스터의 소오스와 연결되는 제3모오스트랜지스터와 게이트는 퓨즈소거의 유무에 따라 천이되는 입력신호가 인가되고 드레인은 상기 제3모오스트랜지스터의 소오스와 연결되는 제4모오스트랜지스터와 게이트와 소오스는 상기 (-)패드에 연결되고 드레인은 상기 제3모오스트랜지스터의 소오스와 상기 제4모오스트랜지스터의 드레인이 공통연결되는 제5모오스트랜지스터를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로를 도시하고 있다.
드레인과 게이트는 (+)패드에 연결된 제1엔형모오스트랜지스터(5)와, 드레인과 게이트는 상기 제1엔형모오스트랜지스터(5)의 소오스와 연결된 제2엔형모오스트랜지스터(6)와, 드레인과 게이트는 상기 제2엔형모오스트랜지스터(6)의 소오스와 연결된 제3엔형모오스트랜지스터(7)와, 드레인은 상기 제3엔형모오스트랜지스터(7)의 소오스와 연결되고 게이트는 입력신호가 인가되는 제4엔형모오스트랜지스터(8)와, 게이트와 드레인은 상기 제4엔형모오스트랜지스터(8)와, 게이트와 드레인은 상기 제4엔형모오스트랜지스터(8)의 소오스와 연결되고 소오스는 (-)패드와 연결된 제5엔형모오스트랜지스터(9)로 구성된다.
즉, 상기 (-)패드에 인접된 상기 제4엔형모오스트랜지스터(8)의 게이트에 전원전압의 레벨이 인가되지 않도록 드레인과 게이트가 쇼트된 상기 제5엔형모오스트랜지스터(9)를 직렬로 연결시켰다.
제3도는 본 발명의 다른 일실시예에 따른 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로를 도시하고 있다.
드레인과 게이트는 (+)패드에 연결된 제1엔형모오스트랜지스터(10)와, 드레인과 게이트는 상기 제1엔형모오스트랜지스터(10)의 소오스와 연결된 제2엔형모오스트랜지스터(11)와, 드레인과 게이트는 상기 제2엔형모오스트랜지스터(11)의 소오스와 연결되는 제3엔형모오스트랜지스터(12)와, 게이트는 입력신호가 인가되고 드레인은 상기 제3엔형모오스트랜지스터(12)의 소오스와 연결되고 소오스는 (-)패드와 연결되는 제4엔형모오스트랜지스터(13)와, 게이트와 소오스는 상기 (-)패드와 상기 제4엔형모오스트랜지스터(13)의 소오스와 공통 연결되고 드레인은 상기 제4엔형모오스트랜지스터(13)의 드레인과 상기 제3엔형모오스트랜지스터(12)의 소오스와 공통 연결되는 제5엔형모오스트랜지스터(14)로 구성된다. 즉, 상기 (+)패드에 상기 ESD와 같은 높은 레벨의 전압이 인가되었을때 전하를 빼줄 수 있는 새로운 패쓰(path)가 형성되기 위해 상기 제4엔형모오스트랜지스터(13)와 병렬로 제5엔형모오스트랜지스터(14)가 연결된다. 이로써 전류를 측정할때는 상기 (+)패드에 (+)전압을 인가하고, 상기 (-)패드에는 (-)전압을 인가하고 상기 (+)패드 및 (-)패드에 상기 ESD가 인가되어도 상기 (+)패드에 인접된 제1엔형모오스트랜지스터(10)의 게이트산화막은 기존부터 이상이 없었고 상기 (-)패드에 인접된 제4엔형모오스트랜지스터(13)의 게이트산화막은 제5엔형모오스트랜지스터(14)가 병렬로 연결되어 높은 전압의 전하를 빼주므로 역시 ESD 테스트에 대한 트랜지스터의 게이트산화막을 보호할 수 있는 효과가 있다.
Claims (4)
- 패드에 인가되는 높은 전압에 강하된 반도체 메모리 장치의 퓨즈소거의 유무를 확인하기 위한 회로에 있어서: 게이트와 드레인이 (+)패드에 연결된 제1모오스트랜지스터와; 게이트와 드레인은 상기 제1엔형모오스트랜지스터의 소오스와 연결되는 제2모오스트랜지스터와; 게이트와 드레인은 상기 제2엔형모오스트랜지스터의 소오스와 연결되는 제3모오스트랜지스터와; 게이트는 퓨즈소거의 유무에 따라 천이되는 입력신호가 인가되고 드레인은 상기 제3모오스트랜지스터의 소오스와 연결되는 제4모오스트랜지스터와; 게이트와 드레인은 상기 제4모오스트랜지스터의 소오스와 연결되고 소오스는 (-)패드에 연결되는 제5모오스트랜지스터를 가지는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로.
- 제1항에 있어서; 상기 제1, 2, 3, 4, 5모오스트랜지스터는 엔형모오스트랜지스터이며, 각기의 채널이 상기 패드에 직렬로 연결된 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로.
- 패드에 인가되는 높은 전압에 강화된 반도체 메모리 장치의 퓨즈소거의 유무를 확인하기 위한 회로에 있어서; 게이트와 드레인은 (+)패드에 연결된 제1모오스트랜지스터와; 게이트와 드레인은 상기 제1모오스트랜지스터의 소오스와 연결되는 제2모오스트랜지스터와; 게이트와 드레인은 상기 제2모오스트랜지스터의 소오스와 연결되는 제3모오스트랜지스터와; 게이트는 퓨즈소거의 유무에 따라 천이되는 입력신호가 인가되고 드레인은 상기 제3모오스트랜지스터의 소오스와 연결되는 제4모오스트랜지스터와; 게이트와 소오스는 상기 (-)패드에 연결되고 드레인은 상기 제3모오스트랜지스터의 소오스와 상기 제4모오스트랜지스터의 드레인이 공통연결되는 제5모오스트랜지스터를 가지는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로.
- 제3항에 있어서; 상기 제1, 2, 3, 4, 5모오스트랜지스터는 엔형모오스트랜지스터임을 특징으로 하는 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021042A KR0164801B1 (ko) | 1995-07-18 | 1995-07-18 | 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950021042A KR0164801B1 (ko) | 1995-07-18 | 1995-07-18 | 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970008209A KR970008209A (ko) | 1997-02-24 |
| KR0164801B1 true KR0164801B1 (ko) | 1999-02-01 |
Family
ID=19420808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950021042A Expired - Fee Related KR0164801B1 (ko) | 1995-07-18 | 1995-07-18 | 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0164801B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383248B1 (ko) * | 2000-12-27 | 2003-05-12 | 제일모직주식회사 | 반도체 소자 밀봉용 에폭시 수지 조성물 |
-
1995
- 1995-07-18 KR KR1019950021042A patent/KR0164801B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008209A (ko) | 1997-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0172305B1 (en) | Mos transistor circuit with breakdown protection | |
| KR100639231B1 (ko) | 정전기 방전 보호 회로 | |
| KR100297014B1 (ko) | Npn 바이폴라 트랜지스터를 사용하는 정전방전(esd)보호 | |
| US7400480B2 (en) | Electrostatic discharge protection circuit | |
| CN100463174C (zh) | 半导体集成电路装置 | |
| JPH07321628A (ja) | ヒステリシストリガ回路を用いる静電放電保護 | |
| US7889469B2 (en) | Electrostatic discharge protection circuit for protecting semiconductor device | |
| KR100331973B1 (ko) | 반도체 웨이퍼용 특성 평가회로 및 그 평가방법 | |
| US6940131B2 (en) | MOS ESD CDM clamp with integral substrate injection guardring and method for fabrication | |
| KR0164801B1 (ko) | 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로 | |
| KR100282708B1 (ko) | 반도체 장치의 입력 회로 (input circuit of semiconductor device) | |
| US5608594A (en) | Semiconductor integrated circuit with surge-protected output MISFET's | |
| KR100215760B1 (ko) | 과전류에대하여안정한반도체메모리장치의리던던시디코더회로 | |
| KR100346774B1 (ko) | 스탠다드셀로 구성된 집적 회로내에 보호 소자를 조립하기 위한 방법 | |
| US6421278B1 (en) | Method of improving an electrostatic discharge characteristic in a flash memory device | |
| KR100230409B1 (ko) | 반도체 메모리의 정전기 방전 트랜지스터의 레이아웃 배치방법 | |
| KR960011175B1 (ko) | 반도체 메모리 장치 | |
| JP2000151382A (ja) | 半導体集積回路 | |
| EP0135395A1 (en) | MIS IC protected from static charge breakdown | |
| Lisenker-Touber | VLSI circuits degradation due to ESD stress below ESD rating voltage | |
| KR20090088004A (ko) | 정전기 방전 회로 | |
| KR20090009461A (ko) | 정전기 방전 장치 | |
| JPH04170063A (ja) | 半導体集積回路 | |
| KR19990011461A (ko) | 쇼트 불량 체크 회로를 구비하는 반도체 장치 | |
| KR20070070966A (ko) | 정전기 방전 보호 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19950718 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19950718 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19980828 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19980914 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19980914 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20010807 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20020807 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030808 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040901 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20050802 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050802 Start annual number: 8 End annual number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20070810 |