KR20090088004A - 정전기 방전 회로 - Google Patents

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손희정
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Abstract

본 발명의 정전기 방전 회로는 제 1 전원전압단과 제 1 접지전압단 사이에 연결되는 출력 버퍼와 제 2 전원전압단과 제 2 접지전압단 사이에 연결되는 출력 버퍼 드라이버 및 상기 제 2 전원전압단에서 상기 출력 버퍼로 유입되는 정전기 전류를 시리즈 다이오드를 통함으로써 상기 정전기 전류에 대응하는 전압이 기판에 바이어스로 인가되고, 상기 정전기 전류를 상기 제 1 접지전압단으로 방전시키는 클램프 트랜지스터를 구비하는 정전기 방전부를 포함함을 특징으로 한다.

Description

정전기 방전 회로{ELECTROSTATIC DISCHARGE CIRCUIT}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 정전기의 유입에 대응한 전류 구동 능력을 높여 반도체 소자에 불량이 발생하는 현상을 방지하기 위해 사용되는 정전기 방전 회로에 관한 것이다.
일반적으로, 정전기(Electrostatic Discharge, ESD)는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급시 또는 시스템에 장착하는 경우에 유입되어 칩을 손상시킨다. 따라서, 반도체 소자의 데이터 입출력 영역에는 정전기로부터 반도체 소자를 보호하기 위하여 정전기 방전 회로가 구비되어야 한다.
도 1에 도시된 바와 같이, 반도체 집적 회로에는 인접한 회로 블록들이 서로 다른 전원을 사용하는 경우가 있는데, 이 경우 인접한 회로 블록들은 한 블록의 출력 버퍼 드라이버(110)와 출력 버퍼(130)가 시그널 라인(S1)을 통해 연결된다.
접지전압단(VSS1)과 접지전압단(VSS2) 또는 전원전압단(VDD2)과 접지전압단(VSS1) 사이에 정전기가 유입되면, 정전기 전류가 출력 버퍼 드라이버(110)의 NMOS 트랜지스터(N1) 또는 PMOS 트랜지스터(P1)를 통함으로 인하여 출력 버퍼(130)의 NMOS 트랜지스터(N3)의 게이트 절연막이 파괴될 위험이 있다.
이를 방지하기 위하여 출력 버퍼 드라이버(110)와 출력 버퍼(130) 사이에 정전기 보호 회로(120)가 구비됨으로써, 정전기 전류의 방전 경로가 NMOS 트랜지스터(N1) ~ 클램프 트랜지스터(N2) 및 PMOS 트랜지스터 ~ 클램프 트랜지스터(N2)로 형성된다.
이때, 클램프 트랜지스터(N2)는 NMOS 트랜지스터를 사용하는데 이의 게이트는 일반적으로 소오스와 함께 접지전압단과 연결하여(GGNMOS) MOS 트랜지스터의 바이폴라 트랜지스터(BJT) 특성을 이용한다. 즉, NMOS 트랜지스터의 드레인 전압이 커지면 드레인과 기판 사이에 애벌런치 브레이크 다운이 발생하여 정전기 전류는 기판으로 빠져나가게 된다. 정전기 전류에 의한 전압 생성으로 인해 기판 전압이 NMOS 트랜지스터(N2)의 소스의 전압보다 높아지면 기반과 소스 사이에 PN 다이오드가 턴온됨으로써 기생 NPN 트래지스터가 턴온되는 원리를 이용한다.(경로 A)
그런데 상기 언급한 GGNMOS 트랜지스터의 게이트는 접지전압 단자에 연결되어 있기 때문에 정전류 유입시 턴온 전압이 높다. 정전기 방전회로의 턴온 전압이 출력 버퍼(130)의 NMOS 트랜지스터(N3)의 게이트 절연막 파괴 전압보다 높을 경우, 정전기 방전회로(120)가 동작하기 전에 NMOS 트랜지스터(N3)의 게이트가 파괴되어 버린다.
전술한 바와 같이 최근 반도체 집적회로의 고집적화, 고속화와 함께 게이트 절연막 두께가 급속히 감소하면서 게이트 절연막 파괴전압도 급격히 낮아지고 있기 때문에 정전기 전류로부터 출력 버퍼 트랜지스터의 게이트 절연막을 보호하기 위한 대책이 시급하다.
본 발명은 정전기 방전용 소자들을 구비하고, 상기 정전기 방전용 소자의 낮은 동작 개시 전압에 응답하여 출력 버퍼로 유입되는 정전기를 방전시키는 정전기 방전 회로를 제공한다.
본 발명의 정전기 방전 회로는 제 1 전원전압단과 제 1 접지전압단 사이에 연결되는 출력 버퍼; 제 2 전원전압단과 제 2 접지전압단 사이에 연결되는 출력 버퍼 드라이버; 및 상기 제 2 전원전압단에서 상기 출력 버퍼로 유입되는 정전기 전류를 시리즈 다이오드를 통함으로써 상기 정전기 전류에 대응하는 전압이 기판에 바이어스로 인가되고, 상기 정전기 전류를 상기 제 1 접지전압단으로 방전시키는 클램프 트랜지스터를 구비하는 정전기 방전부;를 포함함을 특징으로 한다.
이중, 상기 시리즈 다이오드는 상기 제 2 전원전압단과 상기 클램프 트랜지스터의 드레인 사이에 직렬로 연결되고, 다수개의 다이오드로 구성됨이 바람직하다.
그리고, 상기 시리즈 다이오드는 직렬 연결된 다수개의 다이오드 사이의 노드 중 하나의 노드가 임의로 선택되고, 상기 설정된 노드로부터 상기 클램프 트랜지스터의 기판이 연결됨이 바람직하다.
본 발명에 따른 정전기 방전 회로는 정전기를 방전시키기 위한 트랜지스터 소자의 동작 개시 전압을 낮춤으로써, 반도체 장치의 출력 버퍼를 정전기로부터 안정적으로 보호할 수 있다.
본 발명은 다중 전원을 사용하는 회로 블록들 사이에 연결된 출력 버퍼 트랜지스터를 정전기로부터 보호하기 위한 클램프 트랜지스터의 동작 개시 전압을 낮추어 출력 버퍼의 게이트 절연막 보호에 효과적인 정전기 방전 회로를 제시한다. 특히, 본 발명은 게이트 절연막의 두께가 얇아 정전기 전류에 손상되기 쉬운 고속, 고집적 반도체 회로에 응용할 수 있다.
출력 버퍼 드라이버(210)는 전원전압단(VDD2)과 접지전압단(VSS2) 사이에 풀업용 PMOS 트랜지스터(P21)와 풀다운용 NMOS 트랜지스터(N21)가 직렬로 연결되고 이들 트랜지스터(P21, N21) 각각의 드레인이 정전기 방전 회로(220)에 연결된다.
정전기 방전 회로(220)는 출력 버퍼 드라이버(210)와 출력 버퍼(230)를 연결하는 시그널 라인(S2)의 중간에 연결되고, 클램프 트랜지스터(N22) 및 클램프 트랜지스터(N22)의 드레인과 전원전압단(VDD2) 사이에 직렬로 연결되는 시리즈 다이오드(D1~Dn)로 구성된다.
시리즈 다이오드(D1~Dn)는 n개의 다이오드로 구성되고, 각 다이오드의 애노드(anode)가 전원전압단(VDD2)을 향하도록 서로 직렬로 연결한다.
시리즈 다이오드(D1~Dn)를 이용하여 클램프 트랜지스터(N2)의 기판에 바이어스를 인가함으로써, 종래(도 1 참조)의 정전기 방전 회로의 클램프 트랜지스터(N2)의 바이폴라 동작 전압(통상적으로 7V)보다 턴온 전압을 낮출 수 있다.
그리고, 클램프 트랜지스터(N22)의 기판은 시리즈 다이오드(D1~Dn)의 중간에 연결하고 게이트는 GGNMOS 트랜지스터와 같이 소오스와 함께 접지전압단(VSS1)에 연결한다.
상기와 같은 구성으로 인하여, 전원전압단(VDD2)에 정전기 전류가 유입되면 시리즈 다이오드(D1~Dn)를 통해 흐르던 정전기 전류가 클램프 트랜지스터(n22)의 기판에 바이어스로 인가된다.
클램프 트랜지스터(N22)의 기판에 바이어스가 인가되면, NMOS 트랜지스터의 턴온 전압이 낮아지기 때문에 출력 버퍼(230)의 NMOS트랜지스터(N23)가 정전기 전류에 의해 절연막이 파괴되기 전에 NMOS 트랜지스터(N23)가 턴온됨으로 인하여 정전기 전류가 접지전압단(VSS1)으로 방전될 수 있다.
이때, 시리즈 다이오드(D1~Dn)의 개수(n)와 클램프 트랜지스터(N22)의 기판과 시리즈 다이오드(D1~Dn)를 연결하는 노드 A는 다이오드와 NMOS 트랜지스터의 특성에 따라 임의로 정할 수 있다.
또한, 시리즈 다이오드(D1~Dn)를 통하는 정전기 전류의 양을 결정하기 위하여 시리즈 다이오드(D1~Dn)의 끝부분과 전원전압단 사이에 저항을 연결할 수 있다.
이하에서는 본 발명의 정전기 방전 회로의 동작을 살펴본다.
정전기 방전 회로(220)를 구성하는 클램프 트랜지스터(N22) 및 시리즈 다이오드(D1~Dn)는 반도체 장치의 정상 동작에 영향을 주지 않도록 정상 동작시에는 동작하지 않는다. 그러나, 전원전압단(VDD2)에 정전기가 발생하는 경우, 동작 모드로 들어가 정전기 방전 경로를 제공함으로써 출력 버퍼(230)를 정전기 전류로부터 보 호하는 기능을 수행한다.
자세하게 살펴보면, 전원전압단(VDD2)에 정전기 전류가 유입되는 경우, 시리즈 다이오드(D1~Dn)를 통하는 정전기 전류에 의해 생성된 바이어스 전압이 클램프 트랜지스터(N22)의 기판에 인가된다.(경로 B) 따라서, 클램프 트랜지스터(N22)의 턴온 전압이 낮아짐으로 인하여 정전기 방전 동작 개시 전압이 낮아지고, 전류 구동 능력이 향상되는 효과가 있다.
이로 인하여, 전원전압단(VDD2)에 유입된 정전기 전류는 출력 버퍼(230)의 NMOS 트랜지스터(N23)의 게이트에 유입되기 이전에 클램프 트랜지스터(N22)에 의해서 접지전압단(VSS1)으로 방전된다.(경로 C) 따라서, 출력 버퍼(230)의 NMOS 트랜지스터(N23)의 게이트 절연막을 보호할 수 있다.
도 3a 및 도 3b는 종래에 클램프 트랜지스터로 이용된 GGNMOS 트랜지스터와 본 발명의 클램프 트랜지스터의 특성을 시뮬레이션한 결과이다.
도 3a를 살펴보면, 정전기 전류가 유입되는 동안 GGNMOS 트랜지스터와 본 발명의 클램프 트랜지스터에 인가되는 바이어스로서, 본 발명의 클램프 트랜지스터의 기판에 인가되는 전압이 GGNMOS 트랜지스터에 비해 훨씬 큰 것을 알 수 있다.
도 3b를 살펴보면, NMOS 트랜지스터의 전류-전압 곡선(curve)을 시뮬레이션하여 턴온 전압을 비교한 결과, 종래의 GGNMOS 트랜지스터에 비해 시리즈 다이오드를 기판에 연결한 본 발명의 클램프 트랜지스터의 턴온 전압이 약 30% 가량 낮아진 것을 확인할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에서 제시한 정전기 방전 회로의 시리즈 다이오드를 연결한 클램프 트랜지스터는 종래의 GGNMOS 트랜지스터보다 턴온 전압이 낮기 때문에 출력 버퍼의 게이트를 보호하는데 효율적이다.
또한, 정전기 전류에 대한 전류 구동 능력을 향상시켜, 출력 버퍼까지 지속적으로 작동하여 민감한 내부 회로의 손상을 줄일 수 있다. 따라서, 집적도가 높은 미세 회로에 대한 정전기 보호 효과에 적합하다.
도 1은 종래의 정전기 방전 회로를 도시한 도면.
도 2는 본 발명의 정전기 방전 회로를 도시한 도면.
도 3a 및 도 3b는 종래 및 본 발명의 정전기 방전 회로의 특성을 비교한 시뮬레이션도.

Claims (3)

  1. 제 1 전원전압단과 제 1 접지전압단 사이에 연결되는 출력 버퍼;
    제 2 전원전압단과 제 2 접지전압단 사이에 연결되는 출력 버퍼 드라이버; 및
    상기 제 2 전원전압단에서 상기 출력 버퍼로 유입되는 정전기 전류를 시리즈 다이오드를 통함으로써, 상기 정전기 전류에 대응하는 전압이 기판에 바이어스로 인가되고, 상기 정전기 전류를 상기 제 1 접지전압단으로 방전시키는 클램프 트랜지스터를 구비하는 정전기 방전부;
    를 포함함을 특징으로 하는 정전기 방전 회로.
  2. 제 1 항에 있어서,
    상기 시리즈 다이오드는
    상기 제 2 전원전압단과 상기 클램프 트랜지스터의 드레인 사이에 직렬로 연결되고, 다수개의 다이오드로 구성되는 정전기 방전 회로.
  3. 제 1 항에 있어서,
    상기 시리즈 다이오드는
    직렬 연결된 다수개의 다이오드 사이의 노드 중 하나의 노드가 임의로 선택되고, 상기 설정된 노드로부터 상기 클램프 트랜지스터의 기판이 연결되는 정전기 방전 회로.
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* Cited by examiner, † Cited by third party
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KR20140120763A (ko) * 2013-04-04 2014-10-14 삼성전자주식회사 정전기 방전 회로를 포함하는 소스 구동 집적 회로 및 소스 구동 집적 회로의 레이아웃 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120763A (ko) * 2013-04-04 2014-10-14 삼성전자주식회사 정전기 방전 회로를 포함하는 소스 구동 집적 회로 및 소스 구동 집적 회로의 레이아웃 방법

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