KR100331973B1 - 반도체 웨이퍼용 특성 평가회로 및 그 평가방법 - Google Patents

반도체 웨이퍼용 특성 평가회로 및 그 평가방법 Download PDF

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Abstract

본 발명은 특성평가회로 및 상기 특성평가회로의 평가방법을 제공함을 목적으로 하는 것으로서, 반도체 웨이퍼내에 넣어진 특성평가회로에 있어서, 더미 소자(301, 302, 303)는 적어도 두개의 패드(P1 내지 P7)에 접속되어 있고, 공핍형(depletion type) MOS 트랜지스터(501, 502, 503)는 상기 패드 사이에 접속되어 있다. 퓨즈(F8, F9, F10)는 상기 공핍형 MOS 트랜지스터의 게이트에 접속되어 있고, 게이트 전압 제어 패드(P8, P9, P10)는 상기 퓨즈에 접속되어 있다.

Description

반도체 웨이퍼용 특성 평가회로 및 그 평가방법{CHARACTERISTICS EVALUATION CIRCUIT FOR SEMICONDUCTOR WAFER AND ITS EVALUATION METHOD}
본 발명은 반도체 웨이퍼내에 넣어진 특성평가회로 및 그 평가방법에 관한 것이다. 반도체 웨이퍼의 제조공정에서, 반도체 칩의 특성은 각각의 칩에서 측정된다. 예컨대, MOS 트랜지스터의 임계전압 특성, 도전층의 저항특성 및 도전층의 커패시턴스 특성 등이 측정된어 제조공정을 체크한다.
전술한 반도체 칩의 특성을 측정하기 위해서, 특성평가회로가 반도체 칩, 반도체 칩 사이의 스크라이브(scribe) 영역 또는 반도체 칩과 동일한 크기를 갖는 특성평가영역 내에 넣어진다.
종래의 기술에 의한 특성평가회로는 적어도 두개의 패드와 결합된 더미 소자로 구성되어 있다. 상기의 구성은 이후에 자세히 기술될 것이다.
특성평가회로의 특성이 측정된 후, 특성평가회로는 필요없게 된다. 만일 상기와 같은 특성평가회로와 결합된 반도체 칩 또는 반도체 웨이퍼가 장착된다면, 어떠한 제조자라 할지라도 상기 특성평가회로의 패드상에 프로브(probe)를 배치함으로서 반도체 칩의 측성을 분석할 수 있다.
특성평가회로를 없애거나 불능으로 만들기 위해, 제1의 접근방식에서는 퓨즈가 더미 소자의 패드에 접속된다. 특성평가회로의 특성이 측정된 후, 휴즈는 레이저 트리밍공정 등에 의해 용융된다. 상기는 또한 이후에 기술될 것이다.
전술한 제1의 접근방식에서, 퓨즈에 의한 저항의 존재에 기인하여 더미 소자를 정확히 측정하는 것이 불가능하다.
제2의 접근방식은 레이저 또는 기계적인 응력을 가하여 더미소자를 직접 파괴하는 방법이다. 상기의 방법 또한 이후에 기술될 것이다.
그러나, 상기 제2의 접근방식에 있어서, 더미소자에는 크기가 다른 다양한 종류가 있으므로, 더미 소자를 효과적으로 파괴하는 것은 불가능 할 뿐만 아니라 비용도 많이 들어간다.
본 발명의 목적은 용이하게 파괴되거나 불능으로 될 수 있는 반도체 웨이퍼에 대한 특성평가회로를 제공함을 그 목적으로 한다.
본 발명의 다른 목적은 반도체 웨이퍼에 대한 특성평가방법을 제공함을 그 목적으로 한다.
본 발명에 따르면, 반도체 웨이퍼내에 넣어진 특성평가회로에서, 더미소자는 적어도 두개의 패드에 접속되어 있고, 공핍형 MOS 트랜지스터는 상기 패드사이에 접속되어 있다. 퓨즈는 상기 공핍형 MOS 트랜지스터의 게이트에 접속되고 게이트 전압제어패드가 상기 퓨즈에 접속된다.
더미소자의 특성을 평가하는 경우에, 적절한 전압이 게이트 전압제어패드에 인가되어 공핍형 MOS 트랜지스터를 오프(off)로 한다. 그 후, 프로브(probe)가 상기 패드상에 배치되어 더미소자의 특성을 측정한다. 최종적으로, 퓨즈가 절단된다.
주목할 것은 퓨즈가 절단되는 경우에 공핍형 MOS 트랜지스터의 게이트는 플로팅(floating) 상태에 있다는 점이다. 상기 상태에서, 패드는 공핍형 MOS 트랜지스터의 게이트에 접속되지 않으므로, 공핍형 MOS 트랜지스터의 게이트는 매우 슬림하다. 따라서, 단지 소량의 전하가 플로팅 상태의 게이트에 주입되므로, 공핍형MOS 트랜지스터의 게이트 전압은 0(그라운드)에 유지되어, 공핍형 MOS 트랜지스터는 항상 온의 상태에 있게 된다.
도 1은 종래의 기술에 의한 반도체 웨이퍼를 도시하는 레이아웃 다이어그램.
도 2의 A, B 및 C는 도 1의 특성평가영역의 위치를 도시하는 레이아웃 다이어그램.
도 3의 A, B 및 C는 도 2의 A, B 및 C의 특성평가에 사용되는 특성평가회로의 회로 다이어그램.
도 4의 A, B 및 C는 도 2의 A, B 및 C의 특성평가영역에서 사용되는 특성평가회로의 다른 회로 다이어그램.
도 5의 A는 본 발명에 따른 특성평가회로의 제1의 실시예를 도시하는 회로다이어그램이고, 도 5의 B는 본 발명에 따른 특성평가회로의 제2의 실시예를 도시하는 회로다이어그램이고, 도 5의 C는 본 발명에 따른 특성평가회로의 제3의 실시예를 도시하는 회로다이어그램.
본 발명에 따른 양호한 실시예를 기술하기 이전에, 종래의 기술에 의한 반도체 특성평가회로가 도 1, 2A, 2B, 2C, 3A, 3B, 3C, 4A, 4B 및 4C를 참조하여 기술될 것이다.
도 1은 종래의 기술에 의한 반도체 웨이퍼를 도시하는 레이아웃 다이어그램으로서, 반도체 칩(101)이 로우(row) 및 컬럼(column)으로 배치되어 있다. 상기 반도체 칩(101)은 각각 서로 분리되어 배치될 것이다. 반도체 웨이퍼의 특성을 평가하기 위해, 즉, 바도체 칩(101)의 특성을 평가하기 위해, 특성평가회로는 도 2의 A, B, 및 C에 도시된 바와 같이 도 1의 반도체 웨이퍼내에 넣어져 있다.
도 2의 A에 있어서, 반도체 특성평가회로에 대한 하나의 특성평가영역(102)은 각각의 반도체 칩(101)내에 제공되어 있다.
도 2의 B에 있어서, 특성평가회로에 대한 다수의 특성평가영역(103)은 반도체 칩(101) 사이의 스크라이브(scribe)영역(104)에 제공되어 있다.
도 2의 C에 있어서, 몇몇의 반도체 칩(101)은 특성평가회로에 대한 특성평가영역(103)으로 대체된다. 상기의 경우에, 각각의 특성평가영역(105)은 반도체 칩(101)과 동일한 크기로 되어 있다. 주목할 것은 특성평가영역(105)은 테스트 소자군(TEG : test elementary group)이라고 불리운다.
도 2의 A, B 및 C의 특성평가영역(102, 103 및 105)에 사용되는 특성평가회로는 도 3의 A, B 및 C에서 설명될 것이다.
도 3의 A에서, 더미 MOS 트랜지스터(301)는 패드(P1)에 접속된 소스와, 패드(P2)에 접속된 드레인 및 패드(P3)에 접속된 게이트를 구비하고 있다. 따라서, 더미 MOS 트랜지스터(301)는 프로브(도시되지 않음)를 패드(P1, P2 및 P3)상에 배치함으로서 측정될 수 있다.
도 3의 B에서, 더미 레지스터(302)는 패드(P4)에 접속된 터미널 및 패드(P5)에 접속된 터미널을 구비하고 있다. 따라서, 레지스터(302)의 특성은 프로브(도시되지 않음)를 패드(P4 및 P5)상에 배치함으로서 측정될 수 있다.
도 3의 C에서, 더미 커패시터(303)는 패드(P6)에 접속된 터미널 및 패드(P7)에 접속된 터미널을 구비하고 있다. 따라서, 레지스터(303)의 특성은 프로브(도시되지 않음)를 패드(P6 및 P7)상에 놓음으로서 측정될 수 있다.
도 3의 A, B,및 C의 특성평가회로의 특성이 측정된 후, 특성평가회로는 불필요하게 된다. 만일 상기와 같은 특성평가회로와 결합된 반도체 칩(101)이 장착되면, 어떠한 제조자라 할지라도 특성평가영역(102, 103 및 105)의 패드상에 프로브를 배치함으로서 반도체 칩(101)의 특성을 용이하게 분석할 수 있다. 따라서, 특성평가회로는 장착되기 이전에 파괴되어야 한다.
특성평가회로가 도2의 A의 특성평가영역에 제공되는 경우, 특성평가회로를 파괴하거나 불능으로 만들기가 용이하지 않다.
반면에, 특성평가회로가 도 2의 B 또는 C의 특성평가영역(103 또는 105)에제공되는 경우, 특성평가회로를 파괴하거나 블능으로 만들기는 용이하다. 그러나, 이 경우, 만일, 반도체 칩(101)을 분할하지 않고 웨이퍼가 주문자 상표 부착 생산자(OEM) 시스템 등을 통해 다른 반도체 제조장치에 장착된다면, 특성평가회로를 파괴하거나 불능으로 하는 것은 또한 용이하지 않다.
도 3의 A, B 및 C의 특성평가회로를 파괴하거나 불능으로 만들기 위해서, 제1의 접근방식은 도 4의 A, B 및 C에 도시된 바와 같이, 퓨즈(F1 내지 F7)가 패드(P1 내지 P7)에 각각 접속되는 방식이다. 도 4의 A, B 및 C의 특성평가회로의 특성이 측정된 이후에, 퓨즈(F1 내지 F7)는 레이저 트리밍 공정 등에 의해 용융된다.
그러나, 전술한 제1의 접근방법에 있어서, 퓨즈(F1 내지 F7)에 의한 저항의 존재에 기인하여 도 4의 A, B 및 C의 더미 MOS 트랜지스터(301), 더미 레지스터(302) 및 더미 커패시터(303)를 정확히 측정하는 것은 불가능하다. 퓨즈(F1 내지 F7)가 저항치가 낮은 알루미늄으로 구성되더라도, 퓨즈(F1 내지 F7)는 알루미늄이 비교적 슬림인 경우에는 아직까지 저항이 큰 상태에 있다. 만일, 알루미늄 배선폭이 넓어져 그 저항이 낮아진다면, 한번의 레이저 트리밍 공정에 의해 퓨즈(F1 내지 F7)을 용융시키는 것은 불가능해 져서 제조단가를 상승시킨다.
제2의 접근방식으로는 레이저 또는 기계적인 힘을 가하여 도 3의 A, B 및 C의 더미 MOS 트랜지스터(301), 더미 레지스터(302) 및 더미 커패시터(303)를 직접 파괴하는 방식이 있다.
그러나, 제2의 접근방식에서는 도 3의 A, B 및 C의 더미 MOS트랜지스터(301), 더미 레지스터(302) 및 더미 커패시터(303)는 크기가 다른 여러 종류가 있으므로, 도 3의 A, B 및 C의 더미 MOS 트랜지스터(301), 더미 레지스터(302) 및 더미 커패시터(303)를 효과적으로 파괴하는 것은 불가능하고, 또한 제조비용을 증가시킨다.
도 5의 A는 본 발명에 의한 제1의 실시예를 도시하고 있는 것으로서, 공핍형 MOS 트랜지스터(501)는 도 3의 A의 더미 MOS 트랜지스터(301)의 드레인과 게이트 사이에 접속되어 있다. 상기 더미 MOS 트랜지스터(501)의 게이트는 퓨즈(F8)를 경유하여 패드(P8)까지 접속되어 있다. 주목할 것은 공핍형 MOS 트랜지스터(501)는 P-채널형 또는 N-채널형 일 수 있다는 점이다.
더미 MOS 트랜지스터(301)의 특성이 측정되기 이전에, 적절한 전압이 패드(P8)상에 프로브(도시되지 않음)를 놓음으로서 인가되어 공핍형 MOS 트랜지스터(501)를 확실히 오프로 한다. 그 후, 더미 MOS 트랜지스터(301)의 특성이 패드(P1, P2 및 P3)상에 프로브를 배치함으로서 측정된다.
더미 MOS 트랜지스터(301)의 특성이 측정된 후, 퓨즈(F8)는 레이저 트리밍 공정 등으로 용융된다. 그 결과, 공핍형 MOS 트랜지스터(501)는 온 상태에 있게 되어, 패드(P2)는 패드(P3)와 전기적으로 접속된다. 상기 상태에서, 더미 MOS 트랜지스터(301)의 특성이 정확히 측정되는 것은 더이상 가능하지 않다.
도 5의 A에서, 퓨즈 및 패드와 결합된 공핍형 MOS 트랜지스터는 더미 MOS 트랜지스터(301)의 소스와 게이트 사이 또는 더미 MOS 트랜지스터(301)의 소스와 드레인 사이에 접속될 수 있다.
도 5의 B는 본 발명의 제2의 실시예를 도시하는 것으로서, 공핍형 MOS 트랜지스터(502)는 도 3의 B의 더미 레지스터(302)의 터미널 사이에 접속되어 있다. 상기 더미 MOS 트랜지스터(502)의 게이트는 퓨즈(F9)를 경유하여 패드(P9)까지 접속되어 있다. 주목할 것은 공핍형 MOS 트랜지스터(502)는 P-채널형 또는 N-채널형 일 수 있다는 점이다.
더미 레지스터(302)의 특성이 측정되기 이전에, 적절한 전압이 패드(P9)상에 프로브(도시되지 않음)를 배치함으로서 인가되어 공핍형 MOS 트랜지스터(502)를 확실히 오프로 한다. 그 후, 더미 레지스터(302)의 특성이 패드(P4 및 P5)상에 프로브를 배치함으로서 측정된다.
더미 레지스터(302)의 특성이 측정된 후, 퓨즈(F9)는 레이저 트리밍 공정 등으로 용융된다. 그 결과, 공핍형 MOS 트랜지스터(502)는 온 상태에 있게 되어, 패드(P4)는 패드(P5)와 전기적으로 접속된다. 상기 상태에서, 더미 레지스터(302)의 특성이 정확히 측정되는 것은 더이상 가능해지지 않는다.
도 5의 C는 본 발명의 제3의 실시예를 도시하는 것으로서, 공핍형 MOS 트랜지스터(503)는 도 3의 C의 더미 커패시터(303)의 터미널 사이에 접속되어 있다. 상기 공핍형 MOS 트랜지스터(503)의 게이트는 퓨즈(F10)를 경유하여 패드(P10)까지 접속되어 있다. 주목할 것은 공핍형 MOS 트랜지스터(503)는 P-채널형 또는 N-채널형 일 수 있다는 점이다.
더미 커패시터(303)의 특성이 측정되기 이전에, 적절한 전압이 패드(P10)상에 프로브(도시되지 않음)를 배치함으로서 인가되어 공핍형 MOS 트랜지스터(503)를확실히 오프로 한다. 그 후, 더미 커패시터(303)의 특성이 패드(P6 및 P7)상에 프로브를 놓음으로서 측정된다.
더미 커패시터(303)의 특성이 측정된 후, 퓨즈(F10)는 레이저 트리밍 공정 등으로 용융된다. 그 결과, 공핍형 MOS 트랜지스터(503)는 온 상태에 있게 되어, 패드(P6)는 패드(P7)와 전기적으로 접속된다. 상기 상태에서, 더미 커패시터(303)의 특성이 정확히 측정되는 것이 더이상 가능하지 않다.
전술한 실시예에서, 퓨즈(F8, F9 ,F10)는 공핍형 MOS 트랜지스터(501, 502, 503)의 게이트에 전류를 각각 공급할 필요가 없으므로, 퓨즈(F8, F9, F10)는 매우 슬림하게 될 수 있다. 그 결과, 퓨즈(F8, F9, F10)는 레이저 트리밍 공정 등에 의해 용이하게 용융될 수 있다. 또한 퓨즈(F8, F9, F10)는 알루미늄 이외의 다른 물질로 구성될 수가 있다.
또한, 본 발명에 있어서, 더미 MOS 트랜지스터(301), 더미 레지스터(302) 및 더미 커패시터(303)이외의 다른 더미 소자가 특성평가회로에 도입될 수 있다.
또한, 도 5의 A, B 및 C의 특성평가회로는 도 2의 A, B 및 C의 특성평가영역의 어느 영역으로 실시될 수 있다.
전술한 바와 같이, 본 발명에 따르면, 반도체 웨이퍼내에 넣어진 특성평가회로는 용이하게 파괴될 수 있거나 불능으로 될 수 있다.

Claims (14)

  1. 반도체 웨이퍼내에 넣어진 특성평가회로에 있어서,
    적어도 2개의 패드(P1 내지 P7)에 접속된 더미소자(301, 302, 303)와,
    상기 패드 사이에 접속된 공핍형 MOS 트랜지스터(501, 502, 503)와,
    사기 공핍형 MOS 트랜지스터의 게이트에 접속된 퓨즈(F8, F9, F10)와,
    상기 퓨즈에 접속된 게이트 전압 제어 패드(P8, P9, P10)를 포함하는 것을 특징으로 하는 특성평가회로.
  2. 제 1항에 있어서,
    상기 더미 소자는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 특성평가회로.
  3. 제 1항에 있어서,
    상기 더미 소자는 레지스터를 포함하는 것을 특징으로 하는 특성평가회로.
  4. 제 1항에 있어서,
    상기 더미 소자는 커패시터를 포함하는 것을 특징으로 하는 특성평가회로.
  5. 제 1항에 있어서,
    상기 반도체 웨이퍼의 각각의 반도체 칩(101)내에 넣어진 것을 특징으로 하는 특성평가회로.
  6. 제 1항에 있어서,
    상기 반도체 웨이퍼의 스크라이브(scribe) 영역(103)내에 넣어진 것을 특징으로 하는 특성평가회로.
  7. 제 1항에 있어서,
    상기 반도체 웨이퍼의 반도체 칩과 동일한 크기인 특성평가영역(105)내에 넣어진 것을 특징으로 하는 특성평가회로.
  8. 적어도 2개의 패드(P1 내지 P7)에 접속된 더미소자(301, 302, 303)와, 상기 패드 사이에 접속된 공핍형 MOS 트랜지스터(501, 502, 503)와, 상기 공핍형 MOS 트랜지스터의 게이트에 접속된 퓨즈(F8, F9, F10)와, 상기 퓨즈에 접속된 게이트 전압 제어 패드(P8, P9, P10)를 포함하는 반도체 특성평가회로의 평가방법에 있어서,
    상기 공핍형 MOS 트랜지스터를 오프 상태로 하기 위하여 상기 게이트 전압 제어 패드에 적절한 전압을 인가하는 단계와,
    프로브를 상기 패드상에 놓아서 상기 적절한 전압이 상기 게이트 전압 제어 패드에 인가된 후 상기 더미 소자의 특성을 평가하는 단계와,
    상기 더미 소자가 측정된 후 상기 퓨즈를 절단하는 단계를 포함하는 것을 특징으로 하는 특성평가회로의 평가방법.
  9. 제 8항에 있어서,
    상기 더미 소자는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 특성평가회로의 평가방법.
  10. 제 8항에 있어서,
    상기 더미 소자는 레지스터를 포함하는 것을 특징으로 하는 특성평가회로의 평가방법.
  11. 제 8항에 있어서,
    상기 더미 소자는 커패시터를 포함하는 것을 특징으로 하는 특성평가회로의 평가방법.
  12. 제 8항에 있어서,
    상기 반도체 웨이퍼의 각각의 반도체 칩(101)내에 넣어진 것을 특징으로 하는 특성평가회로의 평가방법.
  13. 제 8항에 있어서,
    상기 반도체 웨이퍼의 스크라이브 영역(103)내에 넣어진 것을 특징으로 하는특성평가회로의 평가방법.
  14. 제 8항에 있어서,
    상기 반도체 웨이퍼의 반도체 칩과 동일한 크기인 특성평가영역(105)내에 넣어진 것을 특징으로 하는 특성평가회로의 평가방법.
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