JP4274576B2 - 半導体装置 - Google Patents
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Description
2 半導体装置
3 ダイシングライン
4 特性チェック素子
5 ボンディングパッド
6 測定パッド
7 チェックトランジスタ
8 半導体装置内測定パッド
9 サブ接続配線
10 半導体回路領域
11 サブ接続配線領域
12 共通配線
13 レチクル
14 サブ電位配線
20 チェック抵抗素子
21 トランジスタ
Claims (9)
- ダイシングライン内に設けられた特性チェック素子と、半導体装置内に配置され前記特性チェック素子に接続された半導体装置内測定パッドと、を備え、ウェハー状態で実施する半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記特性チェック素子の機能を破壊することを特徴とする半導体装置。
- 前記半導体装置内測定パッドと前記特性チェック素子との接続配線は、半導体装置の外周に設けられたサブ接続配線の一部を切断し、切断した箇所を横断するように配置することを特徴とする請求項1に記載の半導体装置。
- ウェハー内に配置された複数の前記半導体装置内測定パッドを、ダイシングラインにおいて共通に接続することを特徴とする請求項2に記載の半導体装置。
- 前記特性チェック素子はチェックトランジスタであり、そのドレイン、ソースはそれぞれの測定パッドに、そのゲートは測定パッドと半導体装置内測定パッドとに接続し、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記チェックトランジスタのゲートを破壊することを特徴とする請求項1に記載の半導体装置。
- 前記特性チェック素子は複数のチェックトランジスタから構成され、そのドレインはそれぞれ個別の測定パッドに、ソースは共通の測定パッドに、ゲートは共通の測定パッドと前記半導体装置内測定パッドとに接続し、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記複数のチェックトランジスタのゲートを破壊することを特徴とする請求項1に記載の半導体装置。
- 前記特性チェック素子は、その両端に測定パッドを備えたチェック抵抗素子であり、ゲートを前記チェック抵抗素子の一部と前記半導体装置内測定パッドとに接続され、ドレインとソースをサブ電位に接続されたトランジスタをさらに備え、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記トランジスタのゲートを破壊することを特徴とする請求項1に記載の半導体装置。
- 前記トランジスタは、ダイシングラインに配置され、前記トランジスタのゲートと前記チェック抵抗素子の一部との接続配線は前記チェック抵抗素子を構成する導電配線層またはその下層の導電配線層のいずれかにより接続することを特徴とする請求項6に記載の半導体装置。
- 前記特性チェック素子は、その両端に測定パッドを備えたチェック抵抗素子であり、ゲートを前記半導体装置内測定パッドに接続され、1つの拡散層を前記チェック抵抗素子の一部に接続され、残りの1つの拡散層をサブ電位に接続されたトランジスタをさらに備え、半導体装置動作テストの時に前記半導体装置内測定パッドに電圧を印加し、前記トランジスタのゲートを破壊することを特徴とする請求項1に記載の半導体装置。
- 前記半導体装置動作テストの時は、ウェハー状態で半導体装置の電気的な動作確認をする工程(P/W工程)であることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。
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