JP2007140405A - アクティブマトリクス型検査基板 - Google Patents

Abstract

【課題】同一基板上に形成されたＴＦＴの電気的特性及び透明有機絶縁膜に設けられたコンタクトホールの形成不良を検査可能な検査データを検査装置に供給し、製造プロセスの管理を容易にすることを課題とする。
【解決手段】制御配線１１を通じてｐ−ｃｈ型ＴＦＴ４のオン・オフを制御することにより、第１の放電電極６及び第２の放電電極７を覆う透明有機絶縁膜１７に設けられたコンタクトホール１８に埋設され透明有機絶縁膜１７上に配線された放電経路８を介して、予め蓄積容量素子５に蓄積された電荷を放電することができる。放電された電荷はコンタクトホール１８を経由するので、コンタクトホール１８に形成不良が生じた場合には電荷は放電されない。放電された電荷量をアレイテスタで測定することでコンタクトホールの形成不良を検査することができる。
【選択図】図２

Description

本発明は、検査基板に関し、特に、画素にスイッチング素子として薄膜トランジスタを備えたアクティブマトリクス型液晶表示に用いるアレイ基板に対応したアクティブマトリクス型検査基板に関する。

近年、アレイ基板上において、互いに交差して配線された複数の走査線及び複数の信号線の交差部に画素電極とともにスイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下ＴＦＴと称する）を有する画素をマトリクス状に配列したアクティブマトリクス型液晶表示装置が広く用いられている。

また、最近の半導体製造技術の進歩により、多結晶シリコンＴＦＴを用いたアクティブマトリクス型液晶表示装置では、アレイ基板上に走査線や信号線を駆動する駆動回路を一体的に形成することで薄型、軽量化が可能になるとともに、ｎチャネル型ＴＦＴ（以下、ｎ−ｃｈ型ＴＦＴと称する）及びｐチャネル型ＴＦＴ（以下、ｐ−ｃｈ型ＴＦＴと称する）を組み合わせたＣＭＯＳを用いることで駆動回路の安定動作や低消費電力が可能になる。

図７は、アレイ基板上の画素の一部断面図である。同図に示すように、ガラス基板１００上に敷設された絶縁層１０１の上に配線１０２が形成される。保護絶縁膜１０６で覆われた配線１０２上には寄生容量の影響による表示品位の低下を避けるために、透明有機絶縁膜１０３を形成し、透明有機絶縁膜１０３の上には画素電極となる透明導電膜１０４を形成する。

画素電極は、透明有機絶縁膜１０３及び保護絶縁膜１０６を貫通して設けられたコンタクトホール１０５内に埋設された透明導電膜１０４を介して配線１０２に接続される。このように透明な絶縁膜を配線１０２上に使用することで、配線１０２で画素の開口部を規定することができ、画素の開口率を最大限に高めることが可能になる。

しかしながら、カップリングの影響を軽減するために、透明有機絶縁膜１０３の厚さを数μｍ確保する必要があり、コンタクトホール１０５を設ける際にはしばしば形成不良が生じる。このため、コンタクトホール１０５の形成不良に起因する画素の表示欠陥が多く発生する。

一般に、このような高度な技術で製造されるＴＦＴの特性不良やコンタクトホールの形成不良などに起因する製品の歩留まりを向上させるためには、製造ラインのプロセスレベルを管理し、高いレベルに維持しておく必要がある（例えば、特許文献１参照）。

従来は、例えば図８に示すように、配線を蛇行させて互いを様々な間隔で配置したプロセスレベルチップを製造ラインで作成し、半導体テスタなどの検査装置で両端間に流れる電流値からオープン・ショートを検査するとともに、欠陥検査装置による光学的評価によりチップ上の平面パターンを検査し、それらの結果を製造ラインにフィードバックすることで、プロセスレベルの管理を行っていた。
特開平１１−１４５２３７号公報

しかしながら、従来のプロセスレベルチップでは、配線のオープン・ショートや、平面パターンのみしか検査することができないため、製造ラインで製造されたＴＦＴの特性や透明有機絶縁膜に設けられたコンタクトホールの形成不良を同時に検査することができないという問題がある。

このため、プロセスレベルの管理には、従来のプロセスレベルチップの検査とともに実際のアレイ基板を用いたＴＦＴの電気的な特性検査を併用する必要があった。

本発明は、上記に鑑みてなされたものであり、同一基板上に形成されたＴＦＴの電気的特性及び透明有機絶縁膜に設けられたコンタクトホールの形成不良を検査可能な検査データを検査装置に供給し、製造プロセスの管理を容易にすることを課題とする。

第１の本発明に係るアクティブマトリクス型検査基板は、互いに交差して配線された複数の走査線及び複数の信号線に接続された第１のスイッチング素子と、制御配線及び前記信号線に接続された第２のスイッチング素子と、上記第１のスイッチング素子に接続された蓄積容量素子と、上記蓄積容量素子の一方の端子に並列に接続された第１の放電電極と、上記第１の放電電極が配置された同一層に配置され、上記第２のスイッチング素子に接続された第２の放電電極と、上記第１及び上記第２の放電電極を覆うように敷設された透明有機絶縁膜と、上記透明有機絶縁膜に設けられたコンタクトホールに埋設されるとともに上記透明有機絶縁膜上に配線された導電性プラグが上記第１及び第２の放電電極を接続する放電経路とを備えることを特徴とする。

本発明にあっては、制御配線を通じて第２のスイッチング素子のオン・オフを制御することにより、同一層に配置された第１及び第２の放電電極を覆う透明有機絶縁膜に設けられたコンタクトホールに埋設され且つ透明有機絶縁膜上に配線された放電経路を介して、予め蓄積容量素子に蓄積された電荷を放電することができる。このとき放電された電荷は透明有機絶縁膜に設けられたコンタクトホールを経由するので、コンタクトホールに形成不良が生じた場合には電荷は放電されない。

これにより、例えば、アレイテスタなどの検査装置により、放電された電荷量を測定することでコンタクトホールの形成不良を検出することができる。

また、上記アクティブマトリクス型検査基板における第１のスイッチング素子は、制御電極が上記走査線に接続され、入力電極が上記信号線に接続され、出力電極が上記蓄積容量素子の一方の端子に接続されるとともに、上記第２のスイッチング素子は、制御電極が上記制御配線に接続され、入力電極が上記第２の放電電極に接続され、出力電極が上記信号線に接続されることを特徴とする。

本発明にあっては、制御配線を通じて第２のスイッチング素子をオフし、走査線を通じて第１のスイッチング素子の制御電極の電位を閾値の期待値近傍に設定して蓄積容量素子に電荷を蓄積した後、第１のスイッチング素子をオンすることで、蓄積容量素子に蓄積された電荷が第１のスイッチング素子の実際の閾値に応じた電荷量だけ放電される。

これにより、例えば、アレイテスタなどの検査装置により、放電された電荷量のばらつきを測定することで、第１のスイッチング素子の電気的特性としての閾値のばらつきを検出することができる。

さらに、制御配線を通じて第１のスイッチング素子をオンし蓄積容量素子に予め電荷を蓄積し、電荷の保持期間中において、制御配線を通じて第２のスイッチング素子の制御電極の電位を閾値の期待値近傍に設定することで、蓄積容量素子に蓄積された電荷が第２のスイッチング素子の実際の閾値に応じた電荷量だけ放電される。

これにより、例えば、アレイテスタなどの検査装置により、放電された電荷量のばらつきを測定することで、第２のスイッチング素子の電気的特性としての閾値のばらつきを検出することができる。

また、上記アクティブマトリクス型検査基板における第１及び第２のスイッチング素子
は、ｎチャネル型及びｐチャネル型ＴＦＴの組み合わせ又はｐチャネル型及びｎチャネル型ＴＦＴの組み合わせのうちどちらか一方であることを特徴とする。

本発明にあっては、アレイテスタなどの検査装置により、同一基板上に形成されたｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴそれぞれのＴＦＴの電気的特性としての閾値のばらつきを検出することができる。

本発明によれば、同一基板上に形成されたＴＦＴの電気的特性及び透明有機絶縁膜に設けられたコンタクトホールの形成不良を検査可能な検査データを検査装置に供給し、製造プロセスの管理を容易にすることができる。

以下、本発明の一実施の形態について図面を用いて説明する。

図１は、一実施の形態に係るアクティブマトリクス型検査基板の外観図である。同図に示すように、アクティブマトリクス型検査基板１は、ガラス基板上に被検査素子としてのスイッチング素子及び蓄積容量素子がマトリクス上に配列された検査領域２を備え、例えば図示しない検査装置であるアレイテスタとＯＬＢ（Outer Lead Boding）技術で接続される。ここで、検査領域２のスイッチング素子及び蓄積容量素子は、アクティブマトリクス型液晶表示装置の実際のアレイ基板上に配列されるスイッチング素子及び蓄積容量素子と同等の電気的特性を有する。アレイテスタにより、アクティブマトリクス型検査基板１の検査領域２に配置された各被検査素子の特性を電気的に検査することで、検査結果を基にして製造ラインのプロセスレベルを管理することができる。

図２は、アクティブマトリクス型検査基板１の検査領域２に配列された被検査素子の一部を拡大して示した等価回路図である。同図に示すように、検査領域２は、第１のスイッチング素子としてのｎ−ｃｈ型ＴＦＴ３と、第２のスイッチング素子としてのｐ−ｃｈ型ＴＦＴ４と、蓄積容量素子５と、第１の放電電極６と、第２の放電電極７と、後述する透明有機絶縁膜と、放電経路８とを備える。

ｎ−ｃｈ型ＴＦＴ３は、互いに交差して配線された複数の走査線９及び複数の信号線１０に接続される。ここではｎ−ｃｈ型ＴＦＴ３のゲート電極が走査線９に接続され、ドレイン電極が信号線１０に接続され、ソース電極が蓄積容量素子５の一方の端子に接続される。

ｐ−ｃｈ型ＴＦＴ４は、制御配線１１及び信号線１０に接続される。ここではｐ−ｃｈ型ＴＦＴ４のゲート電極が制御配線１１に接続され、ソース電極が第２の放電電極７に接続され、ドレイン電極が信号線１０に接続される。

蓄積容量素子５は、ｎ−ｃｈ型ＴＦＴ３に接続される。

第１の放電電極６は、蓄積容量素子５の一方の端子に並列に接続される。第２の放電電極７は、ｐ−ｃｈ型ＴＦＴ４に接続される。

放電経路８は、第１の放電電極６及び第２の放電電極７を接続する。

次に、透明有機絶縁膜を介して第１及び第２の放電電極を接続する放電経路について図３の断面図も参照しながらを用いて詳細に説明する。同図に示すように、アクティブマトリクス型検査基板１では、ガラス基板１２上には絶縁膜１３、絶縁膜１３上には第１の層間絶縁膜１４、第１の層間絶縁膜１４上には第２の層間絶縁膜１５が形成される。それぞれの絶縁膜には例えばシリコン酸化膜を使用する。

第２の層間絶縁膜１５上には第１の放電電極６及び第２の放電電極７が同一層で配置される。ここで各放電電極は保護絶縁膜１６としてシリコン窒化膜で覆われている。ここでは保護絶縁膜１６にはコンタクトホール１８Ａが設けられている。

さらに、第１の放電電極６及び第２の放電電極７を覆うように透明有機絶縁膜１７が敷設される。ここでは透明有機絶縁膜１７にはコンタクトホール１８Ｂが設けられる。（以下ではコンタクトホール１８Ａ、１８Ｂを総称してコンタクトホール１８とする）。

そして、透明有機絶縁膜１７上に設けられたコンタクトホール１８に埋設されるとともに透明有機絶縁膜１７上に配線された導電性プラグ１９が、第１の放電電極６及び第２の放電電極７を接続する放電経路８として機能する。ここでは導電性プラグ１９には、透明導電膜として例えばＩＴＯ膜（酸化インジウム・スズ）が使用される。

尚、ここでは図示しないが、絶縁膜１３上には第１の配線層が、第１の層間絶縁膜１４上には第２の配線層がそれぞれ形成されている。

次に、アクティブマトリクス型検査基板の構成について実際の配線図を参照しながら具体的に説明する。図４は、透明有機絶縁膜を形成する前のアクティブマトリクス型検査基板の検査領域に配列された被検査素子の一部を拡大して上から見た拡大平面図である。各被検査素子や配線は３層の多層配線で構成される。ここでは最上層の配線には符号の後にａ、中間層の配線には符号の後にｂ、最下層の配線には符号の後にｃを付した。

同図に示すように、交差して配線された走査線９ｂ及び信号線１０ａを、それぞれ蛇行して配線する。このように配線長を長く、密接して配線することで、オープンやショートなどの欠陥が起きやすくし、欠陥検出の感度を向上させている。

ｎ−ｃｈ型ＴＦＴ３は、走査線９ｂ及び信号線１０ａの交差部に配置される。ｎ−ｃｈ型ＴＦＴ３のゲート電極が走査線９ｂに接続され、ドレイン電極が信号線１０ａに接続され、ソース電極が蓄積容量素子５の一方の端子である第１放電電極６ａとしての蓄積容量上部電極に接続される。

ここで蓄積容量上部電極６ａの一部は、後述する第２の放電電極７ａとしてｐ−ｃｈ型ＴＦＴ４のソース電極測定用パッドの外周に沿って配線される。このように蓄積容量上部電極６ａの一部を長く引き回して配線することで、オープンやショートなどの欠陥が起きやすくし、欠陥検出の感度を向上させている。

さらに、ここでは走査線９ｂには走査線測定用パッド２０ａが、信号線１０ａには信号線測定用パッド２１ａがそれぞれ設けられている。蓄積容量上部電極６ａはソース電極測定用パッドとしても機能する。これにより、例えば半導体テスタなどの検査装置のプローブから、各パッドを通じてｎ−ｃｈ型ＴＦＴの電圧、電流特性を直接測定することができる。

ｐ−ｃｈ型ＴＦＴ４は、走査線９ｂに沿って配線された制御配線１１ｂ及び信号線１０ａの交差部に配置される。ここではｐ−ｃｈ型ＴＦＴ４のゲート電極が制御配線１１ｂに接続され、ソース電極が第２の放電電極７ａに接続され、ドレイン電極が信号線１０ａに接続される。

さらに、ここでは制御配線１１ｂには制御配線測定用パッド２２ａが設けられている。第２の放電電極７ａがソース電極測定用パッドとして機能する。信号線１０ａを測定する際には共通の信号線測定用パッド２１ａを使用する。

これにより、例えば半導体テスタなどの検査装置のプローブから、各パッドを通じてｐ−ｃｈ型ＴＦＴの電圧、電流特性を直接測定することができる。

尚、蓄積容量素子５は、蓄積容量上部電極６ａ、蓄積容量線５ｂ、蓄積容量下部電極５ｃで構成される。

図５は、図４のアクティブマトリクス型検査基板上に形成する透明有機絶縁膜及び透明導電膜及びコンタクトホールの平面パターンを示している。同図に示すように、図４の検査基板上において、点線で示した透明有機絶縁膜１７を、第１放電電極６ａとしての蓄積容量上部電極及び第２の放電電極７ａを覆うように敷設する。ここでは第１放電電極６ａ及び第２の放電電極７ａ、放電経路８だけでなく、ｎ−ｃｈ型ＴＦＴ３、ｐ−ｃｈ型ＴＦＴ４、蓄積容量素子５も覆うように敷設している。

そして透明有機絶縁膜１７にコンタクトホール１８を設け、その上に透明導電膜を形成し、導電性プラグ１９を埋設する。これにより点線矢印ＡＡ’で示すような放電経路８が形成され、図６に示すようなアクティブマトリクス型検査基板が完成する。

次に、上記構成のアクティブマトリクス型検査基板上に配列されたＴＦＴ素子を覆うように敷設された透明有機絶縁膜に設けられたコンタクトホールの形成不良の検査について図２の等価回路を用いて説明する。ここでも検査装置としてアレイテスタを使用して検査を行う。

まず、走査線９を介してｎ−ｃｈ型ＴＦＴ３を完全にオンさせる。次に、信号線１０を介してｎ−ｃｈ型ＴＦＴ３に電圧を書き込み、蓄積容量素子５に電荷を蓄積させ、一定期間、蓄積容量素子５に蓄積した電荷を保持させる。

次に、制御配線１１を介してｐ−ｃｈ型ＴＦＴ４を完全にオンさせ、放電経路８を介して蓄積容量素子５に蓄積した電荷を放電させる。このとき放電された電荷は図３に示す透明有機絶縁膜１７に設けられた２つのコンタクトホール１８を経由するので、コンタクトホール１８に形成不良が生じた場合には電荷は放電されない。

信号線１０を介して放電された電荷量を、アレイテスタにより測定することでコンタクトホール１８の形成不良を検出することができる。

次に、上記構成のアクティブマトリクス型検査基板上に配列された被測定用素子としての各ＴＦＴ素子の電気的特性検査について図２の等価回路を用いて具体的に説明する。ここでも検査装置としてアレイテスタを使用して検査を行う。

最初に、ｎ−ｃｈ型ＴＦＴの電気的特性の検査について説明する。まず、制御配線１１を通じてｐ−ｃｈ型ＴＦＴ４をオフする。このとき、例えば、図５に示す透明導電膜１９の丸で囲んだ細い部分２３をレーザなどで切断し、ｎ−ｃｈ型ＴＦＴ及びｐ−ｃｈ型ＴＦＴを物理的に遮断するようにしてもよい。

そして、走査線９を通じてｎ−ｃｈ型ＴＦＴ３のゲート電極の電位を閾値の期待値近傍に設定して蓄積容量素子５に電荷を蓄積する。

一定期間電荷を保持した後、ｎ−ｃｈ型ＴＦＴ３をオンすることで、蓄積容量素子５に蓄積された電荷がｎ−ｃｈ型ＴＦＴ３の実際の閾値に応じた電荷量だけ放電される。

放電された電荷量のばらつきを、アレイテスタにより測定することで、ｎ−ｃｈ型ＴＦＴ３の電気的特性としての閾値のばらつきを検出することができる。

次に、ｐ−ｃｈ型ＴＦＴの電気的特性の検査について説明する。まず、走査線９を通じてｎ−ｃｈ型ＴＦＴ３をオンし蓄積容量素子５に予め電荷を蓄積させる。電荷の保持期間中において、制御配線１１を通じてｐ−ｃｈ型ＴＦＴ４のゲート電極の電位を閾値の期待値近傍に設定する。蓄積容量素子５に蓄積された電荷がｐ−ｃｈ型ＴＦＴ４の実際の閾値に応じた電荷量だけ放電される。

放電された電荷量のばらつきを、アレイテスタにより測定することで、ｐ−ｃｈ型ＴＦＴ４の電気的特性としての閾値のばらつきを検出することができる。

したがって、本実施の形態によれば、制御配線１１を通じてｐ−ｃｈ型ＴＦＴ４のオン・オフを制御することにより、同一層に配置された第１の放電電極６及び第２の放電電極７を覆う透明有機絶縁膜１７に設けられたコンタクトホール１８に埋設され透明有機絶縁膜１７上に配線された放電経路８を介して、予め蓄積容量素子５に蓄積された電荷を放電することができる。放電された電荷はコンタクトホール１８を経由するので、コンタクトホール１８に形成不良が生じた場合には電荷は放電されない。放電された電荷量をアレイテスタで測定することでコンタクトホールの形成不良を検出することができる。

さらに、ｐ−ｃｈ型ＴＦＴ４をオフし、ｎ−ｃｈ型ＴＦＴ３のゲート電極の電位を閾値の期待値近傍に設定して蓄積容量素子５に電荷を蓄積した後、ｎ−ｃｈ型ＴＦＴ３をオンすることで、蓄積容量素子５に蓄積された電荷がｎ−ｃｈ型ＴＦＴ３の実際の閾値に応じた電荷量だけ放電される。放電された電荷量のばらつきを、アレイテスタにより測定することで、ｎ−ｃｈ型ＴＦＴ３の電気的特性としての閾値のばらつきを検出することができる。

そして、ｎ−ｃｈ型ＴＦＴ３をオンし蓄積容量素子５に予め電荷を蓄積し、電荷の保持期間中において、ｐ−ｃｈ型ＴＦＴ４のゲート電極の電位を閾値の期待値近傍に設定することで、蓄積容量素子５に蓄積された電荷がｐ−ｃｈ型ＴＦＴ４の実際の閾値に応じた電荷量だけ放電される。放電された電荷量のばらつきを、アレイテスタにより測定することで、ｐ−ｃｈ型ＴＦＴ４の電気的特性としての閾値のばらつきを検出することができる。

よって、同一基板上に形成されたＴＦＴの電気的特性及び透明有機絶縁膜に設けられたコンタクトホールの形成不良を検査可能な検査データを検査装置に供給し、製造プロセスの管理を容易にすることができる。

また、本実施の形態においては、図６に示すように完成後のアクティブマトリクス型検査基板をアレイテスタなどの検査装置で検査するようにしたが、これに限られるものではなく、例えば、図４の透明有機絶縁膜を形成する前の状態で、それぞれのＴＦＴの電気的特性を検査してもよい。

また、本実施の形態においては、第１のスイッチング素子はｎ−ｃｈ型ＴＦＴを、第２のスイッチング素子にはｐ−ｃｈ型ＴＦＴを使用したが、これに限られるものではなく、例えば、第１のスイッチング素子にはｐ−ｃｈ型ＴＦＴを、第２のスイッチング素子にはｎ−ｃｈ型ＴＦＴを使用してもよい。このような構成においては、第１及び第２のスイッチング素子の制御電極に与える電位を逆の極性にすることで、本実施の形態と同様な効果が得られる。さらに、第１及び第２の双方のスイッチング素子にｎ−ｃｈ型ＴＦＴを使用する構成又は、第１及び第２の双方のスイッチング素子にｐ−ｃｈ型ＴＦＴを使用する構成にしてもよい。

一実施の形態に係るアクティブマトリクス型検査基板の外観図である。 図１のアクティブマトリクス型検査基板の検査領域に配列された被検査素子の一部を拡大して示した等価回路図である。 図１のアクティブマトリクス型検査基板における第１及び第２の放電電極を結ぶ放電経路の断面図である。 透明有機絶縁膜を形成する前のアクティブマトリクス型検査基板の検査領域に配列された被検査素子の一部を拡大して上から見た拡大平面図である。 図４のアクティブマトリクス型検査基板上に形成する透明有機絶縁膜及び透明導電膜及びコンタクトホールの平面パターンを示している。 完成後のアクティブマトリクス型検査基板の検査領域に配列された被検査素子の一部を拡大して上から見た拡大平面図である。 従来のプロセスチップの一例を示す平面図である。 アクティブマトリクス型液晶表示装置におけるアレイ基板の概略を示す断面図である。

符号の説明

１…アクティブマトリクス型検査基板
２…検査領域
３…ｎ−ｃｈ型ＴＦＴ
４…ｐ−ｃｈ型ＴＦＴ
５…蓄積容量素子
５ｂ…蓄積容量線
５ｃ…蓄積容量下部電極
６、６ａ…第１の放電電極（蓄積容量上部電極）
７、７ａ…第２の放電電極（ソース電極測定用パッド）
８…放電経路
９、９ｂ…走査線
１０、１０ａ…信号線
１１、１１ｂ…制御配線
１２…ガラス基板
１３…絶縁膜
１４…第１の層間絶縁膜
１５…第２の層間絶縁膜
１６…保護絶縁膜
１７…透明有機絶縁膜
１８、１８Ａ、１８Ｂ…コンタクトホール
１９…導電性プラグ（透明導電膜）
２０ａ…走査線測定用パッド
２１ａ…信号線測定用パッド
２２ａ…制御配線測定用パッド
２３…切断部分
１００…ガラス基板
１０１…絶縁層
１０２…配線
１０３…透明有機絶縁膜
１０４…透明導電膜
１０５…コンタクトホール
１０６…保護絶縁膜

Claims (3)

1. 互いに交差して配線された複数の走査線及び複数の信号線に接続された第１のスイッチング素子と、
   制御配線及び前記信号線に接続された第２のスイッチング素子と、
   前記第１のスイッチング素子に接続された蓄積容量素子と、
   前記蓄積容量素子の一方の端子に並列に接続された第１の放電電極と、
   前記第１の放電電極が配置された同一層に配置され、前記第２のスイッチング素子に接続された第２の放電電極と、
   前記第１及び第２の放電電極を覆うように敷設された透明有機絶縁膜と、
   前記透明有機絶縁膜に設けられたコンタクトホールに埋設されるとともに前記透明有機絶縁膜上に配線された導電性プラグが前記第１及び第２の放電電極を接続する放電経路とを備えることを特徴とするアクティブマトリクス型検査基板。
2. 前記第１のスイッチング素子は、制御電極が前記走査線に接続され、入力電極が前記信号線に接続され、出力電極が前記蓄積容量素子の一方の端子に接続されるとともに、
   前記第２のスイッチング素子は、制御電極が前記制御配線に接続され、入力電極が前記第２の放電電極に接続され、出力電極が前記信号線に接続されることを特徴とする請求項１に記載のアクティブマトリクス型検査基板。
3. 前記第１及び第２のスイッチング素子は、ｎチャネル型及びｐチャネル型ＴＦＴの組み
   合わせ又はｐチャネル型及びｎチャネル型ＴＦＴの組み合わせのうちどちらか一方であることを特徴とする請求項１又は２に記載のアクティブマトリクス型検査基板。

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