JP2008085342A - 集積回路を識別および／またはプログラムするための方法 - Google Patents

Abstract

【課題】低コストのチップ識別回路のためのチップおよびそのチップを製作する手段を提供すること。
【解決手段】
低コストのチップ識別回路のためのチップおよびそのチップを製作する方法。１つの実施形態では集積回路を製造する方法が、プログラミング・パッドを備えるパッド・レベルを含む多重メタライゼーション構造の形成を含む。基板上に複数の能動素子が形成され、その能動素子を覆って多重のメタライゼーションが形成され、そのいくつかの能動素子を接続してプログラム可能な回路を形成する。プログラム可能な回路は、ボンド・パッド・レベル上のプログラミング・パッドの対に接続される。いくつかの対でプログラミング・パッドは、マスクレス・インク・ジェット塗布技術で蒸着された導電性インクを使用することによって選択的に相互に接続される。パッドは次いで非導電性保護層で覆われる。
【選択図】図３

Description

本発明は、半導体集積回路に関し、より具体的には半導体集積回路を識別し、個別化するための方法および設計に関する。

半導体集積回路の製造において、半導体チップは、ウェーハ・レベルで、およびその後チップをパッケージした後再度機能的にテストされる。これらのテストは一般的に「ウェーハ・レベル・テスト」および「ファイナル・テスト」とそれぞれ呼ばれている。ウェーハ・レベル・テストは回路の機能性を確認し、ファイナル・テストはパッケージされたチップが意図された通りに働くことを確認する。

集積回路識別情報は、時には「チップ識別」情報と呼ばれ工程ロット番号、ウェーハ番号、およびウェーハ上の位置および／またはチップのシリアル・ナンバを含むこともある。この情報は、通常のテスト、例えばファイナル・テストの最中などに、ならびに現場で動作中に発生する集積回路の不良の原因を割り出すために使用することができる。チップの識別情報が無いと不良を特定の集積回路のパラメータに関連付けることが困難であることがしばしばである。

アレイの不良な行または列が限定された数であるときには、全機能を実現するために、メモリ・チップの製造でメモリ・アレイに冗長回路を組み込むことがしばしばである。しかし冗長回路は集積回路の複雑さを増し、高価なダイの面積を消費する。メモリ歩留りの問題に対する代替的な取組みでは複数のサブ・メモリ領域またはブロックに分割された大きなメモリ・アレイを使用し、完全に機能するサブ・メモリ領域だけが識別され、使用される。チップ識別回路がオン・チップ・メモリ制御ユニットに接続され、作動するメモリのサイズに関する情報を提供する。冗長メモリを使用する取組みではチップ識別回路が不具合な行および／または列を無効とし冗長行および／または列と置き換える。例えばＣｅｎｋｅｒ他への米国特許第４，２２８，５２８号を参照されたい。いずれの取組みもメモリ・チップを適切に動作させるためのチップ識別の形態に依存している。

チップ識別は、その他にもウェーハ処理完了後に例えば製造のばらつきに対してアナログ回路を補償するために個々のチップを「トリミング」する（つまり電気的に調整または改変する）ためにも使用される。チップ識別は、チップを「個別化」するためにも使用することができ、その場合製造後チップの特定の機能がイネーブルまたはディスエーブルにされる。
米国特許第４，２２８，５２８号 ｈｔｔｐ：／／ｗｗｗ．ｅｐｓｏｎ．ｃｏ．ｊｐ／ｅ／ｎｅｗｓｒｏｏｍ／２００５／ｎｅｗｓ＿２００５＿０４＿２７．ｈｔｍ

集積回路上で前述のタイプのチップ識別情報をエンコードする従来の方法は、チップ内に形成された、プログラムが１回限り可能（ＯＴＰ）の読出し専用メモリ（ＲＯＭ）回路に基づいてきた。ＯＴＰメモリ回路をプログラムするための仕組みには、レーザ切断ヒューズ、電気切断ヒューズ、アンチ・ヒューズの使用、および浮遊ゲート技術が含まれる。しかしこれらの技術は半導体集積回路の製造に著しいコストを加える。例えば、浮遊ゲートおよびアンチ・ヒューズＲＯＭ回路は、プログラムがなされようとする構造を形成するためにウェーハ処理工程の追加を必要とすることもある。それら技術は全て高価なシリコン・ダイの面積を消費する追加回路を必要とする。さらにレーザによるヒューズ動作は、レーザの精密な位置合わせを必要とし、レーザのエネルギは、プログラムがされようとするチップの破損を回避するために厳重に制御しなければならない。

本発明の開示された一実施形態が、基板を有する集積回路製造の製作方法を提供する。複数の能動素子が基板上に形成され、そのいくつかの能動素子を相互接続するためにその能動素子を覆って多重のメタライゼーション・レベルが形成され、それによってプログラム可能な回路が形成される。多重の金属層は、その上にプログラミング・パッドが形成されるボンド・パッド・レベルを有する。プログラミング・パッドはプログラム可能な回路に配線される。プログラム可能な回路をプログラムするために２つまたはそれを超えるプログラミング・パッドは、選択的に相互に結合することができる。

本発明の他の開示された実施形態は、半導体基板、基板上の複数の能動素子、それら能動素子を覆う多重のメタライゼーション・レベルおよびプログラミング・パッドを有する集積回路である。多重のメタライゼーション・レベルはボンド・パッド・レベルを有し、プログラミング・パッドがボンド・パッド・レベル上に形成される。２つまたはそれ以上のプログラミング・パッドが互いに選択的に結合されるようになされている。

本発明は、いくつかの例証としてのみ与えられたその実施形態の説明から、添付の図面を参照しながらより明白に理解されよう。
同じ機能を指示するために全図にわたって同じ符合が使用されている。図で個々の機能は縮尺通りに描かれていないこともある。

図１を参照すると、集積回路またはチップ（図示せず）で具現化され、かつ本発明の一実施形態によるチップ識別回路１０は、プログラミング回路１１およびシフト・レジスタ回路１２を備えている。プログラミング回路１１は、選択的に接続または「プログラミング」されるようになされた相隔たるプログラミング・パッド１１０ａ〜１１０ｚの対の例示的な連続体を含む。パッド１１０ａ〜１１０ｚの連続体は導通リンク１１１ａ〜１１１ｙを追加することによって選択的にプログラムされる。本例では、パッドの対１１０ｚはそのようにプログラムされない。抵抗器１２０ａ〜１２０ｚと組み合せて、分離されている各対でのパッドに対しては論理ロー状態が指示され、一方導通リンク１１１ａ〜１１１ｙで短絡された各対でのパッドに対しては論理ハイ状態が指示される。論理レベルの「ハイ」および「ロー」は恣意的であり、単に回路１１の機能性を例証するものであることを理解されたい。さらにパッド１１０ａ〜１１０ｚの対は、任意のレベルのアナログ信号またはロジック信号をロジック・ゲート間にまたはその他の回路間に導くことができ、簡単なスタティック・ロジック・アプリケーションに限定されない。パッドのその他の構成も使用することができることも理解されたい。

シフト・レジスタ回路１２は、集積回路内でさらに適用するために回路１１からロジック値を取る。各アンド・ゲート１３０ａ〜１３０ｚは対応する第１の入力端子１３１ａ〜１３１ｚ、対応する第２の入力端子１３２ａ〜１３２ｚおよび対応する出力端子１３３ａ〜１３３ｚを有する。各アンド・ゲート１３０ａ〜１３０ｚの第１の入力端子１３１ａ〜１３１ｚは、パッド１１０ａ〜１１０ｚの対応する対内の１つのパッドに接続されている。パッドの対が論理ハイ状態にプログラムされている場合、第１のアンド・ゲート入力は、Ｖ_ＤＤへの接続に基づく電圧レベルを受ける。各アンド・ゲート１３０ａ〜１３０ｚへの第２の入力１３２ａ〜１３２ｚはＬＯＡＤ信号に応答する。ＬＯＡＤは、パッド１１０ａ〜１１０ｚのプログラムされた連続体が読み込まれようとするときに第２の入力１３２ａ〜１３２ｚに印加される論理ハイ電圧信号である。したがって各アンド・ゲートの出力端子１３３ａ〜１３３ｚは、ＬＯＡＤ信号がアサートされたときにアンド・ゲートが接続されるパッドの対のプログラムされた状態（論理ハイまたは論理ロー）を示す。

シフト・レジスタ回路１２は、互いに直列接続された複数のフリップ・フロップ１４０ａ〜１４０ｚも含む。各フリップ・フロップ１４０ａ〜１４０ｚは、対応するアンド・ゲートの出力端子１３３ａ〜１３３ｚから論理ハイまたは論路ロー信号を受ける。プログラミング回路を読み出すためにシフト・レジスタ回路は、論理ハイであるクリア信号ＣＬＲを受けてリセットまたはクリアされる。次いで、ＬＯＡＤ信号が論理ハイになりアンド・ゲート１３０ａ〜１３０ｚをイネーブルにすると、パッド１１０ａ〜１１０ｚの対にプログラムされたデータがフリップ・フロップ１４０ａ〜１４０ｚにロードされ、それによって各アンド・ゲート出力端子の論理値が関連するフリップ・フロップに記憶される。シフト・レジスタ回路１２は、次いでフリップ・フロップに記憶されているロジック・レベルに応じて、かつフリップ・フロップに記憶された値を１つのフリップ・フロップから次のフリップ・フロップへ、ついにはシフト・レジスタの出力ターミナル１４１へシリアル移動するのを制御するクロック信号ＣＬＫと同調してシリアル出力信号を生成する。

本発明の一実施形態で集積回路がボール・グリット・アレーのパッケージ内に配置されるものでは、チップ識別情報のプログラミングはプログラミング回路１１でウェーハ・レベルのテストが終了してから行うことができる。導電性材料のマスクレス蒸着（例えば、金属粒子、導電性ポリマ、またはカーボン粒子のような材料を含む導電性インクのインク・ジェット放出による）が選択されたプログラミング・パッド上で行われる。インク・ジェット放出方法はよく知られており、１２μｍもの小ささのピクセル・サイズを有する薄膜トランジスタ（ＴＦＴ）の液晶ディスプレイ（ＬＣＤ）装置の製造に適用される。例えば、ｈｔｔｐ：／／ｗｗｗ．ｅｐｓｏｎ．ｃｏ．ｊｐ／ｅ／ｎｅｗｓｒｏｏｍ／２００５／ｎｅｗｓ＿２００５＿０４＿２７．ｈｔｍを参照のこと。

これに続くのが非導電性の保護コーティング材料（例えば非導電性エポキシのインク・ジェット放出）のマスクレス蒸着である。機能ダイは、個々にパッケージをするために切断され、ボール・グリッド・アレイ・パッケージを得るために半田ボールがその上に形成される。あるいはダイの切断（ｓｉｎｇｕｌａｔｉｏｎ）は、プログラミング・パッドを覆って導電性材料をマスクレス蒸着する前に行うことができる。

図２Ａ〜２Ｄは、一連の製作およびプログラミング工程中のプログラミング・パッドおよび半田ボール・ランディング・パッドを部分的平面図で順番に図示している。図２Ａでは、一連のプログラミング・パッドの対１１０ａ〜１１０ｚが、相互連結システムにおいて半田ボール４２を受けるためにメタライゼーションの上側レベル上に形成された、半田ボール・ランディング・パッド４１のアレイと共に示されている。この例ではプログラミング・パッドの選択された対１１０ａ〜１１０ｙが、図２Ｂに示すように導電性フィルム３８ａ〜３８ｙの選択的マスクレス蒸着により接続され、パッドの対１１０ａ〜１１０ｙの間に導電性のリンクをもたらす一方でパッドの対１１０ｚは接続されない。図２Ｃでは、非導電性保護材料３９が、対１１０ａ〜１１０ｚがプログラムされた後にマスクレス蒸着方法でプログラミング・パッド領域全体を覆って蒸着されているのが示されている。図２Ｄに示すように半田ボール４２はそれから半田ボール・ランディング・パッド４１上に配置されるのが好ましい。

図３Ａ〜３Ｄは、図２Ｃの線Ａ−Ａ’に沿って取った部分断面図であり、集積回路２０の基板３０上に導電性材料をマスクレス蒸着して形成したプログラミング回路１１の一部分を図示している。図３Ａでは多重相互接続構造の上側レベル１５Ｌ（ボンド・パッド・レベルとも呼ばれる）上に個々の金属コンタクト・パッド３５ａおよび３５ｂが形成されているのが示されている。各パッド３５ａ、３５ｂがプログラミング・パッド１１０ａ内で第１のパッシベーション層３６を通してパッド３７ａ、３７ｂのうちの１つに接続されているのが示されている。本例では１つのメタル・パッド３５ａが下方にある金属ビア３４ａおよび金属ランナ部分３２ａを通して電源Ｖ_ＤＤ端子に接続されている。他方の金属パッド３５ｂは、下方にある金属ビア３４ｂおよび金属ランナ部分３２ｂを通して図１に示すアンド・ゲート１３０ａに接続されている。図３Ｂに示すように導電材料３８ａが、前述の選択的マスクレス蒸着方法によってプログラミング・パッド３７ａおよび３７ｂを覆って、かつその間で蒸着されている。

次に図３Ｃを参照すると、エポキシなどのポリマが好ましい非導電性保護コーティング材料３９が、好ましくはやはりインク・ジェット放出方法により導電材料３８ａおよび第２のパッシベーション層４０の部分を覆って蒸着され、プログラミング・パッドを環境から保護している。インク・ジェット方法で保護コーティングをプログラミング・パッドを覆って蒸着する代わりに、半田ボール・パッケージで使用される、二重のパッシベーション構造の第２の誘電体４０がプログラミング・パッドを覆うことができる。

図２Ａ〜２Ｄ、３Ａ〜３Ｃに示す実施形態は、ウェーハ・レベルでチップ２０をテストするために、またはチップ２０をセラミックまたは同等物でパッケージした後、チップが露出したままである場合（パッケージの蓋はファイナル・テストの後に装着され、パッケージされたチップを完全にシールする）ファイナル・テストのために利用することができる。しかし従来のプラスチック・パッケジングではチップは完全にカプセル化されファイナル・テストでプログラムすることは基本的に不可能である。図３Ｄがこの欠点に対処するための本発明の代替実施形態を示す。図３Ｃに示されているものと同様であるが、従来型のプラスチックのカプセル化層５０が導電材料３８ａおよび保護層３９を蒸着する前に追加されるが、パッド３７ａ、３７ｂおよび周辺区域は露出したままである。これが、プラスチック・パッケジングが使用されるとき、カプセル化の後およびファイナル・テストの最中またはその後で集積回路２０をプログラムすることを可能にしている。このようにしてチップ２０は、都合の良いときにプログラムすることができ、またチップにシリアル番号をプログラムすることのような、冗長プログラミング以外の目的に対してプログラムすることができる。保護層３９も環境汚染に対してチップを完全にカプセル化する。

本発明は、集積回路をカプセル化する前にワイヤ・ボンドをパッケージするのにも適用することができる。そのような実施形態ではウェーハ・レベルの機能テストの後、選択されたプログラミング・パッド上で導電材料の選択的マスクレス蒸着が行われてから個々のダイがパッケジングに備えて切断され、仕分けされる。次いでワイヤ・ボンディングが行われ、各ダイのカプセル化がそれに続く。

前述の説明および図面は、単に本発明を説明し、図示するだけであり本発明がそれらに制限されるものではなく、当業者ならば、上記の特許請求の範囲だけが制約を与える、本発明の範囲から逸脱することなくシステムおよび方法に改変および変更を実施することが可能である。

チップ識別回路を概略的に図示する図である。 製作の第１段階を経た後のプログラミング・パッドおよびソルダー・ボール・パッドの部分平面図である。 製作の第２段階を経た後のプログラミング・パッドおよびソルダー・ボール・パッドの部分平面図である。 製作の第３段階を経た後のプログラミング・パッドおよびソルダー・ボール・パッドの部分平面図である。 製作の第４段階を経た後のプログラミング・パッドおよびソルダー・ボール・パッドの部分平面図である。 Ａは製作の第１段階を経た後の図２Ａの構造の部分断面図であり、Ｂは製作の第２段階を経た後の図２Ｂの構造の部分断面図であり、Ｃは製作の第３段階を経た後の図２Ｃの構造の部分断面図であり、Ｄは製作の第４段階を経た後の図２Ｄの構造の部分断面図である。

Claims (10)

1. 半導体基板を設けるための工程と、
   前記基板上に複数の能動素子を形成するための工程と、
   前記能動素子のいくつかを相互接続してプログラム可能な回路を形成する、前記能動素子を覆う多重メタライゼーション・レベルを形成する工程であって、前記多重金属層がボンド・パッド・レベルを含む工程と、
   前記ボンド・パッド・レベル上にプログラミング・パッドを形成する工程と、
   前記プログラム可能な回路を前記プログラミング・パッドに配線する工程を含み、
   ２つまたは２つを超えるプログラミング・パッドを選択的に相互に接続することができる集積回路を製造する方法。
2. 前記プログラミング・パッドを覆って保護コーティングを形成する工程をさらに含む請求項１に記載の方法。
3. 前記プログラミング・パッドの選択的接続が、マスクを使用せずに前記プログラミング・パッド間に導電性材料を選択的に適用する工程によって行われる請求項１に記載の方法。
4. 前記プログラミング・パッドを選択的に接続する前に１つまたは複数のセラミック保護パッケージ内およびプラスチック保護パッケージ内に前記集積回路をカプセル化する工程をさらに含む請求項１に記載の方法。
5. 前記プログラミング・パッドが対になって配置される請求項１に記載の方法。
6. 半導体基板と、
   前記基板上の複数の能動素子と、
   前記能動素子を覆う多重メタライゼーション・レベルであって、前記多重金属層がボンド・パッド・レベルを含むメタライゼーション・レベルと、
   前記ボンド・パッド・レベル上に形成されたプログラミング・パッドを備える集積回路であって、
   ２つまたは２つより多いプログラミング・パッドが選択的に互いに接続されるようになされている集積回路。
7. 前記２つまたは２つを超えるパッドが、導電性インクで相互に接続される請求項６に記載の集積回路。
8. 前記多重メタライゼーション・レベルが前記能動素子のいくつかを相互接続してプログラム可能な回路を形成する請求項６に記載の集積回路。
9. 前記プログラミング・パッドを覆う保護コーティングをさらに備える請求項６に記載の集積回路。
10. １つまたは複数のカプセル化セラミック・パッケージおよびカプセル化プラスチック・パッケージをさらに備える請求項６に記載の集積回路。

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