KR100487530B1 - 테스트 소자 그룹이 구비된 반도체 소자 - Google Patents

테스트 소자 그룹이 구비된 반도체 소자 Download PDF

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Abstract

테스트 소자 그룹이 구비된 반도체 소자를 제공한다. 이 소자는 반도체 기판 상에 형성된 복수개의 칩 영역들과 칩 영역들을 분할하는 스크라이브 영역(scribe region)을 포함한다. 칩 영역 내에 복수개의 메인 패드들이 배치되고, 스크라이브 영역에 테스트 소자 그룹(TEG;Test Element Group)들이 배치된다. 테스트 소자 그룹과 소정의 메인 패드들은 배선을 통하여 전기적으로 연결된다.

Description

테스트 소자 그룹이 구비된 반도체 소자{SEMICONDUCTOR DEVICE WITH TEST ELEMENT GROUPS}
본 발명은 반도체 소자에 관한 것으로써,더 구체적으로 칩 영역의 소자 특성을 측정하기 위한 테스트 소자 그룹이 구비된 반도체 소자에 관한 것이다.
일반적으로 반도체 소자를 제조하기 위하여 웨이퍼 상에 다수의 칩영역을 한정하고, 각 칩영역에 집적회로를 형성한다. 반도체 소자의 제조공정이 완료되면 반도체 소자가 정상적으로 동작하는지를 판단하기 위하여 소자의 전기적 특성을 측정할 필요가 있다. 이러한, 반도체 소자의 전기적 특성을 측정하기 위하여 웨이퍼 상의 소정영역에 테스트 소자 그룹을 형성한다. 통상적으로 반도체 칩을 분리하기 상기 칩영역은 인접한 칩영역들과 소정간격 이격되어 있다. 칩영역들 사이의 공간을 스크라이브 영역이라고 일컫는다. 상기 테스트 소자 그룹은 몇가지 전기적 특성을 측정하기 위하여 다양한 형태의 테스트 소자들로 구성된다.
도 1은 종래의 반도체 소자를 나타낸 도면이다.
도 1을 참조하면, 웨이퍼 상에 복수개의 메인칩이 형성된다. 상기 칩 영역(2) 사이의 공간은 스크라이브 영역(4)이다. 상기 스크라이브 영역(4)은 제조공정이 완료된 후 각 칩영역을 분리하기 위하여 절단되는 영역이다. 통상적으로, 상기 스크라이브 영역(4)에는 웨이퍼 상태에서 반도체 소자의 전기적 특성을 테스트하기 위한 다수의 테스트 영역(6)이 배치된다.
도 2는 종래의 반도체 소자의 테스트 소자 그룹의 배치을 나타낸 도면이다.
도 2를 참조하면, 칩 영역(2)들 사이의 스크라이브 영역(4)에 다수의 테스트 패턴들을 포함하는 테스트 소자 그룹(10)이 배치된다. 상기 테스트 소자 그룹(10) 양측에복수개의 테스트 패드(12)들이 배치된다. 각 테스트 패드(12)는 상기 테스트 소자그룹(10)을 구성하는 임의의 테스트 소자에 배선(14)을 통하여 접속된다. 칩 영역(2)의 가장자리에는 칩 영역에 전기적 신호를 입,출력하기 위한 메인 패드들(8)이 배치된다. 종래에는 반도체 칩을 분리하기 위하여 넓은 폭의 스크라이브 영역이 필요하였으나, 정밀한 장비의 개발로 인하여 스크라이브 영역으로 요구되는 폭이 점점 줄어들고 있다. 그러나, 도시된 것과 같이 종래의 반도체 소자는 테스트 소자 그룹의 양측에 테스트 패드들이 배치되기 때문에 스크라이브 영역을 축소하기 어려운 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 테스트 소자 그룹에 전기적 신호를 입출력하기 위한 테스트 패드를 위한 공간을 줄이는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 스크라이브 영역의 폭을 줄여 웨이퍼 상의 칩영역의 수를 증가시키는 데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 칩 영역에 배치된 메인 패드를 입 출력 단자로 사용하는 테스트 소자 그룹이 구비된 반도체 소자를 제공한다. 이 소자는 반도체 기판 상에 형성된 복수개의 칩 영역들과 상기 칩 영역들을 분할하는 스크라이브 영역(scribe region)을 포함한다. 상기 칩 영역 내에 복수개의 메인 패드들이 배치되고, 상기 스크라이브 영역에 테스트 소자 그룹(TEG;Test Element Group)들이 배치된다. 상기 테스트 소자 그룹과 소정의 메인 패드들은 배선을 통하여 전기적으로 연결된다.
본 발명의 일 실시예에서, 상기 배선들은 상기 테스트 소자 그룹의 일방향에 인접한 칩 영역 내의 메인 패드들과 상기 테스트 소자 그룹을 연결하는 것을 특징으로 한다. 이 경우, 상기 테스트 소자 그룹의 다른 방향에 인접하여 복수개의 테스트 패드들이 더 배치되고, 상기 테스트 패드들과 상기 테스트 소자 그룹을 전기적으로 연결하는 배선을 더 포함할 수도 있다.
본 발명의 다른 실시예에서, 상기 배선들은 상기 테스트 소자 그룹의 양방향에 인접한 칩 영역 내의 메인 패드들과 상기 테스트 소자 그룹을 연결하는 것을 특징으로 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 제1 실시예에 따른 테스트 소자그룹이 구비된 반도체 소자를 나타낸 도면이다.
도 3을 참조하면, 본 발명에 따른 테스트 소자그룹은 웨이퍼 상에 정의된 칩 영역(22)과, 상기 칩 영역들(22)을 분할하는 스크라이브 영역(24)을 포함한다. 상기 스크라이브 영역(24)에 테스트 소자 그룹(30)이 배치된다. 상기 칩 영역(22)에 메인 칩이 형성되고, 상기 메인 칩에 전기적 신호를 입출력하기 위한 메인 패드(28)들이 상기 칩 영역(22)에 형성된다. 상기 테스트 소자 그룹(30)은 제조공정이 완료된 반도체 소자의 전기적 특성을 테스트하기 위한 다양한 테스트 소자들로 구성될 수 있다. 상기 테스트 소자 그룹(30)을 구성하는 테스트 소자들에 전기적 신호를 입출력하기 위하여 상기 테스트 소자 그룹(30)에 접속된 패드들이 요구된다. 본 발명의 제1 실시예에 따르면, 상기 스크라이브 영역(24)에 테스트 패드들(32)이 배치되고, 상기 테스트 소자 그룹(30)은 상기 테스트 패드들(32)과, 상기 칩 영역(22)의 메인 패드들(28) 사이에 배치된다. 또한, 상기 테스트 소자 그룹(30)에 전기적 신호를 입출력하기 위하여 상기 테스트 소자 그룹(30)에 인접하는 상기 메인 패드들(28) 및 상기 테스트 패드들(32)은 배선(34)을 통하여 상기 테스트 소자 그룹(30)에 전기적으로 접속된다. 즉 본 발명의 제1 실시예에 따른 반도체 소자의 테스트 소자 그룹(30)은 인접한 메인 칩과 메인 패드를 공유한다. 따라서, 종래기술에 비하여 적은 수의 테스트 패드들을 스크라이브 영역에 배치함으로써 스크라이브 영역의 폭을 줄일 수 있다.
도 4는 본 발명의 제2 실시예에 따른 테스트 소자그룹이 구비된 반도체 소자를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자는 웨이퍼 상에 정의된 칩 영역들(42)과, 상기 칩 영역들(42)을 분할하는 스크라이브 영역(44)을 포함한다. 상기 스크라이브 영역(44)에 테스트 소자 그룹(50)이 배치된다. 본 발명의 제2 실시예에 따른 반도체 소자는 상기 테스트 소자 그룹(50)에 인접한 칩 영역(42)의 메인 패드들(48)을 통하여 상기 테스트 소자 그룹(50)에 전기적 신호를 입,출력한다. 도시된 것과 같이, 본 발명의 제2 실시에에 따른 반도체 소자에서 상기 테스트 소자 그룹(50)은 상기 테스트 소자 그룹(50)의 일 방향에 인접한 칩 영역(42)에 형성된 메인 패드들(48)과 배선(54)을 통하여 접속된다. 따라서, 제1 실시예와 달리, 별도의 테스트 패드들이 요구되지 않기 때문에 상기 스크라이브 영역(44)의 폭을 더욱 더 축소시킬 수 있다.
도 5는 본 발명의 제3 실시예에 따른 테스트 소자 그룹이 구비된 반도체 소자를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 소자는 웨이퍼 상에 정의된 칩영역들(62)과, 상기 칩영역들(62)을 분할하는 스크라이브 영역(64)과, 상기 스크라이브 영역(64)에 배치된 테스트 소자 그룹(70)을 포함한다. 상기 테스트 소자 그룹(70)은 양측에 인접한 칩영역들(62)에 배치된 메인 패드들(68)과 배선(74)을 통하여 전기적으로 접속된다. 제 3 실시예에 따르면, 상술한 제2 실시예와 마찬가지로, 별도의 테스트 패드들이 요구되지 않기 때문에 상기 스크라이브 영역(64)의 폭을 축소시킬 수 있다.
도 6 내지 도 9는 메인 칩들을 분리하기 위한 절단부가 도시된 본 발명의 바람직한 실시예에 따른 반도체 소자를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 소자는 테스트 소자 그룹(50)과, 상기 테스트 소자 그룹(50)에 접속된 메인 패드들(48) 사이에 스크라이브 라인(80)이 정의된다. 웨이퍼 상에 형성된 복수개의 메인 칩들은 상기 스크라이브 라인(80)을 따라 절단되어 각각의 칩으로 분리된다. 따라서, 분리된 메인 칩들의 메인 패드들(48)은 메인 칩에 형성된 회로에만 전기적으로 접속되고, 웨이퍼 상에서 테스트 소자 그룹(50)에 접속되었던 배선은 전기적으로 플로팅된다. 결과적으로, 상기 메인 패드들(48)은 소자의 전기적 테스트를 수행하는 동안에는 상기 테스트 소자 그룹()에 전기적 신호를 입출력하는 기능을 하고, 메인 칩을 구동하는 동안에는 메인 칩에 전기적 신호를 입출력하는 기능을 한다.
도 7을 참조하면, 상기 스크라이브 라인(80)은 상기 테스트 소자 그룹(50)과, 테스트 소자 그룹(50)에 접속되지 않는 메인 칩들(48) 사이의 스크라이브 영역(44)에 정의된다. 즉, 상기 테스트 소자 그룹(50)은 분리된 메인 칩들 중 하나에 전기적으로 접속된다. 이 경우, 테스트 소자 그룹(50)의 영향으로 상기 메인 칩에 전기적 노이즈가 발생하는 것을 방지하기 위하여, 상기 테스트 소자 그룹(50)과 상기 메인 패드들(48) 사이의 배선(54)에 스위치(82)를 형성하는 것이 바람직하다. 상기 스위치는 다양한 형태로 형성할 수 있다. 예컨대, 상기 테스트 소자 그룹(50)과 상기 메인 패드들(48) 사이의 배선에 퓨즈 영역을 형성함으로써 상기 테스트 소자 그룹(50)과 상기 메인 패드들(48)을 절연시킬 수 있다.
도 8을 참조하면, 상기 스크라이브 라인(80)은 상기 스크라이브 영역(64)에 배치된 상기 테스트 소자 그룹(70) 상에 정의될 수 있다. 이 경우, 스크라이브 라인(80)을 따라 분리된 메인 칩은 상기 테스트 소자 그룹(70)의 일부분을 포함한다. 따라서, 메인 칩에 잔존하는 상기 테스트 소자 그룹(70)의 영향으로 상기 메인 칩에 전기적 노이즈가 발생하는 것을 방지하기 위하여, 상기 테스트 소자 그룹(70)과 상기 메인 패드들(68) 사이의 배선(74)에 스위치(82) 형성하는 것이 바람직하다. 상기 스위치(82)는 퓨즈 영역일 수 있다.
도 9를 참조하면, 상기 스크라이브 라인(80)은 상기 테스트 소자 그룹(70)과, 상기 테스트 소자 그룹(70)의 일방향에 인접한 메인 칩들(68) 사이에 정의될 수 있다. 따라서, 상기 테스트 소자 그룹(70)은 분리된 메인 칩들(68) 중 하나에 전기적으로 접속된다. 이 경우, 테스트 소자 그룹(70)에 의한 전기적 노이즈를 방지하기 위하여 상기 테스트 소자 그룹(70)과 상기 메인 패드들(68) 사이의 배선(74)에 스위치(82)를 형성하는 것이 바람직하다.
상술한 것과 같이 본 발명에 따르면, 메인 칩들 사이의 스크라이브 영역의 폭을 줄일 수 있다. 따라서, 웨이퍼 상에 형성되는 칩의 수를 증가시킬 수 있기 때문에 생산성을 향상시킬 수 있다.
도 1 및 도 2는 각각 테스트 소자그룹이 구비된 종래의 반도체 소자를 나타낸 도면이다.
도 3 내지 도 9는 각각 본 발명의 바람직한 실시예에 따른 테스트 소자 그룹이 구비된 반도체 소자를 나타낸 도면들이다.

Claims (13)

  1. 반도체 기판 상에 형성된 복수개의 칩 영역들;
    상기 칩영역들을 분할하는 스크라이브 영역(scribe region);
    상기 칩 영역 내에 형성된 복수개의 메인 패드들;
    상기 스크라이브 영역에 형성된 테스트 소자 그룹(TEG;Test Element Group)들; 및
    상기 테스트 소자 그룹과 소정의 메인 패드들을 전기적으로 연결하는 배선들을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 배선들은 상기 테스트 소자 그룹의 일방향에 인접한 칩 영역 내의 메인 패드들과 상기 테스트 소자 그룹을 연결하는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 테스트 소자 그룹의 다른 방향에 인접하여 상기 스크라이브 영역에 배치된 복수개의 테스트 패드들;및
    상기 테스트 패드들과 상기 테스트 소자 그룹을 전기적으로 연결하는 배선을 더 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 배선들은 상기 테스트 소자 그룹의 양방향에 인접한 칩 영역 내의 메인 패드들과 상기 테스트 소자 그룹을 연결하는 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판 상에 형성된 복수개의 칩 영역들;
    상기 칩 영역들을 분할하는 스크라이브 영역(scribe region);
    상기 칩 영역 내에 형성된 복수개의 메인 패드들;
    상기 스크라이브 영역에 형성된 테스트 소자 그룹(TEG;Test Element Group)들; 및
    상기 테스트 소자 그룹의 일방향에 인접하는 칩 영역 내의 소정의 메인 패드들과 상기 테스트 소자 그룹을 전기적으로 연결하는 배선들을 포함하되, 상기 배선들은 상기 테스트 소자 그룹과 상기 메인 패드들을 전기적으로 분리할 수 있는 스위치들를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제5 항에 있어서,
    스위치는 각각의 칩 영역이 분리되는 스크라이브 라인과 각 배선들의 교선들 인것을 특징으로 하는 반도체 소자.
  7. 제5 항에 있어서,
    상기 스위치는 퓨즈인 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 형성된 복수개의 칩 영역들;
    상기 칩 영역들을 분할하는 스크라이브 영역(scribe region);
    상기 칩 영역 내에 형성된 복수개의 메인 패드들;
    상기 스크라이브 영역에 형성된 테스트 소자 그룹(TEG;Test Element Group)들;
    상기 테스트 소자 그룹의 일 방향에 인접하여 상기 스크라이브 영역에 배치된 복수개의 테스트 패드들;및
    상기 테스트 패드 및 상기 테스트 소자 그룹의 다른 방향에 인접하는 칩 영역 내의 소정의 메인 패드들을 상기 테스트 소자 그룹에 전기적으로 연결하는 배선들을 포함하되, 상기 배선들은 상기 테스트 소자 그룹과 상기 메인 패드들을 전기적으로 분리할 수 있는 스위치를 갖는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    스위치는 각각의 칩 영역이 분리되는 스크라이브 라인과 각 배선들의 교선들인 것을 특징으로 하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 스위치는 퓨즈인 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판 상에 형성된 복수개의 칩 영역들;
    상기 칩 영역들을 분할하는 스크라이브 영역(scribe region);
    상기 칩 영역 내에 형성된 복수개의 메인 패드들;
    상기 스크라이브 영역에 형성된 테스트 소자 그룹(TEG;Test Element Group)들;및
    상기 테스트 소자 그룹의 양방향에 인접하는 칩 영역 내의 소정의 메인 패드들과 상기 테스트 소자 그룹을 전기적으로 연결하는 배선들을 포함하되, 상기 배선들은 상기 테스트 소자 그룹과 상기 메인 패드들을 전기적으로 분리할 수 있는 스위치들를 갖는 것을 특징으로 하는 반도체 소자.
  12. 제11 항에 있어서,
    스위치는 각각의 칩 영역이 분리되는 스크라이브 라인과 각 배선들의 교선들인 것을 특징으로 하는 반도체 소자.
  13. 제11 항에 있어서,
    상기 스위치는 퓨즈인 것을 특징으로 하는 반도체 소자.
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