JP3506377B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体ウエハ上に形成され、テスト時に半導体
集積回路の内部回路に対して信号の入出力を行うための
検査用パッドを備えた半導体装置に関するものである。
し、特に半導体ウエハ上に形成され、テスト時に半導体
集積回路の内部回路に対して信号の入出力を行うための
検査用パッドを備えた半導体装置に関するものである。
【０００２】
【従来の技術】図６は、半導体ウエハ上に複数の半導体
集積回路を形成した従来の半導体装置の部分的な平面図
である。半導体ウエハ上に複数の半導体集積回路１が配
置されており、半導体集積回路１間には分割ライン２が
形成されている。半導体集積回路１に形成されている内
部回路３と外部との信号の入出力を行うため、検査時に
使用される検査用パッド４や、検査後に製品としてパッ
ケージされた後に使用されるボンディングパッド５が、
配線６を介して接続されている。
集積回路を形成した従来の半導体装置の部分的な平面図
である。半導体ウエハ上に複数の半導体集積回路１が配
置されており、半導体集積回路１間には分割ライン２が
形成されている。半導体集積回路１に形成されている内
部回路３と外部との信号の入出力を行うため、検査時に
使用される検査用パッド４や、検査後に製品としてパッ
ケージされた後に使用されるボンディングパッド５が、
配線６を介して接続されている。
【０００３】一方で半導体集積回路１内に形成されるこ
のような検査用パッド４が増えると半導体集積回路１の
面積が増大してしまうことから、図６に示すように検査
時のみに使用する検査用パッド７は、分割ライン２上に
配置され、配線８を介して内部回路３と接続されてい
る。検査後に複数の半導体集積回路１を分割ライン２に
沿って切断する際に検査用パッド７が切除されることに
より、半導体集積回路１の面積を増加させることなく内
部回路３を検査することが可能となる。
のような検査用パッド４が増えると半導体集積回路１の
面積が増大してしまうことから、図６に示すように検査
時のみに使用する検査用パッド７は、分割ライン２上に
配置され、配線８を介して内部回路３と接続されてい
る。検査後に複数の半導体集積回路１を分割ライン２に
沿って切断する際に検査用パッド７が切除されることに
より、半導体集積回路１の面積を増加させることなく内
部回路３を検査することが可能となる。
【０００４】この場合、半導体集積回路１を分割ライン
２に沿って切断する際に、配線８の切断面が供給電源や
接地電源あるいは他の信号線とショートすることによ
り、半導体集積回路１が誤動作する危険性がある。その
ため検査用パッド７と内部回路３を接続する配線８に、
例えば電流を流して溶断するヒューズ９を設け、配線８
がショートしてもその影響が内部回路３に及ぶことを避
けるようにすることができる。
２に沿って切断する際に、配線８の切断面が供給電源や
接地電源あるいは他の信号線とショートすることによ
り、半導体集積回路１が誤動作する危険性がある。その
ため検査用パッド７と内部回路３を接続する配線８に、
例えば電流を流して溶断するヒューズ９を設け、配線８
がショートしてもその影響が内部回路３に及ぶことを避
けるようにすることができる。
【０００５】
【発明が解決しようとする課題】半導体集積回路１の良
否を正確に判定し、多数の検査項目を測定する検査時間
を削減するためには、並列で信号を入力するための多数
の検査用パッド７を設ける必要がある。また半導体集積
回路１の面積を小さくするためにはできるだけ多くの検
査用パッド７を、分割ライン２上に配置することが効果
的である。
否を正確に判定し、多数の検査項目を測定する検査時間
を削減するためには、並列で信号を入力するための多数
の検査用パッド７を設ける必要がある。また半導体集積
回路１の面積を小さくするためにはできるだけ多くの検
査用パッド７を、分割ライン２上に配置することが効果
的である。
【０００６】しかしながら、分割ライン２上に配置され
るすべての検査用パッド７に接続される配線８に設けら
れるヒューズ９を、個別にしかも確実に切断することは
困難である。また、個々のヒューズ９を切断するための
処理工程を追加する必要があり、検査時間の増加の原因
ともなっていた。
るすべての検査用パッド７に接続される配線８に設けら
れるヒューズ９を、個別にしかも確実に切断することは
困難である。また、個々のヒューズ９を切断するための
処理工程を追加する必要があり、検査時間の増加の原因
ともなっていた。
【０００７】本発明は、分割ライン上に配置される検査
用パッドや検査回路を切断することによる誤動作発生
を、追加の工程を必要とせず、検査時間の増加を伴うこ
ともなく防止して、多数の検査用パッドを分割ライン上
に配置することを可能とした半導体装置を提供すること
を目的とする。
用パッドや検査回路を切断することによる誤動作発生
を、追加の工程を必要とせず、検査時間の増加を伴うこ
ともなく防止して、多数の検査用パッドを分割ライン上
に配置することを可能とした半導体装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】第１の構成の本発明の半
導体装置は、半導体ウェハ上に形成された複数の半導体
集積回路と、前記半導体集積回路の内部回路に対して信
号の入出力を行うための検査用パッドと、前記半導体集
積回路の内部回路と前記検査用パッドとの接続の有無を
切り替えるスイッチと、前記スイッチのオン−オフ状態
を制御する信号の配線と、前記信号の配線と第１の電源
との間に挿入された第１の抵抗素子と、前記信号の配線
と第２の電源との間に挿入され第２の抵抗素子となる配
線パターンとを備え、前記第２の抵抗素子は、前記半導
体集積回路の周囲の分割ライン上に形成された部分と、
前記分割ライン上に形成された部分と前記信号の配線と
の間に挿入された部分と、前記分割ライン上に形成され
た部分と前記第２の電源との間に挿入された部分とを含
み、前記第２の電源が切り離されて前記信号の配線の電
位が変化することにより、前記スイッチのオン−オフ状
態が変化するように設定されたことを特徴とする。
導体装置は、半導体ウェハ上に形成された複数の半導体
集積回路と、前記半導体集積回路の内部回路に対して信
号の入出力を行うための検査用パッドと、前記半導体集
積回路の内部回路と前記検査用パッドとの接続の有無を
切り替えるスイッチと、前記スイッチのオン−オフ状態
を制御する信号の配線と、前記信号の配線と第１の電源
との間に挿入された第１の抵抗素子と、前記信号の配線
と第２の電源との間に挿入され第２の抵抗素子となる配
線パターンとを備え、前記第２の抵抗素子は、前記半導
体集積回路の周囲の分割ライン上に形成された部分と、
前記分割ライン上に形成された部分と前記信号の配線と
の間に挿入された部分と、前記分割ライン上に形成され
た部分と前記第２の電源との間に挿入された部分とを含
み、前記第２の電源が切り離されて前記信号の配線の電
位が変化することにより、前記スイッチのオン−オフ状
態が変化するように設定されたことを特徴とする。
【０００９】前記検査用パッドは、前記半導体集積回路
上もしくは前記分割ライン上のどちらに形成されていて
もよい。
上もしくは前記分割ライン上のどちらに形成されていて
もよい。
【００１０】 第２の構成の本発明の半導体装置は、半
導体ウェハ上に形成された複数の半導体集積回路と、前
記半導体集積回路の周囲の分割ライン上に形成された前
記半導体集積回路を検査するための検査回路と、前記検
査回路に対して信号の入出力を行うための検査用パッド
と、前記半導体集積回路の内部回路と前記検査回路との
接続および前記検査回路と前記検査用パッドとの接続の
有無を各々切り替えるスイッチと、前記スイッチのオン
−オフ状態を制御する信号の配線と、前記信号の配線と
第１の電源との間に挿入された第１の抵抗素子と、前記
信号の配線と第２の電源との間に挿入され第２の抵抗素
子となる配線パターンとを備え、前記第２の抵抗素子
は、前記半導体集積回路の周囲の分割ライン上に形成さ
れた部分と、前記分割ライン上に形成された部分と前記
信号の配線との間に挿入された部分と、前記分割ライン
上に形成された部分と前記第２の電源との間に挿入され
た部分とを含み、前記第２の電源が切り離されて前記信
号の配線の電位が変化することにより、前記スイッチの
オン−オフ状態が変化するように設定されたことを特徴
とする。
導体ウェハ上に形成された複数の半導体集積回路と、前
記半導体集積回路の周囲の分割ライン上に形成された前
記半導体集積回路を検査するための検査回路と、前記検
査回路に対して信号の入出力を行うための検査用パッド
と、前記半導体集積回路の内部回路と前記検査回路との
接続および前記検査回路と前記検査用パッドとの接続の
有無を各々切り替えるスイッチと、前記スイッチのオン
−オフ状態を制御する信号の配線と、前記信号の配線と
第１の電源との間に挿入された第１の抵抗素子と、前記
信号の配線と第２の電源との間に挿入され第２の抵抗素
子となる配線パターンとを備え、前記第２の抵抗素子
は、前記半導体集積回路の周囲の分割ライン上に形成さ
れた部分と、前記分割ライン上に形成された部分と前記
信号の配線との間に挿入された部分と、前記分割ライン
上に形成された部分と前記第２の電源との間に挿入され
た部分とを含み、前記第２の電源が切り離されて前記信
号の配線の電位が変化することにより、前記スイッチの
オン−オフ状態が変化するように設定されたことを特徴
とする。
【００１１】これらの構成によれば、分割ライン上に配
置された検査用パッドや検査回路を切断する際の切断面
の影響が、内部回路に及ぶことを確実に防止することが
できる。従って、従来から行っている工程である半導体
集積回路を分割ラインに沿って切り離すだけで追加の工
程を必要とせず、検査時間の増加を伴うこともなく、多
数の検査用パッドを分割ライン上に配置することが可能
となる。
置された検査用パッドや検査回路を切断する際の切断面
の影響が、内部回路に及ぶことを確実に防止することが
できる。従って、従来から行っている工程である半導体
集積回路を分割ラインに沿って切り離すだけで追加の工
程を必要とせず、検査時間の増加を伴うこともなく、多
数の検査用パッドを分割ライン上に配置することが可能
となる。
【００１２】 第３の構成の本発明の半導体装置は、半
導体ウェハ上に形成された複数の半導体集積回路と、前
記半導体集積回路の動作モードを切り替えるための動作
モードセレクタ用パッドと、前記半導体集積回路の内部
回路と前記動作モードセレクタ用パッドとの接続の有無
を切り替えるスイッチと、前記スイッチのオン−オフ状
態を制御する信号の配線と、前記信号の配線と第１の電
源との間に挿入された第１の抵抗素子と、前記信号の配
線と第２の電源との間に挿入され第２の抵抗素子となる
配線パターンとを備え、前記第２の抵抗素子は、前記半
導体集積回路の周囲の分割ライン上に形成された部分
と、前記分割ライン上に形成された部分と前記信号の配
線との間に挿入された部分と、前記分割ライン上に形成
された部分と前記第２の電源との間に挿入された部分と
を含み、前記第２の電源が切り離されて前記信号の配線
の電位が変化することにより、前記スイッチのオン−オ
フ状態が変化するように設定されたことを特徴とする。
導体ウェハ上に形成された複数の半導体集積回路と、前
記半導体集積回路の動作モードを切り替えるための動作
モードセレクタ用パッドと、前記半導体集積回路の内部
回路と前記動作モードセレクタ用パッドとの接続の有無
を切り替えるスイッチと、前記スイッチのオン−オフ状
態を制御する信号の配線と、前記信号の配線と第１の電
源との間に挿入された第１の抵抗素子と、前記信号の配
線と第２の電源との間に挿入され第２の抵抗素子となる
配線パターンとを備え、前記第２の抵抗素子は、前記半
導体集積回路の周囲の分割ライン上に形成された部分
と、前記分割ライン上に形成された部分と前記信号の配
線との間に挿入された部分と、前記分割ライン上に形成
された部分と前記第２の電源との間に挿入された部分と
を含み、前記第２の電源が切り離されて前記信号の配線
の電位が変化することにより、前記スイッチのオン−オ
フ状態が変化するように設定されたことを特徴とする。
【００１３】この構成によれば、分割ラインで半導体集
積回路が切り離された後に動作モードが固定されること
から、誤動作を防止することができ、さらに検査用パッ
ドを用いた信号の入出力が不可能となるため、高いセキ
ュリティ性を確保することが可能となる。
積回路が切り離された後に動作モードが固定されること
から、誤動作を防止することができ、さらに検査用パッ
ドを用いた信号の入出力が不可能となるため、高いセキ
ュリティ性を確保することが可能となる。
【００１４】前記動作モードセレクタ用パッドは、前記
半導体集積回路上もしくは前記半導体集積回路の周囲の
分割ライン上のどちらに形成されていてもよい。
半導体集積回路上もしくは前記半導体集積回路の周囲の
分割ライン上のどちらに形成されていてもよい。
【００１５】また、上記のいずれかの構成において、前
記半導体集積回路を製品化する工程中、前記複数の半導
体集積回路が前記分割ラインに沿って切り離されるとき
に、前記配線パターンが切断されるように配置が設定さ
れる。
記半導体集積回路を製品化する工程中、前記複数の半導
体集積回路が前記分割ラインに沿って切り離されるとき
に、前記配線パターンが切断されるように配置が設定さ
れる。
【００１６】 また、この構成において、前記配線パタ
ーンの切断により前記スイッチがオンからオフに切り替
えられるように構成することができる。
ーンの切断により前記スイッチがオンからオフに切り替
えられるように構成することができる。
【００１７】また、この構成において、前記配線パター
ンをポリシリコンで形成することが好ましい。それによ
り、前記半導体集積回路が前記分割ラインに沿って切り
離されると同時に切り離される前記配線パターンにおい
て、例えばアルミニウムなどで前記配線パターンを形成
した場合よりも展性が小さいことから、切断面が供給電
源や接地電源あるいは他の信号線とショートしにくい構
成とすることが可能となる。
ンをポリシリコンで形成することが好ましい。それによ
り、前記半導体集積回路が前記分割ラインに沿って切り
離されると同時に切り離される前記配線パターンにおい
て、例えばアルミニウムなどで前記配線パターンを形成
した場合よりも展性が小さいことから、切断面が供給電
源や接地電源あるいは他の信号線とショートしにくい構
成とすることが可能となる。
【００１８】 また、第３の構成において、前記配線パ
ターンの切断により前記半導体集積回路の動作モードが
固定される構成とすることが好ましい。本発明の第１の
構成の半導体装置の製造方法は、半導体ウェハ上に形成
された複数の半導体集積回路と、前記半導体集積回路の
内部回路に対して信号の入出力を行うための検査用パッ
ドと、前記半導体集積回路の内部回路と前記検査用パッ
ドとの接続の有無を切り替えるスイッチと、前記スイッ
チのオン−オフ状態を制御する信号の配線と、前記信号
の配線と第１の電源との間に挿入された第１の抵抗素子
と、前記信号の配線と第２の電源との間に挿入され第２
の抵抗素子となる配線パターンとを備え、前記第２の抵
抗素子が、前記半導体集積回路の周囲の分割ライン上に
形成された部分と、前記分割ライン上に形成された部分
と前記信号の配線との間に挿入された部分と、前記分割
ライン上に形成された部分と前記第２の電源との間に挿
入された部分とを含み、前記第２の電源が切り離されて
前記信号の配線の電位が変化することにより、前記スイ
ッチのオン−オフ状態が変化するように設定された半導
体ウェハを作成する工程と、前記検査用パッドを用いて
前記複数の半導体集積回路を検査する工程と、前記分割
ラインに沿って前記複数の半導体集積回路を個々に切り
離す工程とを備えたことを特徴とする。本発明の第２の
構成の半導体装置の製造方法は、半導体ウェハ上に形成
された複数の半導体集積回路と、前記半導体集積回路の
周囲の分割ライン上に形成された前記半導体集積回路を
検査するための検査回路と、前記検査回路に対して信号
の入出力を行うための検査用パッドと、前記半導体集積
回路の内部回路と前記検査回路との接続および前記検査
回路と前記検査用パッドとの接続の有無を各々切り替え
るスイッチと、前記スイッチのオン−オフ状態を制御す
る信号の配線と、前記信号の配線と第１の電源との間に
挿入された第１の抵抗素子と、前記信号の配線と第２の
電源との間に挿入され第２の抵抗素子となる配線パター
ンとを備え、前記第２の抵抗素子が、前記半導体集積回
路の周囲の分割ライン上に形成された部分と、前記分割
ライン上に形成された部分と前記信号の配線との間に挿
入された部分と、前記分割ライン上に形成された部分と
前記第２の電源との間に挿入された部分とを含み、前記
第２の電源が切り離されて前記信号の配線の電位が変化
することにより、前記スイッチのオン−オフ状態が変化
するように設定された半導体ウェハを作成する工程と、
前記検査用パッドを用いて前記複数の半導体集積回路を
検査する工程と、前記分割ラインに沿って前記複数の半
導体集積回路を個々に切り離す工程とを備えたことを特
徴とする。本発明の第３の構成の半導体装置の製造方法
は、半導体ウェハ上に形成された複数の半導体集積回路
と、前記半導体集積回路の動作モードを切り替えるため
の動作モードセレクタ用パッドと、前記半導体集積回路
の内部回路と前記動作モードセレクタ用パッドとの接続
の有無を切り替えるスイッチと、前記スイッチのオン−
オフ状態を制御する信号の配線と、前記信号の配線と第
１の電源との間に挿入された第１の抵抗素子と、前記信
号の配線と第２の電源との間に挿入され第２の抵抗素子
となる配線パターンとを備え、前記第２の抵抗素子が、
前記半導体集積回路の周囲の分割ライン上に形成された
部分と、前記分割ライン上に形成された部分と前記信号
の配線との間に挿入された部分と、前記分割ライン上に
形成された部分と前記第２の電源との間に挿入された部
分とを含み、前記第２の電源が切り離されて前記信号の
配線の電位が変化することにより、前記スイッチのオン
−オフ状態が変化するように設定された半導体ウェハを
作成する工程と、前記動作モードセレクタ用パッドを用
いて前記複数の半導体集積回路の動作モードを変化させ
て検査を行う工程と、前記分割ラインに沿って前記複数
の半導体集積回路を個々に切り離す工程とを備えたこと
を特徴とする。
ターンの切断により前記半導体集積回路の動作モードが
固定される構成とすることが好ましい。本発明の第１の
構成の半導体装置の製造方法は、半導体ウェハ上に形成
された複数の半導体集積回路と、前記半導体集積回路の
内部回路に対して信号の入出力を行うための検査用パッ
ドと、前記半導体集積回路の内部回路と前記検査用パッ
ドとの接続の有無を切り替えるスイッチと、前記スイッ
チのオン−オフ状態を制御する信号の配線と、前記信号
の配線と第１の電源との間に挿入された第１の抵抗素子
と、前記信号の配線と第２の電源との間に挿入され第２
の抵抗素子となる配線パターンとを備え、前記第２の抵
抗素子が、前記半導体集積回路の周囲の分割ライン上に
形成された部分と、前記分割ライン上に形成された部分
と前記信号の配線との間に挿入された部分と、前記分割
ライン上に形成された部分と前記第２の電源との間に挿
入された部分とを含み、前記第２の電源が切り離されて
前記信号の配線の電位が変化することにより、前記スイ
ッチのオン−オフ状態が変化するように設定された半導
体ウェハを作成する工程と、前記検査用パッドを用いて
前記複数の半導体集積回路を検査する工程と、前記分割
ラインに沿って前記複数の半導体集積回路を個々に切り
離す工程とを備えたことを特徴とする。本発明の第２の
構成の半導体装置の製造方法は、半導体ウェハ上に形成
された複数の半導体集積回路と、前記半導体集積回路の
周囲の分割ライン上に形成された前記半導体集積回路を
検査するための検査回路と、前記検査回路に対して信号
の入出力を行うための検査用パッドと、前記半導体集積
回路の内部回路と前記検査回路との接続および前記検査
回路と前記検査用パッドとの接続の有無を各々切り替え
るスイッチと、前記スイッチのオン−オフ状態を制御す
る信号の配線と、前記信号の配線と第１の電源との間に
挿入された第１の抵抗素子と、前記信号の配線と第２の
電源との間に挿入され第２の抵抗素子となる配線パター
ンとを備え、前記第２の抵抗素子が、前記半導体集積回
路の周囲の分割ライン上に形成された部分と、前記分割
ライン上に形成された部分と前記信号の配線との間に挿
入された部分と、前記分割ライン上に形成された部分と
前記第２の電源との間に挿入された部分とを含み、前記
第２の電源が切り離されて前記信号の配線の電位が変化
することにより、前記スイッチのオン−オフ状態が変化
するように設定された半導体ウェハを作成する工程と、
前記検査用パッドを用いて前記複数の半導体集積回路を
検査する工程と、前記分割ラインに沿って前記複数の半
導体集積回路を個々に切り離す工程とを備えたことを特
徴とする。本発明の第３の構成の半導体装置の製造方法
は、半導体ウェハ上に形成された複数の半導体集積回路
と、前記半導体集積回路の動作モードを切り替えるため
の動作モードセレクタ用パッドと、前記半導体集積回路
の内部回路と前記動作モードセレクタ用パッドとの接続
の有無を切り替えるスイッチと、前記スイッチのオン−
オフ状態を制御する信号の配線と、前記信号の配線と第
１の電源との間に挿入された第１の抵抗素子と、前記信
号の配線と第２の電源との間に挿入され第２の抵抗素子
となる配線パターンとを備え、前記第２の抵抗素子が、
前記半導体集積回路の周囲の分割ライン上に形成された
部分と、前記分割ライン上に形成された部分と前記信号
の配線との間に挿入された部分と、前記分割ライン上に
形成された部分と前記第２の電源との間に挿入された部
分とを含み、前記第２の電源が切り離されて前記信号の
配線の電位が変化することにより、前記スイッチのオン
−オフ状態が変化するように設定された半導体ウェハを
作成する工程と、前記動作モードセレクタ用パッドを用
いて前記複数の半導体集積回路の動作モードを変化させ
て検査を行う工程と、前記分割ラインに沿って前記複数
の半導体集積回路を個々に切り離す工程とを備えたこと
を特徴とする。
【００１９】
【発明の実施の形態】（実施の形態１）図１は、本発明
の実施の形態１における半導体装置を示す。この半導体
装置は、半導体ウエハ上に形成された複数の半導体集積
回路１と分割ライン２を有する。半導体集積回路１に形
成されている内部回路３と外部との信号の入出力を行う
ための、検査用パッド４やボンディングパッド５が配置
され、配線６を介して内部回路３と接続されている。ま
た、検査時のみに使用する検査用パッド７が分割ライン
２上に配置され、配線８および配線１０、スイッチ１１
を介して内部回路３と接続されている。検査用パッド７
は、検査後に複数の半導体集積回路１が分割ライン２に
沿って切断、切り離される際に切除される。
の実施の形態１における半導体装置を示す。この半導体
装置は、半導体ウエハ上に形成された複数の半導体集積
回路１と分割ライン２を有する。半導体集積回路１に形
成されている内部回路３と外部との信号の入出力を行う
ための、検査用パッド４やボンディングパッド５が配置
され、配線６を介して内部回路３と接続されている。ま
た、検査時のみに使用する検査用パッド７が分割ライン
２上に配置され、配線８および配線１０、スイッチ１１
を介して内部回路３と接続されている。検査用パッド７
は、検査後に複数の半導体集積回路１が分割ライン２に
沿って切断、切り離される際に切除される。
【００２０】スイッチ１１は、内部回路３と検査用パッ
ド７との接続のオン−オフを切り替える素子である。半
導体集積回路１が分割ライン２に沿って切断、切り離さ
れる前にはスイッチ１１は接続オン状態であり、検査用
パッド７を用いて内部回路３に対して信号の入出力を行
うことが可能である。このスイッチ１１のオン−オフ状
態を決定する信号は、配線１２により伝達される、スイ
ッチ切り替え素子１３の出力信号である。
ド７との接続のオン−オフを切り替える素子である。半
導体集積回路１が分割ライン２に沿って切断、切り離さ
れる前にはスイッチ１１は接続オン状態であり、検査用
パッド７を用いて内部回路３に対して信号の入出力を行
うことが可能である。このスイッチ１１のオン−オフ状
態を決定する信号は、配線１２により伝達される、スイ
ッチ切り替え素子１３の出力信号である。
【００２１】図２は、図１に示されるスイッチ切り替え
素子１３を含む制御回路の一例を示したものである。ス
イッチ切り替え素子１３は、接地電源ＶＳＳと供給電源
ＶＤＤを、抵抗素子１４と、抵抗素子１４に比べ十分抵
抗値が小さい抵抗素子１５により分圧する構成となって
いる。分圧された出力により配線１２を通してスイッチ
１１のオン−オフの制御が行われる。また、抵抗素子１
５の一部（点線部の抵抗素子１６）は、図１に示すよう
に分割ライン２を横切る形で形成され、半導体集積回路
１が分割ライン２に沿って切り離されるときに、同時に
確実に切断される構成となっている。
素子１３を含む制御回路の一例を示したものである。ス
イッチ切り替え素子１３は、接地電源ＶＳＳと供給電源
ＶＤＤを、抵抗素子１４と、抵抗素子１４に比べ十分抵
抗値が小さい抵抗素子１５により分圧する構成となって
いる。分圧された出力により配線１２を通してスイッチ
１１のオン−オフの制御が行われる。また、抵抗素子１
５の一部（点線部の抵抗素子１６）は、図１に示すよう
に分割ライン２を横切る形で形成され、半導体集積回路
１が分割ライン２に沿って切り離されるときに、同時に
確実に切断される構成となっている。
【００２２】ここで、抵抗素子１４に対して抵抗素子１
５の抵抗値が十分小さいことから、配線１２の信号のレ
ベルはほぼ接地電源ＶＳＳとなり、このときスイッチ１
１はオンされることより、内部回路３と検査用パッド７
は電気的に接続されている状態にある。また内部回路３
とスイッチ１１を接続する配線１０は、抵抗１７を介し
て接地電源ＶＳＳに弱くプルダウンされている。
５の抵抗値が十分小さいことから、配線１２の信号のレ
ベルはほぼ接地電源ＶＳＳとなり、このときスイッチ１
１はオンされることより、内部回路３と検査用パッド７
は電気的に接続されている状態にある。また内部回路３
とスイッチ１１を接続する配線１０は、抵抗１７を介し
て接地電源ＶＳＳに弱くプルダウンされている。
【００２３】一方、半導体集積回路１の検査工程が完了
し、製品にするために分割ライン２に沿って個々に切り
離す工程が完了すると、抵抗素子１６が切断されるた
め、配線１２の信号のレベルはほぼ供給電源ＶＤＤとな
り、このときスイッチ１１はオフされることにより、内
部回路３と検査用パッド７は電気的に切断されている状
態となる。このとき検査用パッド７も同時に切断され、
検査用パッドに接続される配線８が切断されることか
ら、切断面が接地電源ＶＳＳや供給電源ＶＤＤ、他の信
号線とショートしてしまい、配線８の信号レベルが変化
する場合があるが、スイッチ１１がオフされており、内
部回路３に接続される配線１０は抵抗１７を介して接地
電源ＶＳＳに弱くプルダウンされていることから、配線
１０の信号レベルは常に安定して接地電源ＶＳＳに固定
される。
し、製品にするために分割ライン２に沿って個々に切り
離す工程が完了すると、抵抗素子１６が切断されるた
め、配線１２の信号のレベルはほぼ供給電源ＶＤＤとな
り、このときスイッチ１１はオフされることにより、内
部回路３と検査用パッド７は電気的に切断されている状
態となる。このとき検査用パッド７も同時に切断され、
検査用パッドに接続される配線８が切断されることか
ら、切断面が接地電源ＶＳＳや供給電源ＶＤＤ、他の信
号線とショートしてしまい、配線８の信号レベルが変化
する場合があるが、スイッチ１１がオフされており、内
部回路３に接続される配線１０は抵抗１７を介して接地
電源ＶＳＳに弱くプルダウンされていることから、配線
１０の信号レベルは常に安定して接地電源ＶＳＳに固定
される。
【００２４】このように、半導体集積回路１の一個所以
上にスイッチ切り替え素子１３を配置することのみによ
り、多数の検査用パッド７を切り離すことによる切断面
の影響を防ぐことが可能となる。
上にスイッチ切り替え素子１３を配置することのみによ
り、多数の検査用パッド７を切り離すことによる切断面
の影響を防ぐことが可能となる。
【００２５】さらに、分割ライン２上に配置されること
になる抵抗素子１５に、展性の小さいポリシリコン抵抗
を使用すれば、分割ライン２に沿って切断される際に抵
抗素子１５の切断面が他の信号線とショートすることを
防ぐために効果的である。
になる抵抗素子１５に、展性の小さいポリシリコン抵抗
を使用すれば、分割ライン２に沿って切断される際に抵
抗素子１５の切断面が他の信号線とショートすることを
防ぐために効果的である。
【００２６】（実施の形態２）図３は、実施の形態２に
おける半導体装置を示す。この半導体装置は、半導体集
積回路１内部に配置していた検査回路１８を、分割ライ
ン２上に配置することにより半導体集積回路１の面積を
小さくしたものである。この場合においても、検査回路
１８と内部回路３を接続する配線８および配線１０の間
に、スイッチ１１が配置される。このスイッチ１１のオ
ン−オフ状態は、配線１２を介して接続されたスイッチ
切り替え素子１３により切り替えられる。スイッチ切り
替え素子１３は、分割ライン２上に配置された抵抗素子
１６を有する。従って、分割ライン２に沿った切り離し
の際に検査回路１８が切除され、配線８の切断面が接地
電源ＶＳＳや供給電源ＶＤＤ、他の信号線とショートし
た場合においても、同時に抵抗素子１６が切断され、ス
イッチ１１がオフされることにより、内部回路３への影
響を防ぐことが可能である。
おける半導体装置を示す。この半導体装置は、半導体集
積回路１内部に配置していた検査回路１８を、分割ライ
ン２上に配置することにより半導体集積回路１の面積を
小さくしたものである。この場合においても、検査回路
１８と内部回路３を接続する配線８および配線１０の間
に、スイッチ１１が配置される。このスイッチ１１のオ
ン−オフ状態は、配線１２を介して接続されたスイッチ
切り替え素子１３により切り替えられる。スイッチ切り
替え素子１３は、分割ライン２上に配置された抵抗素子
１６を有する。従って、分割ライン２に沿った切り離し
の際に検査回路１８が切除され、配線８の切断面が接地
電源ＶＳＳや供給電源ＶＤＤ、他の信号線とショートし
た場合においても、同時に抵抗素子１６が切断され、ス
イッチ１１がオフされることにより、内部回路３への影
響を防ぐことが可能である。
【００２７】図３に示すように、本実施の形態における
スイッチ切り替え素子１３における抵抗素子１６は、図
１の場合のように分割ライン２を横切らず、分割ライン
に沿った切り離しのときに抵抗素子１６が確実に切断さ
れるのに十分な程度に、例えば分割ライン２の中央まで
引き出されたコの字型の配置である。
スイッチ切り替え素子１３における抵抗素子１６は、図
１の場合のように分割ライン２を横切らず、分割ライン
に沿った切り離しのときに抵抗素子１６が確実に切断さ
れるのに十分な程度に、例えば分割ライン２の中央まで
引き出されたコの字型の配置である。
【００２８】さらに、検査用パッド７は半導体集積回路
１の内部にあり、分割ライン２に沿って半導体集積回路
１が個々に切り離されるときに検査用パッド７が切除さ
れない。この場合においても、検査用パッド７と検査回
路８とを接続する配線上にスイッチ１１を配置すること
により、例えばパッケージ処理後されたときに検査用パ
ッドが電気的に他の検査用パッド４やボンディングパッ
ド５と接続されても、検査用パッド７を介して切断面に
よる影響が及ぼされることを防ぐことが可能である。
１の内部にあり、分割ライン２に沿って半導体集積回路
１が個々に切り離されるときに検査用パッド７が切除さ
れない。この場合においても、検査用パッド７と検査回
路８とを接続する配線上にスイッチ１１を配置すること
により、例えばパッケージ処理後されたときに検査用パ
ッドが電気的に他の検査用パッド４やボンディングパッ
ド５と接続されても、検査用パッド７を介して切断面に
よる影響が及ぼされることを防ぐことが可能である。
【００２９】（実施の形態３）図４は、実施の形態３に
おける半導体装置を示す。この半導体装置は、半導体集
積回路１の動作モードセレクタ用パッド１９、２０、２
１を分割ライン２上に配置することにより、半導体集積
回路１の面積を小さくしたものである。
おける半導体装置を示す。この半導体装置は、半導体集
積回路１の動作モードセレクタ用パッド１９、２０、２
１を分割ライン２上に配置することにより、半導体集積
回路１の面積を小さくしたものである。
【００３０】動作モードセレクタ用パッド１９、２０、
２１に所定のタイミングにて信号を入出力することによ
り、半導体集積回路１の動作モードを変化させることが
できる。例えばある動作モードにおいてはメモリ検査を
行うことが可能となり、検査用パッド４や検査用パッド
７などを用いてメモリデータの読み出しおよび書き込み
などが可能となる。またさらに他の動作モードではデジ
タル回路特性の検査を行うことが可能となり、検査用パ
ッド４や検査用パッド７などを用いてデジタル回路特性
データの入出力処理などが可能となる。これら動作モー
ドを変化させる手段としては、例えば動作モードセレク
タ用パッド１９に所定のタイミングにてシリアルに“０
０１００１”（“１”を高電圧レベル信号、“０”を低
電圧レベル信号とする）という信号を入力することによ
って所望とする動作モードに変化させたり、あるいは所
定のタイミングにて動作モードセレクタ用パッド１９に
“０”、動作モードセレクタ用パッド２０に“１”、動
作モードセレクタ用パッド２１に“０”をそれぞれ入力
することによって所望とする動作モードに変化させるこ
とが可能である。これら動作モードセレクタ用パッド１
９、２０、２１は１つ以上任意の数を配置してよい。
２１に所定のタイミングにて信号を入出力することによ
り、半導体集積回路１の動作モードを変化させることが
できる。例えばある動作モードにおいてはメモリ検査を
行うことが可能となり、検査用パッド４や検査用パッド
７などを用いてメモリデータの読み出しおよび書き込み
などが可能となる。またさらに他の動作モードではデジ
タル回路特性の検査を行うことが可能となり、検査用パ
ッド４や検査用パッド７などを用いてデジタル回路特性
データの入出力処理などが可能となる。これら動作モー
ドを変化させる手段としては、例えば動作モードセレク
タ用パッド１９に所定のタイミングにてシリアルに“０
０１００１”（“１”を高電圧レベル信号、“０”を低
電圧レベル信号とする）という信号を入力することによ
って所望とする動作モードに変化させたり、あるいは所
定のタイミングにて動作モードセレクタ用パッド１９に
“０”、動作モードセレクタ用パッド２０に“１”、動
作モードセレクタ用パッド２１に“０”をそれぞれ入力
することによって所望とする動作モードに変化させるこ
とが可能である。これら動作モードセレクタ用パッド１
９、２０、２１は１つ以上任意の数を配置してよい。
【００３１】動作モードセレクタ用パッド１９、２０、
２１を分割ライン２上に配置した構成においては、分割
ライン２に沿った切り離しの際に、動作モードセレクタ
用パッド１９、２０、２１がそれぞれ切除される。その
結果、配線８の切断面が接地電源ＶＳＳや供給電源ＶＤ
Ｄ、他の信号線とショートすると、通常使用時とは異な
る動作モードに変化することで誤動作を引き起こす場合
が発生する。また、これら通常使用時とは異なる動作モ
ードに変化することにより、容易に内部データの読み出
しや書き込みなどが可能となり、セキュリティ上の問題
が発生することになる。
２１を分割ライン２上に配置した構成においては、分割
ライン２に沿った切り離しの際に、動作モードセレクタ
用パッド１９、２０、２１がそれぞれ切除される。その
結果、配線８の切断面が接地電源ＶＳＳや供給電源ＶＤ
Ｄ、他の信号線とショートすると、通常使用時とは異な
る動作モードに変化することで誤動作を引き起こす場合
が発生する。また、これら通常使用時とは異なる動作モ
ードに変化することにより、容易に内部データの読み出
しや書き込みなどが可能となり、セキュリティ上の問題
が発生することになる。
【００３２】そこで図４に示すように、動作モードセレ
クタ用パッド１９、２０、２１を、配線８、配線１０、
およびスイッチ１１を介して内部回路３と接続する。ス
イッチ１１は、図３の場合と同様に、分割ライン２上に
配置された抵抗素子１６の状態により制御され、配線１
２により伝達される信号にてオン−オフ動作を行う。こ
れにより、検査後に複数の半導体集積回路１を分割ライ
ン２に沿って切断する際に、動作モードセレクタ用パッ
ド１９、２０、２１が切除されると同時に、スイッチ１
１がすべてオフの状態となる。この状態は配線１０が接
地電源ＶＳＳに弱くプルダウンされていることから、動
作モードセレクタ用パッド１９、２０、２１にすべて
“０”を入力した場合と等価となり、半導体集積回路１
を切り離した後は、常にこの状態に固定されることにな
る。この状態を通常時動作モードとしておくことによ
り、常に安定した動作モードが得られることになる。
クタ用パッド１９、２０、２１を、配線８、配線１０、
およびスイッチ１１を介して内部回路３と接続する。ス
イッチ１１は、図３の場合と同様に、分割ライン２上に
配置された抵抗素子１６の状態により制御され、配線１
２により伝達される信号にてオン−オフ動作を行う。こ
れにより、検査後に複数の半導体集積回路１を分割ライ
ン２に沿って切断する際に、動作モードセレクタ用パッ
ド１９、２０、２１が切除されると同時に、スイッチ１
１がすべてオフの状態となる。この状態は配線１０が接
地電源ＶＳＳに弱くプルダウンされていることから、動
作モードセレクタ用パッド１９、２０、２１にすべて
“０”を入力した場合と等価となり、半導体集積回路１
を切り離した後は、常にこの状態に固定されることにな
る。この状態を通常時動作モードとしておくことによ
り、常に安定した動作モードが得られることになる。
【００３３】また動作モードセレクタ用パッド１９、２
０、２１にそれぞれ接続される配線１０を、接地電源Ｖ
ＳＳに弱くプルダウンする代わりに、供給電源ＶＤＤに
弱くプルアップしておくこともできる。例えば、動作モ
ードセレクタ用パッド１９と動作モードセレクタ用パッ
ド２１に接続される配線１０を接地電源ＶＳＳに弱くブ
ルダウンし、動作モードセレクタ用パッド２０に接続さ
れる配線１０を供給電源ＶＤＤに弱くプルアップした場
合においては、検査後に複数の半導体集積回路１が分割
ライン２に沿って切断されると同時に抵抗素子１６が切
断された状態では、動作モードセレクタ用パッド１９、
２０、２１にそれぞれ“０”、“１”、“０”を入力し
た場合と等価な状態となる。この状態を通常時動作モー
ドとすることにより、常に安定した動作モードを得るこ
とも可能である。
０、２１にそれぞれ接続される配線１０を、接地電源Ｖ
ＳＳに弱くプルダウンする代わりに、供給電源ＶＤＤに
弱くプルアップしておくこともできる。例えば、動作モ
ードセレクタ用パッド１９と動作モードセレクタ用パッ
ド２１に接続される配線１０を接地電源ＶＳＳに弱くブ
ルダウンし、動作モードセレクタ用パッド２０に接続さ
れる配線１０を供給電源ＶＤＤに弱くプルアップした場
合においては、検査後に複数の半導体集積回路１が分割
ライン２に沿って切断されると同時に抵抗素子１６が切
断された状態では、動作モードセレクタ用パッド１９、
２０、２１にそれぞれ“０”、“１”、“０”を入力し
た場合と等価な状態となる。この状態を通常時動作モー
ドとすることにより、常に安定した動作モードを得るこ
とも可能である。
【００３４】またこのとき通常時動作モードに固定され
ることにより、検査用パッド７と内部回路３との接続間
に配置されるスイッチ１１のオン−オフにかかわらず、
検査用パッド７は検査としての機能が無効となるため、
検査用パッド７および検査用パッド７に接続された配線
８、配線１０を用いて内部回路３のメモリデータの読み
出しおよび書き込みやデジタル回路特性の検査を行うこ
とは不可能となる。従って、半導体集積回路１が分割ラ
イン２に沿って個々に切り離された後に、高セキュリテ
ィ性が確保されることになる。
ることにより、検査用パッド７と内部回路３との接続間
に配置されるスイッチ１１のオン−オフにかかわらず、
検査用パッド７は検査としての機能が無効となるため、
検査用パッド７および検査用パッド７に接続された配線
８、配線１０を用いて内部回路３のメモリデータの読み
出しおよび書き込みやデジタル回路特性の検査を行うこ
とは不可能となる。従って、半導体集積回路１が分割ラ
イン２に沿って個々に切り離された後に、高セキュリテ
ィ性が確保されることになる。
【００３５】これら検査用パッド７および動作モードセ
レクタ用パッド１９、２０、２１が分割ライン２上では
なく、半導体集積回路１上に配置された場合において
も、抵抗素子１６を分割ライン２上に配置することによ
り、分割ライン２に沿って個々の半導体集積回路１が切
り離されるときに抵抗素子１６が切断され、動作モード
が固定されることになる。従って、検査用パッド７およ
び動作モードセレクタ用パッド１９、２０、２１に対す
る信号の入出力は不可能となり、同様な高セキュリティ
性を確保することが可能である。検査用パッド７および
動作モードセレクタ用パッド１９、２０、２１を分割ラ
イン２上に配置した場合においては、信号の入出力を行
うためのパッドが、分割ライン２に沿って個々の半導体
集積回路１が切り離されるときに物理的に切断されるた
め、さらに高いセキュリティ性を確保することが可能で
ある。
レクタ用パッド１９、２０、２１が分割ライン２上では
なく、半導体集積回路１上に配置された場合において
も、抵抗素子１６を分割ライン２上に配置することによ
り、分割ライン２に沿って個々の半導体集積回路１が切
り離されるときに抵抗素子１６が切断され、動作モード
が固定されることになる。従って、検査用パッド７およ
び動作モードセレクタ用パッド１９、２０、２１に対す
る信号の入出力は不可能となり、同様な高セキュリティ
性を確保することが可能である。検査用パッド７および
動作モードセレクタ用パッド１９、２０、２１を分割ラ
イン２上に配置した場合においては、信号の入出力を行
うためのパッドが、分割ライン２に沿って個々の半導体
集積回路１が切り離されるときに物理的に切断されるた
め、さらに高いセキュリティ性を確保することが可能で
ある。
【００３６】（実施の形態４）図５は、実施の形態４に
おける半導体装置を示す。この半導体装置においては、
半導体集積回路１に形成されている内部回路３と外部と
の信号の入出力を行うための検査用パッド７が、分割ラ
イン２上ではなく半導体集積回路１内部に配置されてお
り、検査用バッド７に入力された信号がバッファ素子２
２およびＡＮＤ論理素子２３を介して内部回路３に入力
され、一方で内部回路３からの信号がスイッチバッファ
素子２４を介して検査用パッド７に出力される。また、
同時に配置されるスイッチ切り替え素子１３の出力信号
が、配線１２を介してＮＯＴ論理素子２５に入力され
る。ＮＯＴ論理素子２５の出力信号は、ＡＮＤ論理素子
２３の一方の入力端子に入力されるとともにスイッチバ
ッファ素子２４のオン−オフを制御するＡＮＤ論理素子
２６の一方の入力端子に入力される。
おける半導体装置を示す。この半導体装置においては、
半導体集積回路１に形成されている内部回路３と外部と
の信号の入出力を行うための検査用パッド７が、分割ラ
イン２上ではなく半導体集積回路１内部に配置されてお
り、検査用バッド７に入力された信号がバッファ素子２
２およびＡＮＤ論理素子２３を介して内部回路３に入力
され、一方で内部回路３からの信号がスイッチバッファ
素子２４を介して検査用パッド７に出力される。また、
同時に配置されるスイッチ切り替え素子１３の出力信号
が、配線１２を介してＮＯＴ論理素子２５に入力され
る。ＮＯＴ論理素子２５の出力信号は、ＡＮＤ論理素子
２３の一方の入力端子に入力されるとともにスイッチバ
ッファ素子２４のオン−オフを制御するＡＮＤ論理素子
２６の一方の入力端子に入力される。
【００３７】半導体集積回路１が分割ライン２に沿って
切り離される前の状態においては、スイッチ切り替え素
子１３内の抵抗１６は接続されており、スイッチ切り替
え素子１３の出力信号は低電圧レベル信号であり、ＮＯ
Ｔ論理素子２５を介してＡＮＤ論理素子２３に入力され
る信号は高電圧レベル信号となる。ここで内部回路３に
よってＡＮＤ論理素子２６の入力を低電圧レベル信号に
制御することにより、スイッチバッファ素子２４が接続
オフに制御された状態になり、検査用パッド７に入力さ
れた信号はそのまま内部回路３に入力される。また内部
回路３からの出力は、ＡＮＤ論理素子２６の入力を高電
圧レベル信号に制御することにより、接続オン状態とな
るスイッチバッファ素子２４を介してそのまま検査用パ
ッド７に出力され、半導体集積回路１の各種検査が可能
となる。
切り離される前の状態においては、スイッチ切り替え素
子１３内の抵抗１６は接続されており、スイッチ切り替
え素子１３の出力信号は低電圧レベル信号であり、ＮＯ
Ｔ論理素子２５を介してＡＮＤ論理素子２３に入力され
る信号は高電圧レベル信号となる。ここで内部回路３に
よってＡＮＤ論理素子２６の入力を低電圧レベル信号に
制御することにより、スイッチバッファ素子２４が接続
オフに制御された状態になり、検査用パッド７に入力さ
れた信号はそのまま内部回路３に入力される。また内部
回路３からの出力は、ＡＮＤ論理素子２６の入力を高電
圧レベル信号に制御することにより、接続オン状態とな
るスイッチバッファ素子２４を介してそのまま検査用パ
ッド７に出力され、半導体集積回路１の各種検査が可能
となる。
【００３８】一方、半導体集積回路１が分割ライン２に
沿って切り離されると、スイッチ切り替え素子１３内の
抵抗１６が切断され、スイッチ切り替え素子１３の出力
信号は高電圧レベル信号となる。これにより、ＮＯＴ論
理素子２５を介してＡＮＤ論理素子２３に入力される信
号は低電圧レベル信号となり、検査用パッド７に信号が
入力された場合において、検査用パッド７に入力された
信号に関わらずＡＮＤ論理素子２３の出力信号は低電圧
レベル信号となり、常に内部回路３には低電圧レベル信
号が入力される。また内部回路３から信号が出力される
場合においても、内部回路３からの出力された信号に関
わらずＡＮＤ論理素子２６により制御されスイッチバッ
ファ素子２４は接続オフ状態となる。このように論理素
子制御を用いた場合においても、検査用パッド７を用い
て内部回路３のメモリデータの読み出しおよび書き込み
や、デジタル回路特性の検査を行うことは不可能とな
り、高セキュリティ性が確保されることになる。
沿って切り離されると、スイッチ切り替え素子１３内の
抵抗１６が切断され、スイッチ切り替え素子１３の出力
信号は高電圧レベル信号となる。これにより、ＮＯＴ論
理素子２５を介してＡＮＤ論理素子２３に入力される信
号は低電圧レベル信号となり、検査用パッド７に信号が
入力された場合において、検査用パッド７に入力された
信号に関わらずＡＮＤ論理素子２３の出力信号は低電圧
レベル信号となり、常に内部回路３には低電圧レベル信
号が入力される。また内部回路３から信号が出力される
場合においても、内部回路３からの出力された信号に関
わらずＡＮＤ論理素子２６により制御されスイッチバッ
ファ素子２４は接続オフ状態となる。このように論理素
子制御を用いた場合においても、検査用パッド７を用い
て内部回路３のメモリデータの読み出しおよび書き込み
や、デジタル回路特性の検査を行うことは不可能とな
り、高セキュリティ性が確保されることになる。
【００３９】
【発明の効果】本発明によれば、半導体集積回路の内部
回路と検査用パッドあるいは検査回路との接続の切り替
えを行うスイッチのオンーオフを制御する配線パターン
を分割ライン上に配置しているため、分割ラインで半導
体集積回路が切り離される際に、確実に配線パターンを
切断しすべての切断面の影響を内部回路に及ぼさないよ
うにすることが可能である。
回路と検査用パッドあるいは検査回路との接続の切り替
えを行うスイッチのオンーオフを制御する配線パターン
を分割ライン上に配置しているため、分割ラインで半導
体集積回路が切り離される際に、確実に配線パターンを
切断しすべての切断面の影響を内部回路に及ぼさないよ
うにすることが可能である。
【００４０】また、従来から行っている工程である半導
体集積回路を分割ラインに沿って切り離すだけで追加の
工程を必要とせず、検査時間の増加を伴うことなく、す
べての切断面の影響を内部回路に及ぼさないようにする
ことができる。
体集積回路を分割ラインに沿って切り離すだけで追加の
工程を必要とせず、検査時間の増加を伴うことなく、す
べての切断面の影響を内部回路に及ぼさないようにする
ことができる。
【図１】 実施の形態１における半導体装置の部分的な
平面図
平面図
【図２】 図１の装置におけるスイッチ切り替え回路の
拡大図
拡大図
【図３】 実施の形態２における半導体装置の部分的な
平面図
平面図
【図４】 実施の形態３における半導体装置の部分的な
平面図
平面図
【図５】 実施の形態４における半導体装置の部分的な
平面図
平面図
【図６】 従来例における半導体装置の部分的な平面図
１…半導体集積回路
２…分割ライン
３…半導体集積回路の内部回路
４…検査用パッド
５…ボンディングパッド
６…配線
７…検査用パッド
８…配線
９…ヒューズ
１０…配線
１１…スイッチ
１２…配線
１３…スイッチ切り替え素子
１４…抵抗
１５…抵抗
１６…分割ライン上に形成される抵抗
１７…抵抗
１８…検査回路
１９…動作モードセレクタ用パッド１
２０…動作モードセレクタ用パッド２
２１…動作モードセレクタ用パッド３
２２…バッファ素子
２３…ＡＮＤ論理素子
２４…スイッチバッファ素子
２５…ＮＯＴ論理素子
２６…ＡＮＤ論理素子
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(56)参考文献 特開 平３−185756（ＪＰ，Ａ)
特開 平６−61298（ＪＰ，Ａ)
特開 平11−31785（ＪＰ，Ａ)
特開 平９−145775（ＪＰ，Ａ)
特開 平９−102551（ＪＰ，Ａ)
特開2001−93947（ＪＰ，Ａ)
特開 平９−246387（ＪＰ，Ａ)
特開 平４−105348（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/66
G01R 31/28
G01R 31/3185
H01L 21/822
H01L 27/04
Claims (10)
- 【請求項１】 半導体ウェハ上に形成された複数の半導
体集積回路と、前記半導体集積回路の内部回路に対して
信号の入出力を行うための検査用パッドと、前記半導体
集積回路の内部回路と前記検査用パッドとの接続の有無
を切り替えるスイッチと、前記スイッチのオン−オフ状
態を制御する信号の配線と、前記信号の配線と第１の電
源との間に挿入された第１の抵抗素子と、前記信号の配
線と第２の電源との間に挿入され第２の抵抗素子となる
配線パターンとを備え、前記第２の抵抗素子は、前記半
導体集積回路の周囲の分割ライン上に形成された部分
と、前記分割ライン上に形成された部分と前記信号の配
線との間に挿入された部分と、前記分割ライン上に形成
された部分と前記第２の電源との間に挿入された部分と
を含み、前記第２の電源が切り離されて前記信号の配線
の電位が変化することにより、前記スイッチのオン−オ
フ状態が変化するように設定されたことを特徴とする半
導体装置。 - 【請求項２】 半導体ウェハ上に形成された複数の半導
体集積回路と、前記半導体集積回路の周囲の分割ライン
上に形成された前記半導体集積回路を検査するための検
査回路と、前記検査回路に対して信号の入出力を行うた
めの検査用パッドと、前記半導体集積回路の内部回路と
前記検査回路との接続および前記検査回路と前記検査用
パッドとの接続の有無を各々切り替えるスイッチと、前
記スイッチのオン−オフ状態を制御する信号の配線と、
前記信号の配線と第１の電源との間に挿入された第１の
抵抗素子と、前記信号の配線と第２の電源との間に挿入
され第２の抵抗素子となる配線パターンとを備え、前記
第２の抵抗素子は、前記半導体集積回路の周囲の分割ラ
イン上に形成された部分と、前記分割ライン上に形成さ
れた部分と前記信号の配線との間に挿入された部分と、
前記分割ライン上に形成された部分と前記第２の電源と
の間に挿入された部分とを含み、前記第２の電源が切り
離されて前記信号の配線の電位が変化することにより、
前記スイッチのオン−オフ状態が変化するように設定さ
れたことを特徴とする半導体装置。 - 【請求項３】 半導体ウェハ上に形成された複数の半導
体集積回路と、前記半導体集積回路の動作モードを切り
替えるための動作モードセレクタ用パッドと、前記半導
体集積回路の内部回路と前記動作モードセレクタ用パッ
ドとの接続の有無を切り替えるスイッチと、前記スイッ
チのオン−オフ状態を制御する信号の配線と、前記信号
の配線と第１の電源との間に挿入された第１の抵抗素子
と、前記信号の配線と第２の電源との間に挿入され第２
の抵抗素子となる配線パターンとを備え、前記第２の抵
抗素子は、前記半導体集積回路の周囲の分割ライン上に
形成された部分と、前記分割ライン上に形成された部分
と前記信号の配線との間に挿入された部分と、前記分割
ライン上に形成された部分と前記第２の電源との間に挿
入された部分とを含み、前記第２の電源が切り離されて
前記信号の配線の電位が変化することにより、前記スイ
ッチのオン−オフ状態が変化するように設定されたこと
を特徴とする半導体装置。 - 【請求項４】 前記配線パターンは、前記複数の半導体
集積回路が前記分割ラインに沿って切り離されるときに
切断されるように配置されたことを特徴とする請求項１
から３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記配線パターンの切断により、前記ス
イッチがオンからオフに切り替えられることを特徴とす
る請求項４に記載の半導体装置。 - 【請求項６】 前記配線パターンは、ポリシリコンで形
成されたことを特徴とする請求項４に記載の半導体装
置。 - 【請求項７】 前記配線パターンの切断により前記半導
体集積回路の動作モードが固定されることを特徴とする
請求項３に記載の半導体装置。 - 【請求項８】 半導体ウェハ上に形成された複数の半導
体集積回路と、前記半導体集積回路の内部回路に対して
信号の入出力を行うための検査用パッドと、前記半導体
集積回路の内部回路と前記検査用パッドとの接続の有無
を切り替えるスイッチと、前記スイッチのオン−オフ状
態を制御する信号の配線と、前記信号の配線と第１の電
源との間に挿入された第１の抵抗素子と、前記信号の配
線と第２の電源との間に挿入され第２の抵抗素子となる
配線パターンとを備え、前記第２の抵抗素子が、前記半
導体集積回路の周囲の分割ライ ン上に形成された部分
と、前記分割ライン上に形成された部分と前記信号の配
線との間に挿入された部分と、前記分割ライン上に形成
された部分と前記第２の電源との間に挿入された部分と
を含み、前記第２の電源が切り離されて前記信号の配線
の電位が変化することにより、前記スイッチのオン−オ
フ状態が変化するように設定された半導体ウェハを作成
する工程と、前記検査用パッドを用いて前記複数の半導
体集積回路を検査する工程と、前記分割ラインに沿って
前記複数の半導体集積回路を個々に切り離す工程とを備
えたことを特徴とする半導体装置の製造方法。 - 【請求項９】 半導体ウェハ上に形成された複数の半導
体集積回路と、前記半導体集積回路の周囲の分割ライン
上に形成された前記半導体集積回路を検査するための検
査回路と、前記検査回路に対して信号の入出力を行うた
めの検査用パッドと、前記半導体集積回路の内部回路と
前記検査回路との接続および前記検査回路と前記検査用
パッドとの接続の有無を各々切り替えるスイッチと、前
記スイッチのオン−オフ状態を制御する信号の配線と、
前記信号の配線と第１の電源との間に挿入された第１の
抵抗素子と、前記信号の配線と第２の電源との間に挿入
され第２の抵抗素子となる配線パターンとを備え、前記
第２の抵抗素子が、前記半導体集積回路の周囲の分割ラ
イン上に形成された部分と、前記分割ライン上に形成さ
れた部分と前記信号の配線との間に挿入された部分と、
前記分割ライン上に形成された部分と前記第２の電源と
の間に挿入された部分とを含み、前記第２の電源が切り
離されて前記信号の配線の電位が変化することにより、
前記スイッチのオン−オフ状態が変化するように設定さ
れた半導体ウェハを作成する工程と、前記検査用パッド
を用いて前記複数の半導体集積回路を検査する工程と、
前記分割ラインに沿って前記複数の半導体集積回路を個
々に切り離す工程とを備えたことを特徴とする半導体装
置の製造方法。 - 【請求項１０】 半導体ウェハ上に形成された複数の半
導体集積回路と、前記半導体集積回路の動作モードを切
り替えるための動作モードセレクタ用パッドと、前記半
導体集積回路の内部回路と前記動作モードセレクタ用パ
ッドとの接続の有無を切り替えるスイッチと、前記スイ
ッチのオン−オフ状態を制御する信号の配線と、前記信
号の配線と第１の電源との間に挿入された第１の抵抗素
子と、前記信号の配線と第２の電源との間に挿入され第
２の抵抗素子となる配線パターンとを備え、前記第２の
抵抗素子が、前記半導体集積回路の周囲の分割ライン上
に形成された部分と、前記分割ライン上に形成された部
分と前記信号の配線との間に挿入された部分と、前記分
割ライン上に形成された部分と前記第２の電源との間に
挿入された部分とを含み、前記第２の電源が切り離され
て前記信号の配線の電位が変化することにより、前記ス
イッチのオン−オフ状態が変化するように設定された半
導体ウェハを作成する工程と、前記動作モードセレクタ
用パッドを用いて前記複数の半導体集積回路の動作モー
ドを変化させて検査を行う工程と、前記分割ラインに沿
って前記複数の半導体集積回路を個々に切り離す工程と
を備えたことを特徴とする半導体装置の製造方法。
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| JPH03185756A (ja) * | 1989-12-14 | 1991-08-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| JPH0661298A (ja) * | 1992-08-11 | 1994-03-04 | Hitachi Ltd | 半導体集積回路装置 |
| US5619462A (en) * | 1995-07-31 | 1997-04-08 | Sgs-Thomson Microelectronics, Inc. | Fault detection for entire wafer stress test |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
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| JP3070533B2 (ja) * | 1997-07-10 | 2000-07-31 | 日本電気株式会社 | 半導体集積回路試験装置 |
| US6313658B1 (en) * | 1998-05-22 | 2001-11-06 | Micron Technology, Inc. | Device and method for isolating a short-circuited integrated circuit (IC) from other IC's on a semiconductor wafer |
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