JP2954076B2 - 半導体集積回路ウェハ及びその試験方法 - Google Patents
半導体集積回路ウェハ及びその試験方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路ウ
ェハ及びその試験方法に関する。
ェハ及びその試験方法に関する。
【０００２】
【従来の技術】装置としての半導体集積回路（ＬＳＩ）
は、外部から電力の供給を受け或いは外部と信号をやり
取りするために、多数の端子リード（ピン）を備えてい
る。それらの端子は、チップ上に形成された電極（パッ
ド）と、電気的に接続されている。チップには、リード
の数に対応して多数のパッドが形成されており、チップ
は、端子からパッドを通して外部から供給される電力に
基づいて、外部から入力される信号を処理し、その処理
の結果の信号を外部に出力することになる。従って、通
常「前工程」と呼ばれるウェハ処理工程（例えばシリコ
ン単結晶基板のような半導体基板に、多数のチップを形
成する工程）終了後で未だ個別のチップに分割する前の
ウェハ状態でも、各チップ上の各パッドに、例えばプロ
ーブカードなどを用いて外部から電気的接触を取ること
で、各チップの電気的試験を行なうことができることに
なる。実際、ＬＳＩの製造においては、ウェハ処理工程
の最終段階で、上記のような方法で、ウェハ上の各チッ
プに対して直流特性の良否判定や交流特性の試験を実施
し、合格したチップだけを「後工程」と呼ばれる組立工
程に移行させることが、一般的に行われている。
は、外部から電力の供給を受け或いは外部と信号をやり
取りするために、多数の端子リード（ピン）を備えてい
る。それらの端子は、チップ上に形成された電極（パッ
ド）と、電気的に接続されている。チップには、リード
の数に対応して多数のパッドが形成されており、チップ
は、端子からパッドを通して外部から供給される電力に
基づいて、外部から入力される信号を処理し、その処理
の結果の信号を外部に出力することになる。従って、通
常「前工程」と呼ばれるウェハ処理工程（例えばシリコ
ン単結晶基板のような半導体基板に、多数のチップを形
成する工程）終了後で未だ個別のチップに分割する前の
ウェハ状態でも、各チップ上の各パッドに、例えばプロ
ーブカードなどを用いて外部から電気的接触を取ること
で、各チップの電気的試験を行なうことができることに
なる。実際、ＬＳＩの製造においては、ウェハ処理工程
の最終段階で、上記のような方法で、ウェハ上の各チッ
プに対して直流特性の良否判定や交流特性の試験を実施
し、合格したチップだけを「後工程」と呼ばれる組立工
程に移行させることが、一般的に行われている。
【０００３】その場合、ウェハ上の全てのチップに対
し、チップ上の全てのパッドに同時にプローブを接触さ
せること、すなわちウェハ上の全パッドに同時に外部か
ら接触を取ることが、試験の効率、精度の点から望まし
い。しかし、現状では、製造技術上の制限から、プロー
ブカードの側で用意できるプローブの数は、上記の条件
を満足できるほど多くはない。
し、チップ上の全てのパッドに同時にプローブを接触さ
せること、すなわちウェハ上の全パッドに同時に外部か
ら接触を取ることが、試験の効率、精度の点から望まし
い。しかし、現状では、製造技術上の制限から、プロー
ブカードの側で用意できるプローブの数は、上記の条件
を満足できるほど多くはない。
【０００４】そこで、従来、各チップに対してはプロー
ブを接触させるパッドの数を減らすことにより、同時に
試験できるチップの数を確保するという方法が採用され
ている。そのような従来の試験方法の一例が、特開平４
−３２２４４１号公報に開示されている。図４に、上記
公報記載の発明を適用したウェハ上の多数のメモリチッ
プのうちの一チップのレイアウト図を示す。又、図５
に、そのメモリチップの具体的なブロック図を示す。図
４を参照すると、この図に示されるチップ２１には、こ
のチップがなすべき本来のメモリ動作のための回路の他
に、セルフテストを行なうためのセルフテスト回路２０
が設けられている。このセルフテスト回路２０は、図示
はされていないが別に設けられた電極パッドに外部から
入力されるテスト始動信号に応じて、チップ上に設けら
れた多数のパッドそれぞれに入力される信号（これらの
信号は、本来のメモリ動作に用いられる信号である）の
うちの幾つかを用いてチップのセルフテストを行なう。
図５を参照して、図中にテスト制御回路及びパターンＲ
ＯＭ５０で示される回路ブロックが、上記のセルフテス
ト回路２０に相当する。図５に示されるメモリチップ４
１では、ウェハ状態でのチップの試験のために特に入力
されるテスト始動信号ＴＳに基づき、本来のメモリ動作
に用いられる電源電圧や信号のうち、高位電源電圧
ＶCC，低位電源電圧ＶSS，ロウアドレスストローブ信号
▽ＲＡＳ（▽は、反転を意味する上バーの代用。以下、
同じ），データアウト信号ＤOUT を用いて、チップの直
流試験、交流試験が行われる。このような方法によれ
ば、例えば４Ｍ×１タイプのＤＲＡＭの場合、本来の外
部端子数は１８ピンであるところを、５ピン（パッド）
という少ないピン数でウェハ状態のチップの試験を行な
うことができる。
ブを接触させるパッドの数を減らすことにより、同時に
試験できるチップの数を確保するという方法が採用され
ている。そのような従来の試験方法の一例が、特開平４
−３２２４４１号公報に開示されている。図４に、上記
公報記載の発明を適用したウェハ上の多数のメモリチッ
プのうちの一チップのレイアウト図を示す。又、図５
に、そのメモリチップの具体的なブロック図を示す。図
４を参照すると、この図に示されるチップ２１には、こ
のチップがなすべき本来のメモリ動作のための回路の他
に、セルフテストを行なうためのセルフテスト回路２０
が設けられている。このセルフテスト回路２０は、図示
はされていないが別に設けられた電極パッドに外部から
入力されるテスト始動信号に応じて、チップ上に設けら
れた多数のパッドそれぞれに入力される信号（これらの
信号は、本来のメモリ動作に用いられる信号である）の
うちの幾つかを用いてチップのセルフテストを行なう。
図５を参照して、図中にテスト制御回路及びパターンＲ
ＯＭ５０で示される回路ブロックが、上記のセルフテス
ト回路２０に相当する。図５に示されるメモリチップ４
１では、ウェハ状態でのチップの試験のために特に入力
されるテスト始動信号ＴＳに基づき、本来のメモリ動作
に用いられる電源電圧や信号のうち、高位電源電圧
ＶCC，低位電源電圧ＶSS，ロウアドレスストローブ信号
▽ＲＡＳ（▽は、反転を意味する上バーの代用。以下、
同じ），データアウト信号ＤOUT を用いて、チップの直
流試験、交流試験が行われる。このような方法によれ
ば、例えば４Ｍ×１タイプのＤＲＡＭの場合、本来の外
部端子数は１８ピンであるところを、５ピン（パッド）
という少ないピン数でウェハ状態のチップの試験を行な
うことができる。
【０００５】ところで、上記公報記載の発明は、ウェハ
状態で各チップのスタンバイ消費電流、動作時消費電流
およびＡＣファンクションの試験を行おうとするもので
あるが、本発明はこれとは異なって、ウェハ状態で、チ
ップの各外部端子（パッド）におけるリーク電流を測定
しょうとするものである。しかしながら、この場合、試
験の精度、能率を高めようとすると、ウェハ上の全チッ
プに対し、チップ上の全パッドに同時にプローブを接触
させることが望ましいこと及び、これに対し現状ではプ
ローブの本数に限度があり、上記の条件を満足すること
が困難である点で、上述の特開平４−３２２４４１号公
報におけると同じ状況にある。従って、そのようなリー
ク電流試験に対しても、上記公報記載の発明におけると
同様な、各チップ内のパッドに接触させるプローブ数を
少なくして一度に測定できるチップ数を確保するという
技術思想は、適用できるであろう。
状態で各チップのスタンバイ消費電流、動作時消費電流
およびＡＣファンクションの試験を行おうとするもので
あるが、本発明はこれとは異なって、ウェハ状態で、チ
ップの各外部端子（パッド）におけるリーク電流を測定
しょうとするものである。しかしながら、この場合、試
験の精度、能率を高めようとすると、ウェハ上の全チッ
プに対し、チップ上の全パッドに同時にプローブを接触
させることが望ましいこと及び、これに対し現状ではプ
ローブの本数に限度があり、上記の条件を満足すること
が困難である点で、上述の特開平４−３２２４４１号公
報におけると同じ状況にある。従って、そのようなリー
ク電流試験に対しても、上記公報記載の発明におけると
同様な、各チップ内のパッドに接触させるプローブ数を
少なくして一度に測定できるチップ数を確保するという
技術思想は、適用できるであろう。
【０００６】図６に、上記特開平４−３２２４４１号公
報記載の技術を、チップ上のパッドにおけるリーク電流
試験に適用した場合の、チップの平面図を模式的に示
す。この図６は、ウェハ上に多数形成されたチップのう
ちの一つを図示する。図６を参照して、このチップに
は、二つの電極パッド２Ａ，２Ｂが形成されている。パ
ッド２Ａは、電源電圧供給線８（電圧ＶCC）とグランド
電位供給線９との間に第１トランジスタＭ１と第２トラ
ンジスタＭ２とを直列接続した構成の第１出力バッファ
の出力点（二つのトランジスタの直列接続節点）に接続
されている。二つのトランジスタＭ１，Ｍ２はそれぞ
れ、データ出力制御回路１０Ａにより、導通状態が互い
に逆になるように制御される。パッド２Ｂは同様に、第
３トランジスタＭ３と第４トランジスタＭ４との直列接
続からなる第２出力バッファの出力点に接続されてい
る。二つのトランジスタＭ３，Ｍ４の導通状態は、デー
タ出力制御回路１０Ｂにより制御される。
報記載の技術を、チップ上のパッドにおけるリーク電流
試験に適用した場合の、チップの平面図を模式的に示
す。この図６は、ウェハ上に多数形成されたチップのう
ちの一つを図示する。図６を参照して、このチップに
は、二つの電極パッド２Ａ，２Ｂが形成されている。パ
ッド２Ａは、電源電圧供給線８（電圧ＶCC）とグランド
電位供給線９との間に第１トランジスタＭ１と第２トラ
ンジスタＭ２とを直列接続した構成の第１出力バッファ
の出力点（二つのトランジスタの直列接続節点）に接続
されている。二つのトランジスタＭ１，Ｍ２はそれぞ
れ、データ出力制御回路１０Ａにより、導通状態が互い
に逆になるように制御される。パッド２Ｂは同様に、第
３トランジスタＭ３と第４トランジスタＭ４との直列接
続からなる第２出力バッファの出力点に接続されてい
る。二つのトランジスタＭ３，Ｍ４の導通状態は、デー
タ出力制御回路１０Ｂにより制御される。
【０００７】ここで、パッド２Ａは外部から電気的接触
を取るパッドであり、ここにプローブ４が接触し、更に
テスタ５に接続している。一方、パッド２Ｂは外部から
の電気的接触のないパッドであり、開放状態にある。図
６において、いま、パッド２Ａに接続する方の二つのト
ランジスタＭ１，Ｍ２をオフ状態にし、プローブ４の電
位をグランド電位とすると、第１トランジスタＭ１のソ
ース・ドレイン間の電位差がＶCCとなり、その第１トラ
ンジスタＭ１におけるリーク電流を試験できる。次に、
プローブ４の電位をＶCCにすると、第２トランジスタＭ
２のソース・ドレイン間の電位差がＶCCとなり、その第
２トランジスタでのリーク電流を測定できる。
を取るパッドであり、ここにプローブ４が接触し、更に
テスタ５に接続している。一方、パッド２Ｂは外部から
の電気的接触のないパッドであり、開放状態にある。図
６において、いま、パッド２Ａに接続する方の二つのト
ランジスタＭ１，Ｍ２をオフ状態にし、プローブ４の電
位をグランド電位とすると、第１トランジスタＭ１のソ
ース・ドレイン間の電位差がＶCCとなり、その第１トラ
ンジスタＭ１におけるリーク電流を試験できる。次に、
プローブ４の電位をＶCCにすると、第２トランジスタＭ
２のソース・ドレイン間の電位差がＶCCとなり、その第
２トランジスタでのリーク電流を測定できる。
【０００８】
【発明が解決しようとする課題】上述したように、１チ
ップ当たりの被接触パッド数を減じることによって、同
時に試験できるチップ数を確保、増加させることができ
る。
ップ当たりの被接触パッド数を減じることによって、同
時に試験できるチップ数を確保、増加させることができ
る。
【０００９】しかし、この試験方法では、試験精度と能
率とを両立させることができない。すなわち、パッドの
リーク電流試験に要するプローブの数Ｎは、ウェハ上の
チップの数ｎとチップ内のパッドの数ｍとの積ｎ・ｍに
よって決まり、供給できるプローブの数が必要な本数よ
り小さいとき、一度でウェハ上の全チップの試験を行お
うとすると、当然、チップ内には、図６中のパッド２Ｂ
で示されるような試験できないパッドが発生し、試験精
度が低下してしまう。逆に、チップ内の全てのパッドを
試験しょうとすると、一度では試験できないチップが生
じて、試験の能率が低下してしまう。
率とを両立させることができない。すなわち、パッドの
リーク電流試験に要するプローブの数Ｎは、ウェハ上の
チップの数ｎとチップ内のパッドの数ｍとの積ｎ・ｍに
よって決まり、供給できるプローブの数が必要な本数よ
り小さいとき、一度でウェハ上の全チップの試験を行お
うとすると、当然、チップ内には、図６中のパッド２Ｂ
で示されるような試験できないパッドが発生し、試験精
度が低下してしまう。逆に、チップ内の全てのパッドを
試験しょうとすると、一度では試験できないチップが生
じて、試験の能率が低下してしまう。
【００１０】従って、本発明は、ウェハ状態でのチップ
上のパッドにおけるリーク電流試験を、一度の試験で、
ウェハ上の全チップ、チップ内の全パッドに対して行う
ことのできる、試験精度と能率とを両立させることので
きる試験方法を提供することを目的とするものである。
上のパッドにおけるリーク電流試験を、一度の試験で、
ウェハ上の全チップ、チップ内の全パッドに対して行う
ことのできる、試験精度と能率とを両立させることので
きる試験方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】本発明による半導体集積
回路ウェハは、半導体基板上に複数のチップを形成する
ためのウェハ処理工程を完了した半導体集積回路ウェハ
であって、ウェハ上の各各のチップは、なすべき信号処
理を行うために外部から供給され又は外部へ送出する電
力又は信号を入、出力するためのそれぞれ異なる複数の
入出力経路と、各各の前記入出力経路を外部と電気的に
接続するために各各の入出力経路の入出力点に一つずつ
配設された複数の接続用電極とを有し、少なくとも二つ
以上の前記接続用電極が、電気的に開放可能な短絡手段
で、互いに短絡されていることを特徴とする。
回路ウェハは、半導体基板上に複数のチップを形成する
ためのウェハ処理工程を完了した半導体集積回路ウェハ
であって、ウェハ上の各各のチップは、なすべき信号処
理を行うために外部から供給され又は外部へ送出する電
力又は信号を入、出力するためのそれぞれ異なる複数の
入出力経路と、各各の前記入出力経路を外部と電気的に
接続するために各各の入出力経路の入出力点に一つずつ
配設された複数の接続用電極とを有し、少なくとも二つ
以上の前記接続用電極が、電気的に開放可能な短絡手段
で、互いに短絡されていることを特徴とする。
【００１２】本発明の半導体集積回路ウェハの試験方法
は、上記の半導体集積回路ウェハを用い、チップ上の前
記短絡された接続用電極において、前記複数の入出力経
路のリーク電流特性を測定する過程と、前記過程終了後
に前記短絡手段を電気的に開放して、チップ上の各各の
入出力経路を、互いに入出力点が電気的に分離された独
立の入出力経路とする過程とを含むことを特徴とする。
は、上記の半導体集積回路ウェハを用い、チップ上の前
記短絡された接続用電極において、前記複数の入出力経
路のリーク電流特性を測定する過程と、前記過程終了後
に前記短絡手段を電気的に開放して、チップ上の各各の
入出力経路を、互いに入出力点が電気的に分離された独
立の入出力経路とする過程とを含むことを特徴とする。
【００１３】本発明の半導体集積回路ウェハは、チップ
内にあってプローブに接触されるパッドとプローブに接
触されないパッドとの間が、フューズなどのような切断
可能な手段により、短絡されている。従って、プローブ
に接触されないパッドでも、テスタを測定したと同じ状
態になる。チップ内の各パッドは、上記のフューズをリ
ーク電流試験終了後に切断することで、電気的に独立し
たパッドとなる。従って、後の組立工程での試験あるい
は完成後の実使用に際して、全ての端子を使用しても何
ら問題はない。
内にあってプローブに接触されるパッドとプローブに接
触されないパッドとの間が、フューズなどのような切断
可能な手段により、短絡されている。従って、プローブ
に接触されないパッドでも、テスタを測定したと同じ状
態になる。チップ内の各パッドは、上記のフューズをリ
ーク電流試験終了後に切断することで、電気的に独立し
たパッドとなる。従って、後の組立工程での試験あるい
は完成後の実使用に際して、全ての端子を使用しても何
ら問題はない。
【００１４】フューズはただ一本の配線のみという、こ
れ以上単純化できない構造であるので、それ自体の故障
によって良品率の悪化を招来したり、信頼性を低下させ
ることはない。
れ以上単純化できない構造であるので、それ自体の故障
によって良品率の悪化を招来したり、信頼性を低下させ
ることはない。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の一実施
の形態による半導体集積回路ウェハ上に形成された複数
のチップのうちの、一つのチップを模式的に示す図であ
る。図１と図６とを比較すると、本実施の形態によるチ
ップは、電極パッド２Ａと電極パッド２Ｂとを短絡する
フューズ１を備えている点が、図６に示すチップと異な
っている。
て、図面を参照して説明する。図１は、本発明の一実施
の形態による半導体集積回路ウェハ上に形成された複数
のチップのうちの、一つのチップを模式的に示す図であ
る。図１と図６とを比較すると、本実施の形態によるチ
ップは、電極パッド２Ａと電極パッド２Ｂとを短絡する
フューズ１を備えている点が、図６に示すチップと異な
っている。
【００１６】図１を参照して、本実施の形態においてパ
ッドのリーク電流試験を実施するときは、先ず、パッド
２Ａにプローブ４を接触させ、テスタ５に接続する。次
に、データ出力制御回路１０Ａにより、第１出力バッフ
ァを構成する第１トランジスタＭ１，第２トランジスタ
Ｍ２を共にオフ状態にする。又、データ出力制御回路１
０Ｂにより、第２出力バッファを構成する第３トランジ
スタＭ３，第４トランジスタＭ４も、共にオフ状態にす
る。この状態でパッド２Ａの電位をグランド電位にする
と、第１トランジスタＭ１のソース・ドレイン間の電位
差が電源電圧ＶCCになり、このトランジスタにリーク故
障が生じていればテスタ５に電流が流れるので、故障を
検出できる。このとき、もう一つのパッド２Ｂも、フュ
ーズ１を通してパッド２Ａと同電位（この場合は、グラ
ンド電位）にされているので、第３トランジスタＭ３の
ソース・ドレイン間にも電源電圧ＶCCが加わる。従っ
て、その第３トランジスタにおけるリーク故障も同時に
検出できる。つまり、パッド２Ａにプローブを接触さ
せ、グランド電位を供給するだけで、パッド２Ａ，パッ
ド２Ｂの双方におけるリーク電流試験を、一度に行うこ
とができることになる。
ッドのリーク電流試験を実施するときは、先ず、パッド
２Ａにプローブ４を接触させ、テスタ５に接続する。次
に、データ出力制御回路１０Ａにより、第１出力バッフ
ァを構成する第１トランジスタＭ１，第２トランジスタ
Ｍ２を共にオフ状態にする。又、データ出力制御回路１
０Ｂにより、第２出力バッファを構成する第３トランジ
スタＭ３，第４トランジスタＭ４も、共にオフ状態にす
る。この状態でパッド２Ａの電位をグランド電位にする
と、第１トランジスタＭ１のソース・ドレイン間の電位
差が電源電圧ＶCCになり、このトランジスタにリーク故
障が生じていればテスタ５に電流が流れるので、故障を
検出できる。このとき、もう一つのパッド２Ｂも、フュ
ーズ１を通してパッド２Ａと同電位（この場合は、グラ
ンド電位）にされているので、第３トランジスタＭ３の
ソース・ドレイン間にも電源電圧ＶCCが加わる。従っ
て、その第３トランジスタにおけるリーク故障も同時に
検出できる。つまり、パッド２Ａにプローブを接触さ
せ、グランド電位を供給するだけで、パッド２Ａ，パッ
ド２Ｂの双方におけるリーク電流試験を、一度に行うこ
とができることになる。
【００１７】次に、四つのトランジスタＭ１，Ｍ２，Ｍ
３，Ｍ４をオフ状態にしたままで、プローブ４の電位を
電源電圧ＶCCにする。この場合には、第２トランジスタ
Ｍ２，第４トランジスタＭ４のソース・ドレイン間に電
源電圧ＶCCが加わることになり、トランジスタＭ２又は
トランジスタＭ４におけるリーク故障の有無を検出でき
る。すなわち、この場合も、一つのパッド２Ａにプロー
ブを接触させるだけで、両方のパッド２Ａ，２Ｂにおけ
るリーク電流試験を同時に行うことができることにな
る。
３，Ｍ４をオフ状態にしたままで、プローブ４の電位を
電源電圧ＶCCにする。この場合には、第２トランジスタ
Ｍ２，第４トランジスタＭ４のソース・ドレイン間に電
源電圧ＶCCが加わることになり、トランジスタＭ２又は
トランジスタＭ４におけるリーク故障の有無を検出でき
る。すなわち、この場合も、一つのパッド２Ａにプロー
ブを接触させるだけで、両方のパッド２Ａ，２Ｂにおけ
るリーク電流試験を同時に行うことができることにな
る。
【００１８】図２に、本実施の形態によるチップの模式
的平面図を示す。この図は、上述のフューズ１をチップ
のどの領域に配設するかを示す図であって、チップの、
内部回路１１が形成されていない縁辺部分の一部を示
す。図２を参照して、フューズ１は、チップの縁辺に形
成される電極パッド２Ａ，２Ｂの直近の領域に設けられ
ている。フューズ１は細い只一本の配線であるので、チ
ップ上のどの部分に配置するかに対して大きな制限はな
く、図示するように自由にレイアウトできるのである。
的平面図を示す。この図は、上述のフューズ１をチップ
のどの領域に配設するかを示す図であって、チップの、
内部回路１１が形成されていない縁辺部分の一部を示
す。図２を参照して、フューズ１は、チップの縁辺に形
成される電極パッド２Ａ，２Ｂの直近の領域に設けられ
ている。フューズ１は細い只一本の配線であるので、チ
ップ上のどの部分に配置するかに対して大きな制限はな
く、図示するように自由にレイアウトできるのである。
【００１９】図３に、本実施の形態のウェハを試験する
ときの工程フロー図を示す。図３を参照して、先ず、ス
テップＳ１４（ウェハプロセス工程）で、ウェハに図
１，図２に示すフューズを備えるチップを作り込む。次
に、ステップＳ１５（ウェハテスト１工程）で、ウェハ
の状態で、第１回目の電気的試験（リーク電流試験）を
行う。次いで、ステップＳ１６（フューズ切断工程）
で、図１，図２に示されるフューズ１を切断する。この
工程で、それまで電気的に短絡状態であったパッド２
Ａ，２Ｂを、互いに独立したパッドとする。その後、ス
テップＳ１７（ウェハテスト２工程）で、第２回目の電
気的試験を実施する。この試験では、本来異なるパッド
２Ａ，２Ｂどうしが短絡されていたのでは試験できない
ような項目について、試験を行う。このウェハテスト２
工程は、省略しても構わない。この発明の主眼は、リー
ク電流試験を効率的にしかも精度よく行えるようにする
ところにあるからである。そして、先のウェハテスト１
工程でのリーク電流試験結果とウェハテスト２工程での
試験結果とをあわせてチップの良否を判定し、次のステ
ップＳ１８（組立工程）で、試験に合格したチップのみ
をパッケージングする。
ときの工程フロー図を示す。図３を参照して、先ず、ス
テップＳ１４（ウェハプロセス工程）で、ウェハに図
１，図２に示すフューズを備えるチップを作り込む。次
に、ステップＳ１５（ウェハテスト１工程）で、ウェハ
の状態で、第１回目の電気的試験（リーク電流試験）を
行う。次いで、ステップＳ１６（フューズ切断工程）
で、図１，図２に示されるフューズ１を切断する。この
工程で、それまで電気的に短絡状態であったパッド２
Ａ，２Ｂを、互いに独立したパッドとする。その後、ス
テップＳ１７（ウェハテスト２工程）で、第２回目の電
気的試験を実施する。この試験では、本来異なるパッド
２Ａ，２Ｂどうしが短絡されていたのでは試験できない
ような項目について、試験を行う。このウェハテスト２
工程は、省略しても構わない。この発明の主眼は、リー
ク電流試験を効率的にしかも精度よく行えるようにする
ところにあるからである。そして、先のウェハテスト１
工程でのリーク電流試験結果とウェハテスト２工程での
試験結果とをあわせてチップの良否を判定し、次のステ
ップＳ１８（組立工程）で、試験に合格したチップのみ
をパッケージングする。
【００２０】尚、これまでは、出力用のパッドを例にし
て説明したが、本発明はこれに限られるものではない。
装置としてのＬＳＩで使用される全ての外部端子に接続
するパッドに対して、適用可能である。又、異なるパッ
ドどうしを接続する手段は、パッドどうしを電気的に短
絡できるもので、後の工程で電気的に切断可能なもので
あれば、フューズに限定されるものではない。例えば、
不揮発性メモリ素子を利用した、電気的にプログラム可
能な素子でもよい。そのパッドどうしの短絡構造は、図
１，図２に示したような、二つのパッドを一つのフュー
ズで短絡する構造の他にも、例えば三つのパッドを二つ
以上のフューズで接続するというように、複数のパッド
を複数の短絡手段で接続する構造でもよい。
て説明したが、本発明はこれに限られるものではない。
装置としてのＬＳＩで使用される全ての外部端子に接続
するパッドに対して、適用可能である。又、異なるパッ
ドどうしを接続する手段は、パッドどうしを電気的に短
絡できるもので、後の工程で電気的に切断可能なもので
あれば、フューズに限定されるものではない。例えば、
不揮発性メモリ素子を利用した、電気的にプログラム可
能な素子でもよい。そのパッドどうしの短絡構造は、図
１，図２に示したような、二つのパッドを一つのフュー
ズで短絡する構造の他にも、例えば三つのパッドを二つ
以上のフューズで接続するというように、複数のパッド
を複数の短絡手段で接続する構造でもよい。
【００２１】
【発明の効果】以上説明したように、本発明の半導体集
積回路ウェハでは、なすべき信号処理に要する電力又は
信号を外部から入力し又は外部へ出力するために、複数
の外部との接続用電極を有し、その接続用電極のうち少
なくとも二つ以上の電極が電気的に開放可能な短絡手段
で短絡されている。これにより本発明によれば、ウェハ
状態でのチップの各パッドに対するリーク電流試験にお
いて、直接試験装置に接続しないパッドについてもリー
ク電流試験を行うことができるので、リーク試験を精度
よくしかも効率的に行うことができる。
積回路ウェハでは、なすべき信号処理に要する電力又は
信号を外部から入力し又は外部へ出力するために、複数
の外部との接続用電極を有し、その接続用電極のうち少
なくとも二つ以上の電極が電気的に開放可能な短絡手段
で短絡されている。これにより本発明によれば、ウェハ
状態でのチップの各パッドに対するリーク電流試験にお
いて、直接試験装置に接続しないパッドについてもリー
ク電流試験を行うことができるので、リーク試験を精度
よくしかも効率的に行うことができる。
【００２２】上記の短絡手段は、これをリーク電流試験
終了後に切断するので、それまで短絡されていたパッド
は、以後、電気的に独立したものとなり、その後の全パ
ッドを用いての電気的試験あるいは完成した装置として
のＬＳＩの動作には、何ら支障はない。
終了後に切断するので、それまで短絡されていたパッド
は、以後、電気的に独立したものとなり、その後の全パ
ッドを用いての電気的試験あるいは完成した装置として
のＬＳＩの動作には、何ら支障はない。
【００２３】本発明に用いる短絡手段は単なる配線で、
考え得るもっとも単純、最小の構造物であるので、チッ
プ上でのレイアウトに大きな制約を受けるものではな
く、チップの設計あるいは面積を大幅に変更する必要は
ない。又、製造に際して、短絡手段自体の故障に起因す
る良品率の低下や信頼性の悪化は、ない。
考え得るもっとも単純、最小の構造物であるので、チッ
プ上でのレイアウトに大きな制約を受けるものではな
く、チップの設計あるいは面積を大幅に変更する必要は
ない。又、製造に際して、短絡手段自体の故障に起因す
る良品率の低下や信頼性の悪化は、ない。
【図１】本発明の一実施の形態によるウェハ上に形成さ
れたチップの模式的平面図である。
れたチップの模式的平面図である。
【図２】図１に示すフューズのチップ上でのレイアウト
を示す平面図である。
を示す平面図である。
【図３】本発明の一実施の形態におけるウェハ状態での
チップのリーク電流試験手順を示すフロー図である。
チップのリーク電流試験手順を示すフロー図である。
【図４】従来の技術による半導体メモリウェハ上のチッ
プの平面図である。
プの平面図である。
【図５】図４に示すチップを、ブロックレベルで表した
図である。
図である。
【図６】従来の技術による半導体集積回路ウェハ上のチ
ップの模式的平面図である。
ップの模式的平面図である。
１ フューズ ２Ａ，２Ｂ パッド ４ プローブ ５ テスタ ８ 電源電圧供給線 ９ グランド電位供給線 １０Ａ，１０Ｂ データ出力制御回路 １１ 内部回路
Claims (4)
- 【請求項１】 半導体基板上に複数のチップを形成する
ためのウェハ処理工程を完了した半導体集積回路ウェハ
であって、 ウェハ上の各各のチップは、なすべき信号処理を行うた
めに外部から供給され又は外部へ送出する電力又は信号
を入、出力するためのそれぞれ異なる複数の入出力経路
と、各各の前記入出力経路を外部と電気的に接続するた
めに各各の入出力経路の入出力点に一つずつ配設された
複数の接続用電極とを有し、 少なくとも二つ以上の前記接続用電極が、電気的に開放
可能な短絡手段で、互いに短絡されていることを特徴と
する半導体集積回路ウェハ。 - 【請求項２】 前記開放可能な短絡手段がフューズであ
ることを特徴とする、請求項１記載の半導体集積回路ウ
ェハ。 - 【請求項３】 半導体基板上に複数のチップを形成する
ためのウェハ処理工程を完了した半導体集積回路ウェハ
であって、ウェハ上の各各のチップは、外部との電気的
接続のための複数の電極を有し、少なくとも二つ以上の
前記電極が電気的に開放可能な短絡手段で短絡されてい
ることを特徴とする半導体集積回路ウェハにおいて、 前記開放可能な短絡手段が電気的にプログラム可能な不
揮発性メモリ素子であることを特徴とする半導体集積回
路ウェハ。 - 【請求項４】 請求項１に記載の半導体集積回路ウェハ
を試験する方法であって、 請求項１に記載の半導体集積回路ウェハを用い、チップ
上の前記短絡された接続用電極において、前記複数の入
出力経路のリーク電流特性を測定する過程と、前記過程
終了後に前記短絡手段を電気的に開放して、チップ上の
各各の入出力経路を、互いに入出力点が電気的に分離さ
れた独立の入出力経路とする過程とを含むことを特徴と
する半導体集積回路ウェハの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9058197A JP2954076B2 (ja) | 1997-04-09 | 1997-04-09 | 半導体集積回路ウェハ及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9058197A JP2954076B2 (ja) | 1997-04-09 | 1997-04-09 | 半導体集積回路ウェハ及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284554A JPH10284554A (ja) | 1998-10-23 |
| JP2954076B2 true JP2954076B2 (ja) | 1999-09-27 |
Family
ID=14002418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9058197A Expired - Fee Related JP2954076B2 (ja) | 1997-04-09 | 1997-04-09 | 半導体集積回路ウェハ及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954076B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5153089B2 (ja) * | 2006-05-31 | 2013-02-27 | 株式会社半導体エネルギー研究所 | 半導体集積回路の検査方法 |
| JP2009130310A (ja) | 2007-11-28 | 2009-06-11 | Elpida Memory Inc | 半導体集積回路 |
-
1997
- 1997-04-09 JP JP9058197A patent/JP2954076B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10284554A (ja) | 1998-10-23 |
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Legal Events
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