JP2918397B2 - 半導体ウエハ及びその製造方法 - Google Patents
半導体ウエハ及びその製造方法Info
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Description
【０００１】
【産業上の利用分野】この発明は半導体装置や半導体ウ
エハのテストに関するものであり、特にバーン・インに
関するものである。
エハのテストに関するものであり、特にバーン・インに
関するものである。
【０００２】
【従来の技術】図２１は従来の半導体装置（以下「Ｉ
Ｃ」と呼ぶ）を示すブロック図である。ＩＣ１には、Ｖ
ＣＣ端子２、ＧＮＤ端子３、入力端子４及び出力端子５
の各端子が設けられている。入力端子４に与えられた入
力信号は、入力バッファ６を経て機能ブロック７で処理
される。そして機能ブロック７は出力端子５に出力信号
を与える。簡単のためＶＣＣ端子２及びＧＮＤ端子３と
機能ブロック７を結ぶ配線は略記している。
Ｃ」と呼ぶ）を示すブロック図である。ＩＣ１には、Ｖ
ＣＣ端子２、ＧＮＤ端子３、入力端子４及び出力端子５
の各端子が設けられている。入力端子４に与えられた入
力信号は、入力バッファ６を経て機能ブロック７で処理
される。そして機能ブロック７は出力端子５に出力信号
を与える。簡単のためＶＣＣ端子２及びＧＮＤ端子３と
機能ブロック７を結ぶ配線は略記している。
【０００３】図２２は従来のスタティック型バーン・イ
ンボード９ａを示すブロック図である。バーン・インボ
ード９ａを用いてバーン・インを行う場合、ＩＣ１はパ
ッケージングされたＩＣ８の態様で、バーン・インボー
ド９ａにセットされる。
ンボード９ａを示すブロック図である。バーン・インボ
ード９ａを用いてバーン・インを行う場合、ＩＣ１はパ
ッケージングされたＩＣ８の態様で、バーン・インボー
ド９ａにセットされる。
【０００４】バーン・インボード９ａは、ＶＣＣ端子１
０、ＧＮＤ端子１１とを備えており、ＩＣ１（８）のＶ
ＣＣ端子２及びＧＮＤ端子３は、それぞれバーン・イン
ボード９ａのＶＣＣ端子１０及びＧＮＤ端子１１にそれ
ぞれ接続される。一方、ＩＣ１（８）の入力端子４はＶ
ＣＣ端子１０又はＧＮＤ端子１１のいずれかに接続さ
れ、出力端子５は開放の状態に置かれる。
０、ＧＮＤ端子１１とを備えており、ＩＣ１（８）のＶ
ＣＣ端子２及びＧＮＤ端子３は、それぞれバーン・イン
ボード９ａのＶＣＣ端子１０及びＧＮＤ端子１１にそれ
ぞれ接続される。一方、ＩＣ１（８）の入力端子４はＶ
ＣＣ端子１０又はＧＮＤ端子１１のいずれかに接続さ
れ、出力端子５は開放の状態に置かれる。
【０００５】バーン・インにおいて、ＶＣＣ端子１０と
ＧＮＤ端子１１間に実動作時より高く、素子の破壊が行
われない程度の電位差を与える。これにより全体の約１
／２程度の素子にストレスを印加させ、早期不良品を早
期にリジェクトする電圧加速試験が行われる。通常この
とき同時に、環境温度を高く設定した温度加速試験が行
われる。
ＧＮＤ端子１１間に実動作時より高く、素子の破壊が行
われない程度の電位差を与える。これにより全体の約１
／２程度の素子にストレスを印加させ、早期不良品を早
期にリジェクトする電圧加速試験が行われる。通常この
とき同時に、環境温度を高く設定した温度加速試験が行
われる。
【０００６】図２３はダイナミック型バーン・インボー
ド９ｂを示すブロック図である。スタティック型バーン
・インボード９ａとは異なり、交流信号端子１３が更に
設けられている。バーン・インボード９ａと同様に、Ｉ
Ｃ１はパッケージングされたＩＣ８の態様でバーン・イ
ンボード９ｂにセットされる。そしてＩＣ１（８）のＶ
ＣＣ端子２及びＧＮＤ端子３は、それぞれバーン・イン
ボード９ｂのＶＣＣ端子１０及びＧＮＤ端子１１にそれ
ぞれ接続され、出力端子５は開放の状態に置かれる。
ド９ｂを示すブロック図である。スタティック型バーン
・インボード９ａとは異なり、交流信号端子１３が更に
設けられている。バーン・インボード９ａと同様に、Ｉ
Ｃ１はパッケージングされたＩＣ８の態様でバーン・イ
ンボード９ｂにセットされる。そしてＩＣ１（８）のＶ
ＣＣ端子２及びＧＮＤ端子３は、それぞれバーン・イン
ボード９ｂのＶＣＣ端子１０及びＧＮＤ端子１１にそれ
ぞれ接続され、出力端子５は開放の状態に置かれる。
【０００７】一方、バーン・インボード９ａとは異な
り、ＩＣ１（８）の入力端子４の一部はバーン・インボ
ード９ｂのＶＣＣ端子１０又はＧＮＤ端子１１のみなら
ず、交流信号端子１３にも接続される。交流信号端子１
３には外部から波形発生器１２が接続される。ダイナミ
ック型バーン・インでは、機能ブロック７がより効率良
く動作する波形を波形発生器１２から発生させ、この波
形を入力端子４の一部に与えることにより、ストレスが
印加される素子数を大幅に向上させる。
り、ＩＣ１（８）の入力端子４の一部はバーン・インボ
ード９ｂのＶＣＣ端子１０又はＧＮＤ端子１１のみなら
ず、交流信号端子１３にも接続される。交流信号端子１
３には外部から波形発生器１２が接続される。ダイナミ
ック型バーン・インでは、機能ブロック７がより効率良
く動作する波形を波形発生器１２から発生させ、この波
形を入力端子４の一部に与えることにより、ストレスが
印加される素子数を大幅に向上させる。
【０００８】
【発明が解決しようとする課題】ところが従来の半導体
装置は、パッケージされた製品の品種毎に入力ピンの数
及び配置、ＶＣＣ端子、ＧＮＤ端子の配置が異なってい
る。即ち外見上全く同一形状にパッケージされていて
も、異なる品種の製品に対してバーン・インを行うため
にはその品種の製品毎にバーン・インボードとパッケー
ジされた半導体装置との接続を異ならせて行う必要があ
った。
装置は、パッケージされた製品の品種毎に入力ピンの数
及び配置、ＶＣＣ端子、ＧＮＤ端子の配置が異なってい
る。即ち外見上全く同一形状にパッケージされていて
も、異なる品種の製品に対してバーン・インを行うため
にはその品種の製品毎にバーン・インボードとパッケー
ジされた半導体装置との接続を異ならせて行う必要があ
った。
【０００９】このため、同一形状のパッケージに対して
であってもバーン・インボードの標準化は行えず、各製
品に対してそれぞれ高価なバーン・インボード、波形発
生器が必要であるという問題点があった。
であってもバーン・インボードの標準化は行えず、各製
品に対してそれぞれ高価なバーン・インボード、波形発
生器が必要であるという問題点があった。
【００１０】更には、従来のバーン・インはパッケージ
された製品に対して行われており、複数のチップを有す
るウエハ状態でのバーン・インが実施できないという問
題点があった。このため、チップ供給（未パッケージの
チップをユーザに供給すること）の要求があるにもかか
わらず、チップの状態ではその信頼性を確保できないと
いう問題点があった。
された製品に対して行われており、複数のチップを有す
るウエハ状態でのバーン・インが実施できないという問
題点があった。このため、チップ供給（未パッケージの
チップをユーザに供給すること）の要求があるにもかか
わらず、チップの状態ではその信頼性を確保できないと
いう問題点があった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、パッケージ毎のテストボードの
標準化ができる半導体装置及びそのテストボードを得る
ことと、ウエハ状態でテストができる半導体ウエハおよ
びそれに適した製造方法を提供することとを目的とす
る。
ためになされたもので、パッケージ毎のテストボードの
標準化ができる半導体装置及びそのテストボードを得る
ことと、ウエハ状態でテストができる半導体ウエハおよ
びそれに適した製造方法を提供することとを目的とす
る。
【００１２】
【課題を解決するための手段】この発明にかかる半導体
ウエハは、（ａ）（ａ−１）テストの対象となる半導体
回路と、（ａ−２）通常動作時において半導体回路への
入力信号が与えられる入力端子と、（ａ−３）通常動作
時において半導体回路からの出力信号が与えられる出力
端子と、（ａ−４）通常動作時において半導体回路に所
定の電位を与える電源端子と、（ａ−５）入力端子と半
導体回路との間に介在し、テスト時及び通常動作時のそ
れぞれにおいて活性化及び非活性化するテスト信号を受
け、 （ａ−５−１）通常動作時には、入力端子に与え
られた入力信号を半導体回路に与え、（ａ−５−２）テ
スト時には半導体回路に所定の固定値を与えるモード切
り換え回路とを有する複数の半導体装置と、（ｂ）複数
の半導体装置の電源端子と接地端子とをそれぞれ共通に
接続する配線と、（ｃ）複数の半導体装置を互いに分離
するダイシングラインと、（ｄ）ダイシングラインにお
いて形成され、（ｄ−１）所定の交流信号を出力する波
形発生器と、（ｄ−２）波形発生器に接続され、テスト
信号を受け、テスト信号が活性化した場合には波形発生
器の出力を、テスト信号が非活性化した場合には交流信
号端子に与えられた信号を、それぞれ半導体回路に与え
るセレクタと、（ｄ−３）テスト時に、波形発生器へ所
定の交流信号の基礎となる基礎信号を与える発振器と、
（ｄ−４）発振器と波形発生器との間に接続され、発振
器と波形発生器の動作を確認する確認手段とを有する信
号発生手段とを備える。
ウエハは、（ａ）（ａ−１）テストの対象となる半導体
回路と、（ａ−２）通常動作時において半導体回路への
入力信号が与えられる入力端子と、（ａ−３）通常動作
時において半導体回路からの出力信号が与えられる出力
端子と、（ａ−４）通常動作時において半導体回路に所
定の電位を与える電源端子と、（ａ−５）入力端子と半
導体回路との間に介在し、テスト時及び通常動作時のそ
れぞれにおいて活性化及び非活性化するテスト信号を受
け、 （ａ−５−１）通常動作時には、入力端子に与え
られた入力信号を半導体回路に与え、（ａ−５−２）テ
スト時には半導体回路に所定の固定値を与えるモード切
り換え回路とを有する複数の半導体装置と、（ｂ）複数
の半導体装置の電源端子と接地端子とをそれぞれ共通に
接続する配線と、（ｃ）複数の半導体装置を互いに分離
するダイシングラインと、（ｄ）ダイシングラインにお
いて形成され、（ｄ−１）所定の交流信号を出力する波
形発生器と、（ｄ−２）波形発生器に接続され、テスト
信号を受け、テスト信号が活性化した場合には波形発生
器の出力を、テスト信号が非活性化した場合には交流信
号端子に与えられた信号を、それぞれ半導体回路に与え
るセレクタと、（ｄ−３）テスト時に、波形発生器へ所
定の交流信号の基礎となる基礎信号を与える発振器と、
（ｄ−４）発振器と波形発生器との間に接続され、発振
器と波形発生器の動作を確認する確認手段とを有する信
号発生手段とを備える。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】この発明にかかる半導体ウエハの製造方法
は、（ａ）複数の半導体装置を形成する工程と、（ｂ）
複数の半導体装置のヒューズを共通に接続するテスト配
線を形成する工程と、（ｃ）複数の半導体装置に対し、
テストを行う工程と、（ｄ）工程（ｃ）の終了後、前記
テスト配線と前記ヒューズの接続部において前記テスト
配線が残置するように前記テスト配線を選択的に除去す
る工程とを備える。半導体装置は、（ａ−１）テストの
対象となる半導体回路と、（ａ−２）通常動作時におい
て半導体回路への入力信号が与えられる入力端子と、
（ａ−３）通常動作時において半導体回路からの出力信
号が与えられる出力端子と、（ａ−４）通常動作時にお
いて半導体回路に所定の電位を与える電源端子と、（ａ
−５）入力端子と半導体回路との間に介在し、テスト時
及び通常動作時のそれぞれにおいて活性化及び非活性化
するテスト信号を受けるモード切り換え回路と、（ａ−
６）電源電位を前記電源端子に与えるヒューズと、を有
する。ここでモード切り換え回路は、（ａ−５−１）通
常動作時には、入力端子に与えられた入力信号を半導体
回路に与え、（ａ−５−２）テスト時には半導体回路に
所定の固定値を与えるものである。
は、（ａ）複数の半導体装置を形成する工程と、（ｂ）
複数の半導体装置のヒューズを共通に接続するテスト配
線を形成する工程と、（ｃ）複数の半導体装置に対し、
テストを行う工程と、（ｄ）工程（ｃ）の終了後、前記
テスト配線と前記ヒューズの接続部において前記テスト
配線が残置するように前記テスト配線を選択的に除去す
る工程とを備える。半導体装置は、（ａ−１）テストの
対象となる半導体回路と、（ａ−２）通常動作時におい
て半導体回路への入力信号が与えられる入力端子と、
（ａ−３）通常動作時において半導体回路からの出力信
号が与えられる出力端子と、（ａ−４）通常動作時にお
いて半導体回路に所定の電位を与える電源端子と、（ａ
−５）入力端子と半導体回路との間に介在し、テスト時
及び通常動作時のそれぞれにおいて活性化及び非活性化
するテスト信号を受けるモード切り換え回路と、（ａ−
６）電源電位を前記電源端子に与えるヒューズと、を有
する。ここでモード切り換え回路は、（ａ−５−１）通
常動作時には、入力端子に与えられた入力信号を半導体
回路に与え、（ａ−５−２）テスト時には半導体回路に
所定の固定値を与えるものである。
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【作用】この発明にかかる半導体ウエハにおいて、確認
手段は波形発生器と発振器の両方の動作をチェックでき
る。そしてテストに必要とされる交流信号が印加されて
いない半導体装置を排除することにより、信頼性の高い
試験が得られる。
手段は波形発生器と発振器の両方の動作をチェックでき
る。そしてテストに必要とされる交流信号が印加されて
いない半導体装置を排除することにより、信頼性の高い
試験が得られる。
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】この発明にかかる半導体ウエハの製造方法
において、テスト実行後、テスト配線を選択エッチング
したことにより、チップ分離時に不要なショートが起こ
らない。あるいはヒューズをレーザでトリミングするこ
とにより、半導体ウエハ上の金属配線のエッチング工程
を減らしつつもチップ分離時に不要なショートを起こさ
ない。
において、テスト実行後、テスト配線を選択エッチング
したことにより、チップ分離時に不要なショートが起こ
らない。あるいはヒューズをレーザでトリミングするこ
とにより、半導体ウエハ上の金属配線のエッチング工程
を減らしつつもチップ分離時に不要なショートを起こさ
ない。
【００４７】
【００４８】
【００４９】
【実施例】第１参考例． 図１は、この発明の参考となる半導体装置であるＩＣ１
００の構成を示すブロック図である。ＩＣ１００には、
ＶＣＣ端子２、ＧＮＤ端子３、入力端子４ａ，４ｂ及び
出力端子５の各端子が設けられている他、バーン・イン
ボード設定端子１４も設けられている。入力端子４ａ，
４ｂに与えられた入力信号は、モード切り換え回路１５
を経て機能ブロック７で処理される。そして機能ブロッ
ク７は出力端子５に出力信号を与える。簡単のためＶＣ
Ｃ端子２及びＧＮＤ端子３と機能ブロック７を結ぶ配線
は略記している。
００の構成を示すブロック図である。ＩＣ１００には、
ＶＣＣ端子２、ＧＮＤ端子３、入力端子４ａ，４ｂ及び
出力端子５の各端子が設けられている他、バーン・イン
ボード設定端子１４も設けられている。入力端子４ａ，
４ｂに与えられた入力信号は、モード切り換え回路１５
を経て機能ブロック７で処理される。そして機能ブロッ
ク７は出力端子５に出力信号を与える。簡単のためＶＣ
Ｃ端子２及びＧＮＤ端子３と機能ブロック７を結ぶ配線
は略記している。
【００５０】モード切り換え回路１５は、入力端子４ａ
及びバーン・インボード設定端子１４に接続される２入
力を有するゲート１６ａと、入力端子４ｂ及びバーン・
インボード設定端子１４に接続される２入力を有するゲ
ート１６ｂから構成される。
及びバーン・インボード設定端子１４に接続される２入
力を有するゲート１６ａと、入力端子４ｂ及びバーン・
インボード設定端子１４に接続される２入力を有するゲ
ート１６ｂから構成される。
【００５１】バーン・インボード設定端子１４には、Ｉ
Ｃ１００をテストするバーン・インボード（後述する）
からテスト信号が与えられる。テスト信号は、バーン・
インを行う場合には論理“Ｈ”が与えられ、それ以外で
は論理“Ｌ”が与えられる。
Ｃ１００をテストするバーン・インボード（後述する）
からテスト信号が与えられる。テスト信号は、バーン・
インを行う場合には論理“Ｈ”が与えられ、それ以外で
は論理“Ｌ”が与えられる。
【００５２】ゲート１６ａはバーン・インボード設定端
子１４に対して論理反転を行ってから入力端子４ａに与
えられた信号との論理積をとる。このため、バーン・イ
ンを行う場合には入力端子４ａに与えられた論理を等価
的に“Ｌ”に固定して機能ブロック７に与える。また、
ゲート１６ｂはバーン・インボード設定端子１４と入力
端子４ｂに与えられた信号との論理和をとる。このた
め、バーン・インを行う場合には入力端子４ｂに与えら
れた論理を等価的に“Ｈ”に固定して機能ブロック７に
与える。一方バーン・インを行わない場合には、入力端
子４ａ，４ｂのいずれに与えられた信号もその論理のま
ま機能ブロック７に与えられる。
子１４に対して論理反転を行ってから入力端子４ａに与
えられた信号との論理積をとる。このため、バーン・イ
ンを行う場合には入力端子４ａに与えられた論理を等価
的に“Ｌ”に固定して機能ブロック７に与える。また、
ゲート１６ｂはバーン・インボード設定端子１４と入力
端子４ｂに与えられた信号との論理和をとる。このた
め、バーン・インを行う場合には入力端子４ｂに与えら
れた論理を等価的に“Ｈ”に固定して機能ブロック７に
与える。一方バーン・インを行わない場合には、入力端
子４ａ，４ｂのいずれに与えられた信号もその論理のま
ま機能ブロック７に与えられる。
【００５３】図２に、この発明にかかる半導体装置のテ
ストボードであるバーン・インボード９０と、ＩＣ１０
０をパッケージングしたＩＣ８１との接続を示す。ＩＣ
１００（８１）のＶＣＣ端子２及びＧＮＤ端子３は、そ
れぞれバーン・インボード９０のＶＣＣ端子１０及びＧ
ＮＤ端子１１にそれぞれ接続され、出力端子５は開放の
状態に置かれる。バーン・インボード９０のＶＣＣ端子
１０及びＧＮＤ端子１１に与えられる電位差は、通常に
使用される場合にＩＣ１００（８１）のＶＣＣ端子２及
びＧＮＤ端子３に与えられる電位差よりも高く、素子破
壊が行われない程度まで印加し、環境温度を高くするこ
とによりバーン・イン試験が行割れる。
ストボードであるバーン・インボード９０と、ＩＣ１０
０をパッケージングしたＩＣ８１との接続を示す。ＩＣ
１００（８１）のＶＣＣ端子２及びＧＮＤ端子３は、そ
れぞれバーン・インボード９０のＶＣＣ端子１０及びＧ
ＮＤ端子１１にそれぞれ接続され、出力端子５は開放の
状態に置かれる。バーン・インボード９０のＶＣＣ端子
１０及びＧＮＤ端子１１に与えられる電位差は、通常に
使用される場合にＩＣ１００（８１）のＶＣＣ端子２及
びＧＮＤ端子３に与えられる電位差よりも高く、素子破
壊が行われない程度まで印加し、環境温度を高くするこ
とによりバーン・イン試験が行割れる。
【００５４】前述のように構成されたＩＣ１００にバー
ン・インを行う場合、入力端子４ａ，４ｂに入力される
信号にかかわらず、バーン・インボード設定端子１４に
テスト信号を与えるだけで機能ブロック７に所定の論理
を与えることができる。ここでテスト信号はバーン・イ
ンを行う場合には論理“Ｈ”が与えられるので、バーン
・インボード設定端子１４はＶＣＣ端子２と共通に接続
されている。
ン・インを行う場合、入力端子４ａ，４ｂに入力される
信号にかかわらず、バーン・インボード設定端子１４に
テスト信号を与えるだけで機能ブロック７に所定の論理
を与えることができる。ここでテスト信号はバーン・イ
ンを行う場合には論理“Ｈ”が与えられるので、バーン
・インボード設定端子１４はＶＣＣ端子２と共通に接続
されている。
【００５５】したがって、バーン・インを行う場合に用
いるバーン・インボードはいずれの入力端子とも接続す
ることを要しない。つまり、ＩＣ８１の有するＶＣＣ端
子２、ＧＮＤ端子３及びバーン・インボード設定端子１
４のピン配置さえ標準化して決定されれば、他の入力端
子４ａ，４ｂのピン配置によらずにバーン・インが行え
る。したがって、ＩＣ１００を用いれば各パッケージご
とにバーン・インボード９０の標準化を行うことができ
る。
いるバーン・インボードはいずれの入力端子とも接続す
ることを要しない。つまり、ＩＣ８１の有するＶＣＣ端
子２、ＧＮＤ端子３及びバーン・インボード設定端子１
４のピン配置さえ標準化して決定されれば、他の入力端
子４ａ，４ｂのピン配置によらずにバーン・インが行え
る。したがって、ＩＣ１００を用いれば各パッケージご
とにバーン・インボード９０の標準化を行うことができ
る。
【００５６】しかもＩＣ１００はバーン・インが行われ
ない場合、入力端子４ａ，４ｂに入力される信号はその
まま機能ブロック７に与えられるので、通常の素子とし
て用いることができる。
ない場合、入力端子４ａ，４ｂに入力される信号はその
まま機能ブロック７に与えられるので、通常の素子とし
て用いることができる。
【００５７】第２参考例． 図３は、この発明の参考となる半導体装置であるＩＣ１
０１の構成を示すブロック図である。ＩＣ１０１は、第
１参考例で説明したＩＣ１００に入力端子４ｃ、発振器
１７、波形発生器１８、セレクタ１９を更に備えた構成
を有している。
０１の構成を示すブロック図である。ＩＣ１０１は、第
１参考例で説明したＩＣ１００に入力端子４ｃ、発振器
１７、波形発生器１８、セレクタ１９を更に備えた構成
を有している。
【００５８】図３において、発振器１７はバーン・イン
ボード設定端子１４から得られるテスト信号の論理が
“Ｌ”時には発振を停止し、“Ｈ”の時に発振を行う。
そして波形発生器１８は発振器１７の出力を入力し、セ
レクタ１９のＡ入力にダイナミック型バーン・イン用の
所定の交流信号を与える。セレクタ１９のＢ入力には入
力端子４ｃが接続されている。セレクタ１９は、テスト
信号の論理が“Ｌ”の時には入力端子４ｃの入力信号
を、“Ｈ”の時には波形発生器１８の出力する所定の交
流信号をそれぞれ選択して出力する。
ボード設定端子１４から得られるテスト信号の論理が
“Ｌ”時には発振を停止し、“Ｈ”の時に発振を行う。
そして波形発生器１８は発振器１７の出力を入力し、セ
レクタ１９のＡ入力にダイナミック型バーン・イン用の
所定の交流信号を与える。セレクタ１９のＢ入力には入
力端子４ｃが接続されている。セレクタ１９は、テスト
信号の論理が“Ｌ”の時には入力端子４ｃの入力信号
を、“Ｈ”の時には波形発生器１８の出力する所定の交
流信号をそれぞれ選択して出力する。
【００５９】したがって、ＩＣ１０１は、ＩＣ１００と
同様にバーン・インを行う場合には入力端子４ａ，４ｂ
に与えられた論理をそれぞれ等価的に“Ｌ”及び“Ｈ”
に固定して機能ブロック７に与えるのみならず、入力端
子４ｃに与えられた信号にかかわらず所定の交流信号を
機能ブロック７に与える。
同様にバーン・インを行う場合には入力端子４ａ，４ｂ
に与えられた論理をそれぞれ等価的に“Ｌ”及び“Ｈ”
に固定して機能ブロック７に与えるのみならず、入力端
子４ｃに与えられた信号にかかわらず所定の交流信号を
機能ブロック７に与える。
【００６０】このような構成を有するＩＣ１０１に対し
ては、ＶＣＣ端子２、ＧＮＤ端子３及びバーン・インボ
ード設定端子１４のピン配置さえ標準化して決定されれ
ば、他の入力端子４ａ，４ｂ，４ｃのピン配置によらず
にダイナミック型のバーン・インが行える。したがっ
て、ＩＣ１００を用いた場合と同様に各パッケージごと
にバーン・インボード９０の標準化を行うことができ
る。しかもバーン・インボード９０はその外部から所定
の交流信号を導入する必要がないので、外部端子や、こ
れに接続されるべき波形発生器を必要としない。即ち同
一のバーン・インボード９０でスタティック型及びダイ
ナミック型のいずれのバーン・インも行うことができ
る。
ては、ＶＣＣ端子２、ＧＮＤ端子３及びバーン・インボ
ード設定端子１４のピン配置さえ標準化して決定されれ
ば、他の入力端子４ａ，４ｂ，４ｃのピン配置によらず
にダイナミック型のバーン・インが行える。したがっ
て、ＩＣ１００を用いた場合と同様に各パッケージごと
にバーン・インボード９０の標準化を行うことができ
る。しかもバーン・インボード９０はその外部から所定
の交流信号を導入する必要がないので、外部端子や、こ
れに接続されるべき波形発生器を必要としない。即ち同
一のバーン・インボード９０でスタティック型及びダイ
ナミック型のいずれのバーン・インも行うことができ
る。
【００６１】図４は波形発生器１８の構成例を示すブロ
ック図である。発振器１７の出力はクロック入力端子２
０を介してＲＯＭアドレス発生回路２３に与えられる。
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２２はＲ
ＯＭアドレス発生回路２３に接続され、ＲＯＭアドレス
発生回路２３で指定されたアドレスに従ってその記憶す
る値を順次ＲＯＭ出力端子２１に与えてゆく。
ック図である。発振器１７の出力はクロック入力端子２
０を介してＲＯＭアドレス発生回路２３に与えられる。
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２２はＲ
ＯＭアドレス発生回路２３に接続され、ＲＯＭアドレス
発生回路２３で指定されたアドレスに従ってその記憶す
る値を順次ＲＯＭ出力端子２１に与えてゆく。
【００６２】このように波形発生器１８にＲＯＭ２２を
内蔵させることにより、各ＩＣ１０１の有する機能毎に
適した波形をプログラミングしておくことができる。し
たがってパッケージさえ同一形状であり、ＶＣＣ端子
２、ＧＮＤ端子３及びバーン・インボード設定端子１４
のピン配置さえ標準化して決定されれば、異なる機能を
行う機能ブロック７を有する複数のＩＣ１０１を同一の
バーン・インボード９０を用いて同時にテストすること
ができる。
内蔵させることにより、各ＩＣ１０１の有する機能毎に
適した波形をプログラミングしておくことができる。し
たがってパッケージさえ同一形状であり、ＶＣＣ端子
２、ＧＮＤ端子３及びバーン・インボード設定端子１４
のピン配置さえ標準化して決定されれば、異なる機能を
行う機能ブロック７を有する複数のＩＣ１０１を同一の
バーン・インボード９０を用いて同時にテストすること
ができる。
【００６３】なお、発振器１７を内蔵せず、波形発生器
１８に外部から直接クロック入力を与えることもでき
る。
１８に外部から直接クロック入力を与えることもでき
る。
【００６４】第３参考例． 図５は、この発明の参考となる半導体装置であるＩＣ１
０２の構成を示すブロック図である。ＩＣ１０１は、第
１参考例で説明したＩＣ１００にヒューズ２７を更に備
えた構成を有している。
０２の構成を示すブロック図である。ＩＣ１０１は、第
１参考例で説明したＩＣ１００にヒューズ２７を更に備
えた構成を有している。
【００６５】ヒューズ２７はＶＣＣ端子２に接続されて
いるため、規定電流が流れると溶断し、ＶＣＣ端子２か
ら機能ブロック７に与えられるべき電位を遮断する。規
定電流が流れることは消費電流を過大にする何らかの不
良要因がＩＣ１０２にあることを意味し、そのようなＩ
Ｃ１０２にバーン・インを行う必要はない。
いるため、規定電流が流れると溶断し、ＶＣＣ端子２か
ら機能ブロック７に与えられるべき電位を遮断する。規
定電流が流れることは消費電流を過大にする何らかの不
良要因がＩＣ１０２にあることを意味し、そのようなＩ
Ｃ１０２にバーン・インを行う必要はない。
【００６６】よってヒューズ２７を設けることにより、
かかる不良要因を有するＩＣ１０２は自ずと排除され、
これを取り除く工程をバーン・インを行う前に別途行う
必要がなくなる。
かかる不良要因を有するＩＣ１０２は自ずと排除され、
これを取り除く工程をバーン・インを行う前に別途行う
必要がなくなる。
【００６７】また第１参考例の説明の際に述べたよう
に、バーン・インの際にバーン・インボード設定端子１
４はＶＣＣ端子２と共通に接続されるので（図２）、図
５に示すようにバーン・インボード設定端子１４とモー
ド切り換え回路との間にヒューズ２７を設けることも第
３参考例の効果を高めることになる。
に、バーン・インの際にバーン・インボード設定端子１
４はＶＣＣ端子２と共通に接続されるので（図２）、図
５に示すようにバーン・インボード設定端子１４とモー
ド切り換え回路との間にヒューズ２７を設けることも第
３参考例の効果を高めることになる。
【００６８】第４参考例． 図６は、この発明の参考となる半導体装置であるＩＣ１
０３の構成を示すブロック図である。ＩＣ１０３は、第
２参考例で説明したＩＣ１０１にチェック回路５０、外
部クロック入力端子３４、発振器モニタ端子３８、波形
発生器モニタ端子３６を更に備えた構成を有している。
０３の構成を示すブロック図である。ＩＣ１０３は、第
２参考例で説明したＩＣ１０１にチェック回路５０、外
部クロック入力端子３４、発振器モニタ端子３８、波形
発生器モニタ端子３６を更に備えた構成を有している。
【００６９】チェック回路５０は発振器１７と波形発生
器１８との間に設けられ、これらの２つの動作をチェッ
クし、その結果はそれぞれ発振器モニタ端子３８、波形
発生器モニタ端子３６で確認できる。
器１８との間に設けられ、これらの２つの動作をチェッ
クし、その結果はそれぞれ発振器モニタ端子３８、波形
発生器モニタ端子３６で確認できる。
【００７０】図７はチェック回路５０、発振器１７、波
形発生器１８及びその近傍の接続関係を示すブロック図
である。チェック回路５０はセレクタ１９、ｎ段のシフ
トレジスタ３７から構成されている。セレクタ１９のＢ
入力及びＡ入力にはそれぞれ外部クロック入力端子３
４、発振器１７の出力が接続され、Ｙ出力は波形発生器
１８に入力する。シフトレジスタ３７はフリップフロッ
プの多段シリアル接続により構成され、発振器１７と発
振器モニタ端子３８との間に設けられている。波形発生
器モニタ端子３６は波形発生器１８に接続されている。
形発生器１８及びその近傍の接続関係を示すブロック図
である。チェック回路５０はセレクタ１９、ｎ段のシフ
トレジスタ３７から構成されている。セレクタ１９のＢ
入力及びＡ入力にはそれぞれ外部クロック入力端子３
４、発振器１７の出力が接続され、Ｙ出力は波形発生器
１８に入力する。シフトレジスタ３７はフリップフロッ
プの多段シリアル接続により構成され、発振器１７と発
振器モニタ端子３８との間に設けられている。波形発生
器モニタ端子３６は波形発生器１８に接続されている。
【００７１】バーン・インボード設定端子１４に与えら
れたテスト信号の論理が“Ｈ”の場合にはバーン・イン
及び発振器１７の動作のチェックが、“Ｌ”の場合には
通常の動作及び波形発生器１８の動作のチェックが、そ
れぞれ行われる。
れたテスト信号の論理が“Ｈ”の場合にはバーン・イン
及び発振器１７の動作のチェックが、“Ｌ”の場合には
通常の動作及び波形発生器１８の動作のチェックが、そ
れぞれ行われる。
【００７２】まずバーン・インボード設定端子１４にお
ける論理が“Ｌ”の時、セレクタ１９はＢ入力を選択
し、外部クロック入力端子３４に与えられた外部クロッ
クを波形発生器１８に与える。この外部クロックに同期
して波形発生器１８は動作する。従って、バーン・イン
を行わない場合において外部クロック入力端子３４に外
部からテスタを接続することにより、この外部クロック
を印加し、波形発生器モニタ端子３６で、波形発生器１
８の動作を確かめることができる。
ける論理が“Ｌ”の時、セレクタ１９はＢ入力を選択
し、外部クロック入力端子３４に与えられた外部クロッ
クを波形発生器１８に与える。この外部クロックに同期
して波形発生器１８は動作する。従って、バーン・イン
を行わない場合において外部クロック入力端子３４に外
部からテスタを接続することにより、この外部クロック
を印加し、波形発生器モニタ端子３６で、波形発生器１
８の動作を確かめることができる。
【００７３】もとより通常の素子としてＩＣ１０３を使
用する場合には波形発生器１８を動作させる必要はない
ので、外部クロック入力端子３４に外部クロックを印加
しなければよい。
用する場合には波形発生器１８を動作させる必要はない
ので、外部クロック入力端子３４に外部クロックを印加
しなければよい。
【００７４】次にバーン・インボード設定端子１４に与
えられるテスト信号の論理が“Ｈ”となると、セレクタ
１９はＡ入力を選択し、発振器１７の出力を波形発生器
１８に与える。ところがテスト信号の論理が“Ｌ”の時
には発振器１７は停止しており、シフトレジスタ３７も
初期化されており、発振器モニタ端子３８は“Ｌ”レベ
ルを出力していた。よってテスト信号の論理が“Ｌ”か
ら“Ｈ”へと変化すると発振器１７が動作し始め、シフ
トレジスタ３７のまず第１段目のフリップフロップの論
理が発振器１７の出力の最初の立ち上がりエッヂで
“Ｌ”から“Ｈ”に変化する。
えられるテスト信号の論理が“Ｈ”となると、セレクタ
１９はＡ入力を選択し、発振器１７の出力を波形発生器
１８に与える。ところがテスト信号の論理が“Ｌ”の時
には発振器１７は停止しており、シフトレジスタ３７も
初期化されており、発振器モニタ端子３８は“Ｌ”レベ
ルを出力していた。よってテスト信号の論理が“Ｌ”か
ら“Ｈ”へと変化すると発振器１７が動作し始め、シフ
トレジスタ３７のまず第１段目のフリップフロップの論
理が発振器１７の出力の最初の立ち上がりエッヂで
“Ｌ”から“Ｈ”に変化する。
【００７５】そして発振器１７の出力の第２回目の立ち
上がりで第２段目のフリップフロップに論理“Ｈ”が伝
搬する。以降シフトレジスタ３７は順次論理“Ｈ”が伝
搬してゆき、発振器１７の出力の第ｎ回目の立ち上がり
エッヂで第ｎ段目（最終段）のフリップフロップに論理
“Ｈ”が伝搬する。そして発振器モニタ端子３８は
“Ｌ”から“Ｈ”へ変化する。したがって発振器モニタ
端子３８の論理をモニタしておけば、相当の時間経過後
に論理“Ｈ”が現れるか否によって発振器１７の動作の
良否を確認することができる。
上がりで第２段目のフリップフロップに論理“Ｈ”が伝
搬する。以降シフトレジスタ３７は順次論理“Ｈ”が伝
搬してゆき、発振器１７の出力の第ｎ回目の立ち上がり
エッヂで第ｎ段目（最終段）のフリップフロップに論理
“Ｈ”が伝搬する。そして発振器モニタ端子３８は
“Ｌ”から“Ｈ”へ変化する。したがって発振器モニタ
端子３８の論理をモニタしておけば、相当の時間経過後
に論理“Ｈ”が現れるか否によって発振器１７の動作の
良否を確認することができる。
【００７６】ここでシフトレジスタ３７を構成するフリ
ップフロップの段数が多い程、発振器の良否をより確実
に検出できるが、過去の経験により段数を減らすことも
可能である。
ップフロップの段数が多い程、発振器の良否をより確実
に検出できるが、過去の経験により段数を減らすことも
可能である。
【００７７】なお、バーン・インにおいて、波形発生器
１８はその出力端３５から所定の交流信号を発生させ、
機能ブロック７に与える。
１８はその出力端３５から所定の交流信号を発生させ、
機能ブロック７に与える。
【００７８】第１実施例． 第１乃至第４参考例においては半導体装置をパッケージ
ングした後でのバーン・インについての実施例を説明し
た。しかし、この発明にかかる半導体ウエハによれば、
チップ状態でバーン・インを行うことが可能である。ま
ず、第３参考例で説明したＩＣ１０２と類似した構成を
有するＩＣ１０２ａを半導体ウエハ２４に形成した場合
について説明する。ＩＣ１０２ａとＩＣ１０２との相違
は後述する。
ングした後でのバーン・インについての実施例を説明し
た。しかし、この発明にかかる半導体ウエハによれば、
チップ状態でバーン・インを行うことが可能である。ま
ず、第３参考例で説明したＩＣ１０２と類似した構成を
有するＩＣ１０２ａを半導体ウエハ２４に形成した場合
について説明する。ＩＣ１０２ａとＩＣ１０２との相違
は後述する。
【００７９】図８にこの発明にかかる半導体ウエハ２４
の構成の概略を示す。半導体ウエハ２４上には複数のＩ
Ｃ１０２ａがダイシングライン３０によって区分されて
形成されている。そして半導体ウエハ２４のうち、ＩＣ
１０２ａが形成されている方の面に金属配線２５ａが図
のように形成されている。ＩＣ１０２ａはＩＣ１０２と
比較してバーン・インボード設定端子１４がなく、金属
配線２５ａを有している。この金属配線２５ａは、図５
で説明したバーン・インボード設定端子１４に対応して
おり、テスト信号が与えられる。金属配線２５ａはコン
タクトホール２６を介して複数のＩＣ１０２ａと共通に
接続されている。
の構成の概略を示す。半導体ウエハ２４上には複数のＩ
Ｃ１０２ａがダイシングライン３０によって区分されて
形成されている。そして半導体ウエハ２４のうち、ＩＣ
１０２ａが形成されている方の面に金属配線２５ａが図
のように形成されている。ＩＣ１０２ａはＩＣ１０２と
比較してバーン・インボード設定端子１４がなく、金属
配線２５ａを有している。この金属配線２５ａは、図５
で説明したバーン・インボード設定端子１４に対応して
おり、テスト信号が与えられる。金属配線２５ａはコン
タクトホール２６を介して複数のＩＣ１０２ａと共通に
接続されている。
【００８０】図９に金属配線２５ａとＩＣ１０２ａとの
接続関係を示すため、コンタクトホール２６近傍の拡大
図を示す。金属配線２５ａは配線２９ａを介してヒュー
ズ２７と接続されている。そしてヒューズ２７は配線２
９ｂを介してチップ内に生じている電位ＶＣＣが与えら
れている。金属配線２５ａと配線２９ａとの接続はコン
タクトホール２６において、ヒューズ２７の両端での接
続はコンタクトホール２８において、それぞれ行われて
いる。
接続関係を示すため、コンタクトホール２６近傍の拡大
図を示す。金属配線２５ａは配線２９ａを介してヒュー
ズ２７と接続されている。そしてヒューズ２７は配線２
９ｂを介してチップ内に生じている電位ＶＣＣが与えら
れている。金属配線２５ａと配線２９ａとの接続はコン
タクトホール２６において、ヒューズ２７の両端での接
続はコンタクトホール２８において、それぞれ行われて
いる。
【００８１】パッド６０は、図５で示された入力端子４
ａ，４ｂ、出力端子５等に相当する電極である。これら
の配線２９ａ，２９ｂ、ヒューズ２７及びパッド６０
は、半導体ウエハ２４の基板２４ａの一方の面において
形成され、ＩＣ１０２ａの一部を構成している。
ａ，４ｂ、出力端子５等に相当する電極である。これら
の配線２９ａ，２９ｂ、ヒューズ２７及びパッド６０
は、半導体ウエハ２４の基板２４ａの一方の面において
形成され、ＩＣ１０２ａの一部を構成している。
【００８２】図８にもどって、金属配線２５ａは半導体
ウエハ２４において複数形成されたＩＣ１０２ａを共通
に接続するので、テスト信号は金属配線２５ａのどこか
に与えればよい。そして基板２４ａの裏面には他の固定
電位を与えることができる。半導体ウエハ２４を置くス
テージを導電性にすることにより、このような操作は可
能となる。
ウエハ２４において複数形成されたＩＣ１０２ａを共通
に接続するので、テスト信号は金属配線２５ａのどこか
に与えればよい。そして基板２４ａの裏面には他の固定
電位を与えることができる。半導体ウエハ２４を置くス
テージを導電性にすることにより、このような操作は可
能となる。
【００８３】例えば、基板２４ａがＰ型基板であれば金
属配線２５ａには電位ＶＣＣを、基板２４ａには裏面か
ら電位ＧＮＤ（接地）を与えればよい。基板２４ａがＮ
型基板であればこれらに与える電位を逆にすればよい。
属配線２５ａには電位ＶＣＣを、基板２４ａには裏面か
ら電位ＧＮＤ（接地）を与えればよい。基板２４ａがＮ
型基板であればこれらに与える電位を逆にすればよい。
【００８４】したがって、複数のＩＣ１０２ａは半導体
ウエハ２４においてチップ状態で、即ちパッケージング
しなくても、バーン・インが行われる。なお、バーン・
インが行われた後はＩＣ１０２ａは、ダイシングライン
３０の切断に従って分離される。この時ＩＣ１０２ａの
断面において配線２５ａが露呈するので、配線２５ａが
望ましくない短絡を引き起こすことも考えられる。これ
を回避するため、ヒューズ２７を切断することにより、
ＩＣ１０２ａと配線２５ａを遮断することができる。
ウエハ２４においてチップ状態で、即ちパッケージング
しなくても、バーン・インが行われる。なお、バーン・
インが行われた後はＩＣ１０２ａは、ダイシングライン
３０の切断に従って分離される。この時ＩＣ１０２ａの
断面において配線２５ａが露呈するので、配線２５ａが
望ましくない短絡を引き起こすことも考えられる。これ
を回避するため、ヒューズ２７を切断することにより、
ＩＣ１０２ａと配線２５ａを遮断することができる。
【００８５】ヒューズ２７の切断（トリミング）にレー
ザを用いれば、金属エッチングの工程を増やすことなく
トリミングが可能である。ヒューズ２７は、ダイシング
ライン３０上に配置しても良い。
ザを用いれば、金属エッチングの工程を増やすことなく
トリミングが可能である。ヒューズ２７は、ダイシング
ライン３０上に配置しても良い。
【００８６】第２実施例． この発明にかかる半導体ウエハは、第２参考例で説明し
たＩＣ１０１のように発振器１７、波形発生器１８を更
に備えた場合についても適用できる。
たＩＣ１０１のように発振器１７、波形発生器１８を更
に備えた場合についても適用できる。
【００８７】図１０にこの発明にかかる半導体ウエハの
コンタクトホール２６近傍の拡大図を示す。図１０に示
された構成は、図９に示された構成に更に発振器１７、
波形発生器１８をダイシングライン３０上に附加した構
成となっている。そしてこれらは配線２５ｂ，２９ｃを
介して配線２９ｂに接続されている。配線２５ｂ，２９
ｃは、発振器１７、波形発生器１８へ電源を供給配線す
る。
コンタクトホール２６近傍の拡大図を示す。図１０に示
された構成は、図９に示された構成に更に発振器１７、
波形発生器１８をダイシングライン３０上に附加した構
成となっている。そしてこれらは配線２５ｂ，２９ｃを
介して配線２９ｂに接続されている。配線２５ｂ，２９
ｃは、発振器１７、波形発生器１８へ電源を供給配線す
る。
【００８８】第２参考例で説明したようなダイナミック
型バーン・インが、第１実施例と同様に半導体ウエハ２
４においてチップ状態で、即ちパッケージングしなくて
も行われる。
型バーン・インが、第１実施例と同様に半導体ウエハ２
４においてチップ状態で、即ちパッケージングしなくて
も行われる。
【００８９】また、通常動作においては発振器１７、波
形発生器１８は不要であり、バーン・インが終了した後
はこれらは消失しても構わない。よって、これらをダイ
シングライン３０という後に切除される部分において設
けることにより、ＩＣの集積度の低下を回避することが
できる。
形発生器１８は不要であり、バーン・インが終了した後
はこれらは消失しても構わない。よって、これらをダイ
シングライン３０という後に切除される部分において設
けることにより、ＩＣの集積度の低下を回避することが
できる。
【００９０】この実施例においても、ヒューズ２７をト
リミングすることによって、ダイシングライン３０の切
断によって露呈する配線２５ａの引き起こす望ましくな
い短絡を回避することができる。
リミングすることによって、ダイシングライン３０の切
断によって露呈する配線２５ａの引き起こす望ましくな
い短絡を回避することができる。
【００９１】更に、波形発生器１８の出力端３５や配線
２９ｃの途中にもヒューズ２７を設ければ、ダイシング
ライン３０の切断によって露呈するこれらが引き起こす
望ましくない短絡を回避することができる。
２９ｃの途中にもヒューズ２７を設ければ、ダイシング
ライン３０の切断によって露呈するこれらが引き起こす
望ましくない短絡を回避することができる。
【００９２】このようにダイシングライン３０において
発振器１７、波形発生器１８を設けることにより、更に
以下の効果が得られる。例えば図１１に示されるよう
に、ダイシングライン３０において設けられた波形発生
器１８は、ダイシングライン３０を介して隣接する複数
のＩＣに所定の交流信号を送ることができる。
発振器１７、波形発生器１８を設けることにより、更に
以下の効果が得られる。例えば図１１に示されるよう
に、ダイシングライン３０において設けられた波形発生
器１８は、ダイシングライン３０を介して隣接する複数
のＩＣに所定の交流信号を送ることができる。
【００９３】また、図１２に示されるようにチェック回
路５０をもダイシングライン３０において設けることが
でき、集積度を損なうことなくダイナミック型のバーン
・インを行うことができる。
路５０をもダイシングライン３０において設けることが
でき、集積度を損なうことなくダイナミック型のバーン
・インを行うことができる。
【００９４】第３実施例． 図１３にこの発明にかかる半導体ウエハの製造方法のフ
ローを示す。また図１４乃至図１８に図１３に対応して
半導体ウエハの製造工程を順に示す。
ローを示す。また図１４乃至図１８に図１３に対応して
半導体ウエハの製造工程を順に示す。
【００９５】まず通常動作を行うのに必要な構成を有す
るチップを形成する（ステップＳ１）。例えば図１４に
示すように、基板２４ａにおいてダイシングライン３０
が形成され、これらによって区分されたＩＣ１０２ａが
複数形成される。ＩＣ１０２ａには既にパッド６０、配
線２９ａ、ヒューズ２７が設けられている。この様子を
図１５に断面図で示した。
るチップを形成する（ステップＳ１）。例えば図１４に
示すように、基板２４ａにおいてダイシングライン３０
が形成され、これらによって区分されたＩＣ１０２ａが
複数形成される。ＩＣ１０２ａには既にパッド６０、配
線２９ａ、ヒューズ２７が設けられている。この様子を
図１５に断面図で示した。
【００９６】次に図１６に示されるようにコンタクトホ
ール２６を開け、配線２９ａの一部を露呈させる（ステ
ップＳ２）。そして図１７に示されるようにコンタクト
ホール２６において配線２５ａを形成する（ステップＳ
３）。第１及び第２実施例で説明されたように、この状
態でバーン・インが実施される（ステップＳ４）。
ール２６を開け、配線２９ａの一部を露呈させる（ステ
ップＳ２）。そして図１７に示されるようにコンタクト
ホール２６において配線２５ａを形成する（ステップＳ
３）。第１及び第２実施例で説明されたように、この状
態でバーン・インが実施される（ステップＳ４）。
【００９７】その後配線２５ａが選択的に除去され（ス
テップＳ５）、図１８に示されるようにパッシベーショ
ン膜３２がデポジションされ、ホール３３を開けてパッ
ド６０を露呈させる（ステップＳ６）。この後、半導体
ウエハ２４はダイシングライン３０において切断され
る。
テップＳ５）、図１８に示されるようにパッシベーショ
ン膜３２がデポジションされ、ホール３３を開けてパッ
ド６０を露呈させる（ステップＳ６）。この後、半導体
ウエハ２４はダイシングライン３０において切断され
る。
【００９８】第３実施例では配線２５ａ，２５ｂを選択
的に除去したので、ヒューズ２７のトリミングを行わな
くても、ダイシングライン３０の切断によって露呈する
これらが引き起こす望ましくない短絡を回避することが
できる。但し図１８に示すように、コンタクトホール２
６を塞いでおくためにその近傍では配線２５ａ，２５ｂ
を残置させておく必要がある。図１９にこの配線２５
ａ，２５ｂが残置した様子を平面図として示す。
的に除去したので、ヒューズ２７のトリミングを行わな
くても、ダイシングライン３０の切断によって露呈する
これらが引き起こす望ましくない短絡を回避することが
できる。但し図１８に示すように、コンタクトホール２
６を塞いでおくためにその近傍では配線２５ａ，２５ｂ
を残置させておく必要がある。図１９にこの配線２５
ａ，２５ｂが残置した様子を平面図として示す。
【００９９】第５参考例． 図２０は、この発明の参考となる半導体装置であるＩＣ
１０４の構成を示すブロック図である。ＩＣ１０４は、
第１参考例で説明したＩＣ１００に電圧検出回路６０を
更に備えたものである。但し、バーン・インボード設定
端子１４は設けられていない。
１０４の構成を示すブロック図である。ＩＣ１０４は、
第１参考例で説明したＩＣ１００に電圧検出回路６０を
更に備えたものである。但し、バーン・インボード設定
端子１４は設けられていない。
【０１００】電圧検出回路６０はＶＣＣ端子２とモード
切り換え回路１５の間に介在し、ＶＣＣ端子２に与えら
れた電位に従ってモード切り換え回路１５にテスト信号
を与えている。既に説明したようにバーン・インを実行
する際には、通常に使用される場合にＶＣＣ端子２及び
ＧＮＤ端子３に与えられる電位差よりも高い電圧が、こ
れらの端子間に与えられる。よって、バーン・インを実
行する際にもＧＮＤ端子３に与える電位を通常動作時と
同じ電位にする場合には（例えば接地）、バーン・イン
を実行する際にＶＣＣ端子２に与えられる電位は通常動
作時にこれに与えられる電位よりも高くなる。
切り換え回路１５の間に介在し、ＶＣＣ端子２に与えら
れた電位に従ってモード切り換え回路１５にテスト信号
を与えている。既に説明したようにバーン・インを実行
する際には、通常に使用される場合にＶＣＣ端子２及び
ＧＮＤ端子３に与えられる電位差よりも高い電圧が、こ
れらの端子間に与えられる。よって、バーン・インを実
行する際にもＧＮＤ端子３に与える電位を通常動作時と
同じ電位にする場合には（例えば接地）、バーン・イン
を実行する際にＶＣＣ端子２に与えられる電位は通常動
作時にこれに与えられる電位よりも高くなる。
【０１０１】電圧検出回路６０はこの電位の差異を検出
し、通常動作時であると判断すれば論理が“Ｌ”のテス
ト信号を、バーン・インであると判断すれば論理が
“Ｈ”のテスト信号を、それぞれモード切り換え回路１
５に与える。
し、通常動作時であると判断すれば論理が“Ｌ”のテス
ト信号を、バーン・インであると判断すれば論理が
“Ｈ”のテスト信号を、それぞれモード切り換え回路１
５に与える。
【０１０２】これにより、ＩＣ１０４はバーン・インボ
ード設定端子１４を省略することができ、第１参考例と
同様にバーン・インに用いられるバーン・インボードの
標準化が可能となる。
ード設定端子１４を省略することができ、第１参考例と
同様にバーン・インに用いられるバーン・インボードの
標準化が可能となる。
【０１０３】
【発明の効果】以上に説明したように、この発明にかか
る半導体ウエハによれば、確認手段が信号発生手段の動
作をチェックし、信頼性の高いテストを行うことができ
る。
る半導体ウエハによれば、確認手段が信号発生手段の動
作をチェックし、信頼性の高いテストを行うことができ
る。
【０１０４】
【０１０５】
【０１０６】
【０１０７】
【０１０８】
【０１０９】この発明にかかる半導体ウエハの製造方法
によれば、チップ状態での複数の半導体装置のテストが
可能となる。特にテスト終了後にトリミングされるヒュ
ーズを設けることで、ダイシング後の不要なショートが
回避される。
によれば、チップ状態での複数の半導体装置のテストが
可能となる。特にテスト終了後にトリミングされるヒュ
ーズを設けることで、ダイシング後の不要なショートが
回避される。
【０１１０】
【図１】この発明の第１参考例を示すブロック図であ
る。
る。
【図２】この発明の第１参考例を示すブロック図であ
る。
る。
【図３】この発明の第２参考例を示すブロック図であ
る。
る。
【図４】この発明の第２参考例を示すブロック図であ
る。
る。
【図５】この発明の第３参考例を示すブロック図であ
る。
る。
【図６】この発明の第４参考例を示すブロック図であ
る。
る。
【図７】この発明の第４参考例を示すブロック図であ
る。
る。
【図８】この発明の第１実施例を示す平面図である。
【図９】この発明の第１実施例を示す平面図である。
【図１０】この発明の第２実施例を示す平面図である。
【図１１】この発明の第２実施例を示す平面図である。
【図１２】この発明の第２実施例を示す平面図である。
【図１３】この発明の第３実施例を示すフローチャート
である。
である。
【図１４】この発明の第３実施例を示す平面図である。
【図１５】この発明の第３実施例を工程順に示す断面図
である。
である。
【図１６】この発明の第３実施例を工程順に示す断面図
である。
である。
【図１７】この発明の第３実施例を工程順に示す断面図
である。
である。
【図１８】この発明の第３実施例を工程順に示す断面図
である。
である。
【図１９】この発明の第３実施例を示す平面図である。
【図２０】この発明の第５参考例を示すブロック図であ
る。
る。
【図２１】従来の技術を示すブロック図である。
【図２２】従来の技術を示すブロック図である。
【図２３】従来の技術を示すブロック図である。
【符号の説明】 ４ａ，４ｂ，４ｃ 入力端子 ７ 機能ブロック １４ バーン・インモード設定端子 １５ モード切り換え回路 １７ 発振器 １８ 波形発生器 １９ セレクタ ２２ ＲＯＭ ２３ アドレス発生回路 ２５ａ 配線 ２６ スルーホール ２７ ヒューズ ３０ ダイシングライン ３４ 外部クロック入力端子 ３６ 波形発生器モニタ端子 ３７ 発振検出回路 ３８ 発振器モニタ端子
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (56)参考文献 特開 昭60−170946（ＪＰ，Ａ) 特開 平１−276489（ＪＰ，Ａ) 特開 昭63−16276（ＪＰ，Ａ) 特開 昭61−65445（ＪＰ，Ａ) 特開 平２−52461（ＪＰ，Ａ) 特開 昭63−58953（ＪＰ，Ａ) 特開 平２−78241（ＪＰ，Ａ) 実開 平１−162260（ＪＰ，Ｕ) 実開 平４−99851（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G01R 31/26 H01L 21/326 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】 （ａ）（ａ−１）テストの対象となる半
導体回路と、 （ａ−２）通常動作時において前記半導体回路への入力
信号が与えられ、交流信号端子を含む入力端子と、 （ａ−３）前記通常動作時において前記半導体回路から
の出力信号が与えられる出力端子と、 （ａ−４）前記通常動作時において前記半導体回路に所
定の電位を与える電源端子と、 （ａ−５）前記入力端子と前記半導体回路との間に介在
し、前記テスト時及び前記通常動作時のそれぞれにおい
て活性化及び非活性化するテスト信号を受け、 （ａ−５−１）前記通常動作時には、前記入力端子に与
えられた前記入力信号を前記半導体回路に与え、 （ａ−５−２）前記テスト時には前記半導体回路に所定
の固定値を与える、モード切り換え回路とを有する複数
の半導体装置と、 （ｂ）前記複数の半導体装置の前記電源端子と接地端子
とをそれぞれ共通に接続する配線と、 （ｃ）前記複数の半導体装置を互いに分離するダイシン
グラインと、 （ｄ）前記ダイシングラインにおいて形成され、 （ｄ−１）前記所定の交流信号を出力する波形発生器
と、 （ｄ−２）前記波形発生器に接続され、前記テスト信号
を受け、前記テスト信号が活性化した場合には前記波形
発生器の出力を、前記テスト信号が非活性化した場合に
は前記交流信号端子に与えられた信号を、それぞれ前記
半導体回路に与えるセレクタと、 （ｄ−３）前記テスト時に、前記波形発生器へ前記所定
の交流信号の基礎となる基礎信号を与える発振器と、 （ｄ−４）前記発振器と前記波形発生器との間に接続さ
れ、前記発振器と前記波形発生器の動作を確認する確認
手段とを有する信号発生手段とを備える半導体ウエハ。 - 【請求項２】 （ａ）（ａ−１）テストの対象となる半
導体回路と、 （ａ−２）通常動作時において前記半導体回路への入力
信号が与えられる入力端子と、 （ａ−３）前記通常動作時において前記半導体回路から
の出力信号が与えられる出力端子と、 （ａ−４）前記通常動作時において前記半導体回路に所
定の電位を与える電源端子と、 （ａ−５）前記入力端子と前記半導体回路との間に介在
し、前記テスト時及び前記通常動作時のそれぞれにおい
て活性化及び非活性化するテスト信号を受け、 （ａ−５−１）前記通常動作時には、前記入力端子に与
えられた前記入力信号を前記半導体回路に与え、 （ａ−５−２）前記テスト時には前記半導体回路に所定
の固定値を与える、モード切り換え回路と、 （ａ−６）電源電位を前記電源端子に与えるヒューズと
を備える複数の半導体装置を形成する工程と、 （ｂ）前記複数の半導体装置の前記ヒューズを共通に接
続するテスト配線を形成する工程と、 （ｃ）前記複数の半導体装置に対し、前記テストを行う
工程と、 （ｄ）前記工程（ｃ）の終了後、前記テスト配線と前記
ヒューズの接続部において前記テスト配線が残置するよ
うに前記テスト配線を選択的に除去する工程を備える半
導体ウエハの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169358A JP2918397B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体ウエハ及びその製造方法 |
| US08/077,926 US6127694A (en) | 1992-06-26 | 1993-06-18 | Semiconductor wafer and method of manufacturing the same, and semiconductor device and test board of the same |
| KR1019930011330A KR970003728B1 (ko) | 1992-06-26 | 1993-06-21 | 반도체 웨이퍼 및 그의 제조방법과 반도체 장치 및 그의 테스트 보드 |
| DE4321211A DE4321211C2 (de) | 1992-06-26 | 1993-06-25 | Halbleiterwafer und Verfahren zu seiner Herstellung, sowie Halbleitervorrichtung und Prüfeinrichtung hierfür mit Voralterungsmöglichkeit ("burn-in") |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169358A JP2918397B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体ウエハ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0611537A JPH0611537A (ja) | 1994-01-21 |
| JP2918397B2 true JP2918397B2 (ja) | 1999-07-12 |
Family
ID=15885102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169358A Expired - Lifetime JP2918397B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体ウエハ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6127694A (ja) |
| JP (1) | JP2918397B2 (ja) |
| KR (1) | KR970003728B1 (ja) |
| DE (1) | DE4321211C2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19917336C2 (de) * | 1999-04-16 | 2002-07-11 | Infineon Technologies Ag | Schaltungsanordnung zum Burn-In-Test eines Halbleiterbausteins |
| KR100737918B1 (ko) * | 2001-01-30 | 2007-07-12 | 삼성전자주식회사 | 파형 모니터링 유닛을 갖는 웨이퍼 레벨 번-인 테스트시스템과 테스트 방법 |
| JP2003209147A (ja) * | 2002-01-11 | 2003-07-25 | Nec Microsystems Ltd | チップ製造方法およびシステム |
| US7435990B2 (en) * | 2003-01-15 | 2008-10-14 | International Business Machines Corporation | Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer |
| US7472322B1 (en) * | 2005-05-31 | 2008-12-30 | Integrated Device Technology, Inc. | On-chip interface trap characterization and monitoring |
| JP3767829B1 (ja) * | 2005-06-09 | 2006-04-19 | エスティケイテクノロジー株式会社 | 半導体デバイスの検査装置 |
| DE102017113905A1 (de) * | 2017-06-23 | 2018-12-27 | Valeo Schalter Und Sensoren Gmbh | Schaltungsanordnung zur Auswertung von zumindest zwei Schaltzuständen eines Betätigungselementes, Verfahren zum Betreiben einer Schaltungsanordnung sowie Schaltvorrichtung |
| CN114325345B (zh) * | 2022-01-04 | 2023-12-15 | 上海季丰电子股份有限公司 | 老化机和老化机的接口板 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
| JPH02249982A (ja) * | 1989-03-24 | 1990-10-05 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03139842A (ja) * | 1989-10-25 | 1991-06-14 | Fujitsu Ltd | 集積回路ウェハ |
-
1992
- 1992-06-26 JP JP4169358A patent/JP2918397B2/ja not_active Expired - Lifetime
-
1993
- 1993-06-18 US US08/077,926 patent/US6127694A/en not_active Expired - Fee Related
- 1993-06-21 KR KR1019930011330A patent/KR970003728B1/ko not_active IP Right Cessation
- 1993-06-25 DE DE4321211A patent/DE4321211C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611537A (ja) | 1994-01-21 |
| DE4321211C2 (de) | 1996-09-12 |
| DE4321211A1 (de) | 1994-01-05 |
| US6127694A (en) | 2000-10-03 |
| KR970003728B1 (ko) | 1997-03-21 |
| KR940001342A (ko) | 1994-01-11 |
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