JP3767829B1 - 半導体デバイスの検査装置 - Google Patents

Abstract

【課題】 半導体デバイスのテストコストの低減を図る検査装置を提供すること。
【解決手段】 チャンバ内に収容可能なテスタボード１２と、テスタボード１２の第１の主面１２−１に複数装着され、テスト対象となる半導体デバイス１１が搭載されるソケット１６と、テスタボード１３の第２の主面１２−２に複数装着され、半導体デバイス１１に所定のテスト信号を入力するとともに、当該テスト信号に応じて半導体デバイス１１から出力された出力信号に基づいて半導体デバイス１１の評価を行うデバイステスト手段１７と、デバイステスト手段１７を冷却する放熱基板２１とを有し、ソケット１６に搭載された半導体デバイス１１をチャンバ内で加熱するとともにデバイステスト手段１７を放熱手段２１で冷却しながら半導体デバイス１１のバーンインテストおよび特性テストを行うようにする。
【選択図】 図３

Description

本発明は半導体デバイスの検査装置に関し、特に製品の信頼性を確保するためのバーンインテストと不良品を取り除くための特性テストを行う検査装置に関するものである。

半導体メモリＩＣやシステムＬＳＩといった半導体デバイスが完成するまでの製造プロセスは非常に複雑でデリケートであり、ありとあらゆるところに故障が発生する要因が存在している。設計上の問題、検査上の問題、ユーザにわたってからの環境や回路構成を含む使用上の問題などがそれである。また、製造上ではシリコン基板、拡散パッシベーション、配線電極、フレーム、パッケージ、ダイボンディング、ワイヤボンディング、封止などそれぞれ故障を発生する要因を有している。

そして、主な故障モードは、表面欠陥（イオン汚染など）、酸化膜欠陥（ピンホール）、金属配線欠陥、入出力回路欠陥などである。

これら故障モードを内包した半導体デバイスを判別するためのテストには、製品の信頼性を確保するためのバーンインテストと不良品を取り除くための特性テスト（選別テスト）とがある。

バーンイン装置を用いたバーンインテストでは、初期故障を取り除く目的で、半導体デバイスをたとえば１２５℃程度の加熱下において定格または定格よりも１〜２割高い電圧を印加しながら一定時間動作させてスクリーニングを行う。

また、メモリテスタを用いた特性テストでは、高温（８５℃程度）から低温（０℃以下）、最高動作速度から低速動作、電源電圧の最大と最小など、様々なテストパターン、といった要素を組み合わせて、製品のデータシートにある特性を半導体デバイスが備えているかを検査する。

ここで、半導体デバイスの高速化に伴い、バーンイン装置やメモリテスタといった半導体デバイスの検査装置の価格は高価になり、半導体デバイスの販売価格に占めるテストコストの割合が大きくなってきている。

そこで、半導体デバイスのテストコスト低減として、バーンイン装置の機能とメモリテスタの一部の機能とが一体となったテスタバーンイン装置が知られている。このテスタバーンイン装置は、メモリテスタの負荷軽減のために、比較的テストスピードの遅い長時間テスト項目（例えばロングサイクル試験、メモリセル間の干渉試験など）をバーンイン装置を使用して、バーンインテストと並行して行うようにしたものである。

なお、半導体デバイスの検査装置に関する技術を記載した文献としては、例えば特開２００１−３４９９２５号公報、特開２００３−３１５４０５号公報、特開２００４−０４５３２５号公報などがある。
特開２００１−３４９９２５号公報 特開２００３−３１５４０５号公報 特開２００４−０４５３２５号公報

前述した従来のテスタバーンイン装置では、テスト対象となる半導体デバイス（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）をテスタボードに実装してチャンバ内に収容し、これをチャンバ外に設けられたパターン発生器（ＰＧ）、ドライバ（ＤＲ）、電源等の電子回路（デバイステスト手段）と接続していた。

このため、多量の半導体デバイスを同時テストするには、多量の制御信号が必要となり、本数を少なく抑えるために並列配線とするため、プリント基板の配線容量が多くなり、テストスピードは一般には１０ＭＨｚ程度であり、高速化を図っても２０ＭＨｚ程度が限界であった。

これでは、テスト工程は若干は効率化されるものの、テストコスト低減に十分に寄与しているとはいえない。

一方、パッケージレベルでのバーンインからウエハレベルでのバーンインへ移行することによりウエハ上に形成された多数のＬＳＩを一括して検査する技術も提案されているが、ウエハ上のＬＳＩに形成された大量の電極とプローブとを一括してコンタクトすることが困難である。

このような問題を解決するために、半導体デバイスの内部に自己診断機能を持つＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）を構成することにより、プローブを削減して電極とのコンタクト数を下げてテストを行うことも考えられるが、各半導体デバイスのＢＩＳＴに適合した装置が必要となってしまう。

そこで、本発明は、テストコストの低減を図ることのできる半導体デバイスの検査装置を提供することを目的とする。

上記課題を解決するため、本発明の半導体デバイスの検査装置は、チャンバと、チャンバ内に収容可能なテスタボードと、テスタボードの第１の主面に複数装着され、テスト対象となる半導体デバイスが搭載されるソケットと、ソケットに搭載される半導体デバイスと一対一の関係をもってテスタボードを挟んで当該テスタボードにおける第１の主面とは反対側の第２の主面に設けられ、半導体デバイスに所定のテスト信号を入力するとともに、当該テスト信号に応じて半導体デバイスから出力された出力信号に基づいて半導体デバイスの評価を行うデバイステスト手段と、デバイステスト手段を冷却する冷却手段とを有し、デバイステスト手段は、半導体デバイスに入力される波形を生成する波形発生手段を備え、ソケットに搭載された半導体デバイスをチャンバ内で加熱するとともにデバイステスト手段を冷却手段で冷却しながら半導体デバイスのバーンインテストおよび特性テストを行うことを特徴とする。

これにより、バーンインテストと特性テストとが同時に行えるので、半導体デバイスのテスト工程が効率化されてテスト処理能力が飛躍的に向上し、半導体デバイスのテストコストの低減を図ることが可能になる。
また、デバイステスト手段と半導体デバイスとの距離が短くできるので、過渡応答スピードが速くなり高速テストが可能になる。さらに、テスタボード上での配線引き回しスペースを抑制することができるので、半導体デバイスの高密度実装化を図ることが可能になる。

本発明の好ましい形態において、冷却手段は、デバイステスト手段に接触するようにしてテスタボードに取り付けられ、液冷媒が流れる流路が内部に形成された放熱基板であることを特徴とする。

これにより、冷却手段を省スペースで実現できるので、チャンバ内のスペース効率が阻害されることがない。

また、上記課題を解決するため、本発明の半導体デバイスの検査装置は、チャンバと、チャンバ内に収容可能なテスタボードと、テスタボードの第１の主面に複数装着され、テスト対象となる半導体デバイスが搭載されるソケットと、ソケットに搭載される半導体デバイスと一対一の関係をもってテスタボードを挟んで当該テスタボードにおける第１の主面とは反対側の第２の主面に設けられ、半導体デバイスに所定のテスト信号を入力するとともに、当該テスト信号に応じて半導体デバイスから出力された出力信号に基づいて半導体デバイスの評価を行うデバイステスト手段と、半導体デバイスを加熱する加熱手段とを有し、デバイステスト手段は、半導体デバイスに入力される波形を生成する波形発生手段を備え、ソケットに搭載された半導体デバイスを加熱手段で加熱しながらバーンインテストおよび特性テストを行うことを特徴とする。

これにより、バーンインテストと特性テストとが同時に行えるので、半導体デバイスのテスト工程が効率化されてテスト処理能力が飛躍的に向上し、半導体デバイスのテストコストの低減を図ることが可能になる。
また、デバイステスト手段と半導体デバイスとの距離が短くできるので、過渡応答スピードが速くなり高速テストが可能になる。さらに、テスタボード上での配線引き回しスペースを抑制することができるので、半導体デバイスの高密度実装化を図ることが可能になる。

本発明の好ましい形態において、デバイステスト手段は単一の半導体集積回路装置で構成されていることを特徴とする。

これにより、デバイステスト手段の部品点数が最小限になるので、ローコストを実現することができる。また、テスタボードに実装する部品が少なくなり、実装のためのコストも最小限で済む。さらに、消費電力を削減することが可能になる。

本発明のさらに好ましい形態において、ソケットは、コネクタを介してテスタボードに対して着脱可能に設けられていることを特徴とする。

これにより、テスタボードには、検査対象である半導体デバイスの形状に応じた様々な種類のソケットを自由に搭載することが可能になるので、テスタボードに極めて高い汎用性が得られる。

本発明によれば以下の効果を奏することができる。

すなわち、本発明によれば、テスト対象となる半導体デバイスをテスタボードの第１の主面に、バーンインテストと特性テストとの両方の機能を有するデバイステスト手段を第２の主面にそれぞれ装着するとともにデバイステスト手段を冷却手段で冷却しながらバーンインテストおよび特性テストを行うようにしているので、従来では別々に行っていたメモリテスタでの評価試験とバーンイン装置での評価試験とを同時に行うことが可能になる。

これにより、バーンインテストの時間内で特性テストも行えることになり、半導体デバイスのテスト工程が効率化されてテスト処理能力が飛躍的に向上し、半導体デバイスのテストコストの低減を図ることが可能になる。

以下、本発明を実施するための最良の形態を、図面を参照しつつさらに具体的に説明する。ここで、添付図面において同一の部材には同一の符号を付しており、また、重複した説明は省略されている。なお、ここでの説明は本発明が実施される最良の形態であることから、本発明は当該形態に限定されるものではない。

図１は本発明の一実施の形態である半導体デバイスの検査装置を示す概念図、図２は図１の半導体デバイスの検査装置においてチャンバ内に収容されるテスタボードを示す説明図、図３は図２のテスタボードの断面図、図４はテスタボードに取り付けられた冷却手段を示す斜視図、図５はテスタボードに搭載されたデバイステスト手段の機能構成を示すブロック図である。

図１に示すように、本実施の形態における半導体デバイスの検査装置１０は、テスト対象である半導体デバイス（ＤＵＴ）１１が搭載されたテスタボード１２が収容されるチャンバ１３、チャンバ１３内の半導体デバイス１１に電源を供給するための主電源（ＭＡＩＮ ＰＯＷＥＲ ＳＵＰＰＬＹ）１４、および半導体デバイス１１の検査における種々の制御を行う制御部としてのホストコンピュータ（ＨＯＳＴ ＣＯＭＰＵＴＥＲ）１５を備えている。

ここで、ホストコンピュータ１５は、中央処理装置、入出力装置および記憶装置を有しており、中央処理装置は、検査プログラムなどのソフトウェアの管理、試験プログラムの編集および翻訳、検査の実行制御、周辺装置の管理、試験結果のデータ処理などを行う。また、入出力装置には、キーボード、プリンタ、ディスプレイなどがあり、制御コマンドの入力、検査プログラムの入出力、試験結果の出力などを行う。そして、記憶装置には、磁気ディスク装置や光ディスク装置などがあり、検査装置のシステムソフトウェア、検査プログラム、検査結果のデータ記憶などを行う。

チャンバ１３は、その内部を所定の温度に保つ恒温槽であり、半導体デバイス１１の搭載されたテスタボード１２を上下方向に一定の間隔を空けて例えば３０〜６０枚程度収容する能力を有している。そして、このようにして収容された半導体デバイス１１を例えば１２５℃±３℃に加熱する。

テスタボード１２を示す図２において、中心線よりも右半分が第１の主面１２−１を表しており、左半分が第２の主面１２−２を表している。

図２において、テスタボード１２は、例えば銅の配線層が形成されたガラスエポキシ樹脂の積層基板で構成されており、その一方端には、装置側のエッジコネクタ（図示せず）と電気的に接続するためのエッジ端子１２ａが設けられている。なお、テスタボード１２はガラスエポキシ樹脂以外の素材で構成してもよく、配線層も銅以外の素材で構成することができる。

テスタボード１２の第１の主面１２−１には、半導体デバイス１１が搭載される複数のソケット１６が整列して装着されている。例えば半導体デバイス１１として７２ピンのＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）を適用した場合、例えば１枚のテスタボード１２あたり約２００個のソケット１６が装着される。つまり、約２００個の半導体デバイス１１が搭載可能になっている。

ここで、従来における１枚のテスタボードでのデバイス搭載可能数は１２０個程度であることから、本願では搭載可能数が飛躍的に多くなっているが、その理由については後述する。

テスタボード１２における第１の主面１２−１とは反対側の第２の主面１２−２には、第１の主面１２−１に装着されたソケット１６に搭載された半導体デバイス１１に所定のテスト信号を入力するとともに、このテスト信号に応じて半導体デバイス１１から出力された出力信号に基づいて半導体デバイス１１の評価を行う半導体集積回路装置であるデバイステスト手段１７が、テスタボード１２を挟んでソケット１６の反対側において半導体デバイス１１と一対一の対応関係で設けられている。

すなわち、本願は、テスト対象である半導体デバイス１１の診断回路をデバイステスト手段１７という外部に構成したものであり、いわゆるＢＯＳＴ（Ｂｕｉｌｔ−Ｏｕｔ Ｓｅｌｆ−Ｔｅｓｔ）である。

なお、１つのデバイステスト手段１７は、複数の半導体デバイス１１に対応して設けられていてもよい。また、デバイステスト手段１７としては、図示するような単一の半導体集積回路装置ではなく、その半導体集積回路装置の有する機能（詳細は後述する）を複数の電子部品で構成したものでもよい。

図３に詳しく示すように、ソケット１６には複数のピン１６ａが設けられている。前述のように、ソケット１６はテスト対象となる半導体デバイス１１が装着されるもので、半導体デバイス１１のリード１１ａがソケット１６のピン１６ａと接触して装着される。

このようなソケット１６はソケットボード２０上に搭載されており、コネクタ１８，１９を介してテスタボード１２に対して着脱可能に設けられている。すなわち、ソケットボード２０には、ソケット１６のピン１６ａと嵌合した端子１８ａを有するコネクタ１８が取り付けられている。また、テスタボード１２には、テスタボード１２に形成された配線１２ｂと接触するとともに端子１８ａと嵌合する端子１９ａを有し、コネクタ１８と嵌合するコネクタ１９が取り付けられている。

このようにソケット１６をテスタボード１２に対して着脱できるようにしておけば、テスタボード１２には、検査対象である半導体デバイス１１の形状に応じた様々な種類のソケットを自由に搭載することが可能になるので、半導体デバイス１１とテスタボード１２との関係において、極めて高い汎用性が得られる。

但し、ソケット１６はテスタボード１２に直付けされて、着脱できないようになっていてもよい。

なお、図示するように、テスタボード１２の配線１２ｂは、第２の主面１２−２側ではデバイステスト手段１７である半導体集積回路装置のリード１７ａと接続されている。

図３において、テスタボード１２には、デバイステスト手段１７を冷却する放熱基板（冷却手段）２１が取り付けられている。

この放熱基板２１は、図４に示すように、デバイステスト手段１７に接触するようにしてテスタボード１２に取り付けられた板状のものであり、例えばソリトンＲ＆Ｄ株式会社製の熱回路基板などが適用される。

図示する放熱基板２１は、板状の基板が２枚重ね合わされ、内部に液冷媒（一般には、冷却水）が流れる流路２１ａが全体にわたって形成されたものである。放熱基板２１の略直角に屈撓した一方端には、流路２１ａに液冷媒を供給するためのコネクタ２１ｂと、流路２１ａからの液冷媒を回収するためのコネクタ２１ｃとが設けられている。そして、前述したデバイステスト手段１７が液冷媒の流れる流路２１ａに位置するように固定されている。

なお、放熱基板２１のテスタボード１２とは反対側には支持板２２が放熱基板２１の全体を覆うようにしてテスタボード１２に取り付けられている。そして、支持板２２と放熱基板２１との間には、デバイステスト手段１７が位置してる箇所にスペーサ２３が嵌め込まれ、放熱基板２１を確実にデバイステスト手段１７に接触させて十分な冷却が行われるよう配慮されている。

そして、チャンバ１３内で半導体デバイス１１が１２５℃程度に加熱される一方で、このような放熱基板２１により、同様にチャンバ１３内にあるデバイステスト手段１７は例えば６５℃以下に冷却される。

なお、冷却手段は、デバイステスト手段１７を冷却できれば足り、本実施の形態に示す放熱基板２１には限定されない。したがって、冷媒としては液体以外にも、空気などの気体を用いることが可能であり、液体を冷媒として用いた場合であっても、本実施の形態に示す構成に限定されるものではない。

次に、デバイステスト手段１７の機能構成について、図５を用いて説明する。

前述のように、デバイステスト手段１７は半導体デバイス１１に所定のテスト信号を入力するとともに、当該テスト信号に応じて半導体デバイスから出力された出力信号に基づいて半導体デバイス１１の評価を行うものであり、パターン発生器（ＰＡＴＴＥＲＮ ＧＥＮＥＲＡＴＯＲ：ＰＧ）１７−１、ドライバ（ＤＲＩＶＥＲ）１７−２、コンパレータ（ＣＯＭＰＡＲＡＴＯＲ）１７−３、波形発生器（ＷＡＶＥＦＯＲＭ ＧＥＮＥＲＡＴＯＲ：ＷＧ）１７−４、シリアルインターフェイス（ＳＥＲＩＡＬ ＩＮＴＥＲＦＡＣＥ：ＳＩ／Ｆ）１７−５、テストエンジン（ＴＥＳＴ ＥＮＧＩＮＥ）１７−６、フラッシュメモリ（ＦＬＡＳＨ ＭＥＭＯＲＹ）１７−７、電源（ＶＯＬＴＡＧＥ ＲＥＧＵＬＡＴＯＲ）１７−８、および電圧・電流計測ユニット（ＰＡＲＡＭＥＴＲＩＣ ＭＥＡＳＵＲＥＭＥＮＴ ＵＮＩＴ：ＰＭＵ）１７−９を備えている。

なお、デバイステスト手段１７は、バーンインテストの機能とメモリテストの機能とを有している限り、これら以外の機能構成であってもよく、これらの一部の機能構成しか有していなくてもよい。

ここで、波形発生手段の一つであるパターン発生器１７−１は、テスタ言語から波形用パラメータを抽出して波形をドライバ１７−２に入力する。

ドライバ１７−２は、パターン発生器１７−１から入力された波形を所定の電圧にバッファリングし、テスト対象となっている半導体デバイス１１に入力する。

コンパレータ１７−３は、半導体デバイス１１からの出力波形を所定の基準電圧をベースにして「Ｈｉ」「Ｌｏｗ」にし、テストエンジン１７−６に送る。

テストエンジン１７−６は、コンパレータ１７−３からの波形を期待値と比較して半導体デバイス１１のパス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）を判定するとともに、外部コントローラとの制御を行う。

フラッシュメモリ１７−７は、このようにしてテストエンジン１７−６で判定された半導体デバイス１１のパス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）の情報および不良の発生した試験パターン毎のアドレス位置などを記憶する。また、半導体デバイス１１がメモリＬＳＩの場合には、不良ビット位置の記憶、不良ビットのマスク、不良ビット数の実時間計数、ＲＯＭ用試験パターンの発生などを行う。

波形発生手段の他の一つである波形発生器１７−４は、サイン波、三角波、矩形波などの任意のアナログ波形を生成して半導体デバイス１１に入力する。

シリアルインターフェイス１７−５は、ホストコンピュータ１５とデバイステスト手段１７とのインターフェイスである。

電源１７−８は、ドライバ１７−２の入力電源および半導体デバイス１１の入力電源であり、所定の電圧の供給する。

そして、電圧・電流計測ユニット１７−９は、半導体デバイス１１の動作電流、動作電圧、半導体デバイス１１に形成された配線のオープン／ショートの測定を行う。

以上の構成を有する半導体デバイスの検査装置１０において、半導体デバイス１１が搭載されたテスタボード１２をチャンバ１３内に収容してエッジ端子１２ａとエッジコネクタとを嵌合させ、デバイステスト手段１７から半導体デバイス１１に対して所定のテスト信号を入力する。また、これと同時に、ヒータ（図示せず）により所定温度に加熱された空気をチャンバ１３内に導入して半導体デバイス１１を例えば１２５℃±３℃程度に加熱する。さらに、放熱基板２１に液冷媒を供給して、チャンバ１３内にあるデバイステスト手段１７を例えば６５℃以下に冷却する。そして、半導体デバイス１１に対してバーンインテストおよび特性テストを行う。

すなわち、半導体デバイス１１を通常の使用条件よりも高温且つ高電圧で一定時間動作させて初期故障の発生を加速させる（バーンインテスト）。これにより、初期故障を引き起こすおそれのある半導体デバイス１１が取り除かれるので、製品としての信頼性が確保されることになる。また、このようなバーンインテストと並行して、半導体デバイス１１にテスト信号を入力してその出力値を期待値と比較して当該デバイスの良否を判断したり、入出力信号、電源部分の電圧、電流などのアナログ値を測定する（特性テスト）。これにより、所期の特性を備えていない不良品が取り除かれる。

このとき、半導体デバイス１１との間でテスト信号を入出力するデバイステスト手段１７は、チャンバ１３内温度に加熱されることなく放熱基板２１により上述の温度に冷却されているので、デバイステスト手段１７そのものに熱ストレスがかかることはなく、通常の使用条件下で動作が行われることになる。

なお、バーンインテストおよび特性テストの全てのテスト項目を実行してもよいが、例えばＡＣテストなど一部のテスト項目は他の検査装置で行うようにしてもよい。

このように、本願による半導体デバイスの検査装置１０によれば、テスト対象となる半導体デバイス１１をテスタボード１２の第１の主面１２−１に、バーンインテストと特性テストとの両方の機能を有するデバイステスト手段１７をテスタボード１２の第２の主面１２−２にそれぞれ装着するとともにデバイステスト手段１７を冷却手段である放熱基板２１で冷却しながらバーンインテストおよび特性テストを行うようにしているので、従来では別々に行っていたメモリテスタでの評価試験とバーンイン装置での評価試験とを同時に行うことが可能になる。これにより、バーンインテストの時間内で特性テストも行えることになり、半導体デバイス１１のテスト工程が効率化されてテスト処理能力が飛躍的に向上し、半導体デバイス１１のテストコストの低減を図ることが可能になる。

また、バーンイン装置とメモリテスタという２種類の装置が１台に集約されるので、検査装置の投資コストの低減を図ることが可能になる。

さらに、本実施の形態のように、デバイステスト手段１７を単一の半導体集積回路装置で構成するようにすれば、デバイステスト手段を複数の個別部品で構成した場合に比べて部品点数が圧倒的に削減されるので、ローコストを実現することができる。また、部品点数が削減されることから、テスタボード１２に実装する部品が少なくなり、実装のためのコストも最小限で済む。さらに、消費電力を削減することが可能になる。

そして、本実施の形態のように、デバイステスト手段１７を、テスト対象である半導体デバイス１１と一対一の関係で、テスタボード１２を挟んで反対側に設けるようにすれば、デバイステスト手段１７と半導体デバイス１１との距離が短くできるので、多量の半導体デバイス１１を同時テストするために多量の制御信号が必要となってもテスタボード１２の配線容量が多くなることはない。これにより、過渡応答スピードが速くなり高速テストが可能になる。

これについて、具体的には、前述のように従来のテストレートは１０ＭＨｚ程度であったが、本願によれば、１００〜２００ＭＨｚ程度は比較的容易に実現でき、ホストコンピュータのＢＵＳスピードである４００ＭＨｚ程度さえも実現可能となる。

また、このように、デバイステスト手段１７を半導体デバイス１１と一対一の関係で、テスタボード１２を挟んで反対側に設けるようにすれば、デバイステスト手段１７と半導体デバイス１１との距離が短くできるので、テスタボード１２上での配線引き回しスペースを抑制することができるので、テスタボード１２上により多くのソケット１６を装着することが可能になり、半導体デバイス１１の高密度実装化が図れる。

さて、以上の説明においては、チャンバ１３内を高温にして半導体デバイス１１を所定温度に加熱し、同じくチャンバ１３内にあるデバイステスト手段１７を冷却手段である放熱基板２１で冷却するようにしていたが、チャンバ１３内は常温としておき、半導体デバイス１１を例えばヒータなどの加熱手段で個別に加熱するようにしてもよい。

但し、特にデバイステスト手段１７を単一の半導体集積回路装置で構成した場合には、デバイステスト手段１７が高密度化されて高速動作することから自己発熱量が多くなるので、本実施の形態のように、デバイステスト手段１７を冷却する方が望ましい。

なお、冷却手段を省スペースで実現できないとチャンバ１３内のスペース効率が阻害されるので、本実施の形態のような液冷式で、チャンバ１３外に熱を移動させて放熱するようにする方式がよいと思われる。

本発明による半導体デバイスの検査装置は、バーンインテストと特性テストとの両方のテストが必要な様々な半導体デバイスの検査に適用できるものであり、ＳＤＲＡＭ、スタティックＲＡＭ、フラッシュメモリ、ロジックデバイス、ロジック・アナログ混載デバイスなど、様々な半導体デバイスをテスト対象として適用することができる。

本発明の一実施の形態である半導体デバイスの検査装置を示す概念図である。 図１の半導体デバイスの検査装置においてチャンバ内に収容されるテスタボードを示す説明図である。 図２のテスタボードの断面図である。 テスタボードに取り付けられた冷却手段を示す斜視図である。 テスタボードに搭載されたデバイステスト手段の機能構成を示すブロック図である。

符号の説明

１０ 半導体デバイスの検査装置
１１ 半導体デバイス（ＤＵＴ）
１１ａ リード
１２ テスタボード
１２ａ エッジ端子
１２ｂ 配線
１２−１ 第１の主面
１２−２ 第２の主面
１３ チャンバ
１４ 主電源
１５ ホストコンピュータ
１６ ソケット
１６ａ ピン
１７ デバイステスト手段
１７ａ リード
１７−１ パターン発生器
１７−２ ドライバ
１７−３ コンパレータ
１７−４ 波形発生器
１７−５ シリアルインターフェイス
１７−６ テストエンジン
１７−７ フラッシュメモリ
１７−８ 電源
１７−９ 電圧・電流計測ユニット
１８，１９ コネクタ
１８ａ，１９ａ 端子
２０ ソケットボード
２１ 放熱基板（冷却手段）
２１ａ 流路
２１ｂ，２１ｃ コネクタ
２２ 支持板
２３ スペーサ

Claims (7)

1. チャンバと、
   前記チャンバ内に収容可能なテスタボードと、
   前記テスタボードの第１の主面に複数装着され、テスト対象となる半導体デバイスが搭載されるソケットと、
   前記ソケットに搭載される前記半導体デバイスと一対一の関係をもって前記テスタボードを挟んで当該テスタボードにおける前記第１の主面とは反対側の第２の主面に設けられ、前記半導体デバイスに所定のテスト信号を入力するとともに、当該テスト信号に応じて前記半導体デバイスから出力された出力信号に基づいて前記半導体デバイスの評価を行うデバイステスト手段と、
   前記デバイステスト手段を冷却する冷却手段とを有し、
   前記デバイステスト手段は、前記半導体デバイスに入力される波形を生成する波形発生手段を備え、
   前記ソケットに搭載された前記半導体デバイスを前記チャンバ内で加熱するとともに前記デバイステスト手段を前記冷却手段で冷却しながら前記半導体デバイスのバーンインテストおよび特性テストを行う、
   ことを特徴とする半導体デバイスの検査装置。
2. 前記冷却手段は、前記デバイステスト手段に接触するようにして前記テスタボードに取り付けられ、液冷媒が流れる流路が内部に形成された放熱基板である、
   ことを特徴とする請求項１記載の半導体デバイスの検査装置。
3. チャンバと、
   前記チャンバ内に収容可能なテスタボードと、
   前記テスタボードの第１の主面に複数装着され、テスト対象となる半導体デバイスが搭載されるソケットと、
   前記ソケットに搭載される前記半導体デバイスと一対一の関係をもって前記テスタボードを挟んで当該テスタボードにおける前記第１の主面とは反対側の第２の主面に設けられ、前記半導体デバイスに所定のテスト信号を入力するとともに、当該テスト信号に応じて前記半導体デバイスから出力された出力信号に基づいて前記半導体デバイスの評価を行うデバイステスト手段と、
   前記半導体デバイスを加熱する加熱手段とを有し、
   前記デバイステスト手段は、前記半導体デバイスに入力される波形を生成する波形発生手段を備え、
   前記ソケットに搭載された前記半導体デバイスを前記加熱手段で加熱しながらバーンインテストおよび特性テストを行う、
   ことを特徴とする半導体デバイスの検査装置。
4. 前記波形発生手段は、パターン発生器および波形発生器の少なくとも何れかであることを特徴とする請求項１〜３の何れか一項に記載の半導体デバイスの検査装置。
5. 前記デバイステスト手段は、生成された波形を前記半導体デバイスに入力するドライバをさらに備えることを特徴とする請求項１〜４の何れか一項に記載の半導体デバイスの検査装置。
6. 前記デバイステスト手段は、単一の半導体集積回路装置で構成されている、
   ことを特徴とする請求項１〜５の何れか一項に記載の半導体デバイスの検査装置。
7. 前記ソケットは、コネクタを介して前記テスタボードに対して着脱可能に設けられている、
   ことを特徴とする請求項１〜６の何れか一項に記載の半導体デバイスの検査装置。

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