KR101148917B1 - 제조 방법 및 시험용 웨이퍼 유닛 - Google Patents

제조 방법 및 시험용 웨이퍼 유닛 Download PDF

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Abstract

반도체 웨이퍼에 형성되는 복수의 반도체 칩을 시험하는 복수의 시험 회로가 설치된 시험용 웨이퍼 유닛을 제조하는 제조 방법에 있어서, 회로용 웨이퍼에 복수의 시험 회로를 형성하고, 회로용 웨이퍼보다 웨이퍼 두께가 두꺼운 접속용 웨이퍼에서 소정의 면에, 복수의 시험 회로와 전기적으로 접속되어야 할 복수의 회로측 패드를 형성하고, 소정의 면의 이면에, 복수의 반도체 칩과 전기적으로 접속되어야 할 복수의 웨이퍼측 패드를 형성하며, 복수의 회로측 패드 및 복수의 웨이퍼측 패드를 전기적으로 접속하는 복수의 긴 비아 홀을 형성하고, 회로용 웨이퍼 및 접속용 웨이퍼를 중첩시킴으로써, 복수의 시험 회로와 복수의 회로측 패드를 전기적으로 접속시켜 시험용 웨이퍼 유닛을 형성하는 제조 방법을 제공한다.

Description

제조 방법 및 시험용 웨이퍼 유닛{MANUFACTURING METHOD AND WAFER UNIT FOR TESTING}
본 발명은, 시험용 웨이퍼 유닛 및 그 제조 방법에 관한 것이다. 특히, 본 발명은, 반도체 웨이퍼에 형성되는 복수의 반도체 칩을 시험하는 복수의 시험 회로가 설치된 시험용 웨이퍼 유닛 및 그 제조 방법에 관한 것이다.
반도체 칩의 시험에 있어서, 복수의 반도체 칩이 형성된 반도체 웨이퍼 상태로, 각 반도체 칩의 양부를 시험하는 장치가 알려져 있다(예를 들면, 특허 문헌 1 참조). 해당 장치는, 복수의 반도체 칩과 일괄하여 전기적으로 접속 가능한 프로브 카드를 구비하는 것이 생각된다.
일본특허공개 2002-222839호 공보
여기에서, 반도체 칩의 시험으로서 예를 들면 BOST 회로를 이용하는 방법이 있다. 이 때, 프로브 카드에 BOST 회로를 탑재하는 것도 생각할 수 있지만, 반도체 웨이퍼 상태로 시험을 실시하는 경우, 탑재해야 할 BOST 회로가 많은 수가 되어, BOST 회로를 프로브 카드의 프린트 기판에 실장하는 것이 곤란하다.
이러한 문제를 해결할 수 있도록, 프로브 카드에 반도체 웨이퍼를 이용하는 것이 생각된다. 이에 의해, 반도체 프로세스로 BOST 회로를 고밀도로 형성할 수 있어 다수의 BOST 회로를 프로브 카드에 설치할 수 있다.
그러나, 프로브 카드로서 반도체 웨이퍼를 이용하는 경우, 반도체 웨이퍼의 표면 및 이면을 전기적으로 접속하는 비아 홀이 형성된다. 여기서, 프로브 카드에는, BOST 회로가 형성되고 있으므로, 비아 홀을 형성할 때의 BOST 회로에의 손상을 저감하기 위하여, 비아 홀을 형성하는 시간을 짧게 하는 것이 바람직하다. 예를 들면, 프로브 카드의 기판되는 반도체 웨이퍼를 가능한 한 얇게 하는 것으로, 반도체 웨이퍼를 관통하는 비아 홀을 형성하는 시간을 짧게 할 수 있다.
그러나, 반도체 웨이퍼를 얇게 하면, 반도체 웨이퍼의 강도가 저하해 버린다. 일반적으로, 프로브 카드는, 일정한 가압력으로 피시험 칩과 접촉하므로, 프로브 카드에 이용되는 반도체 웨이퍼의 강도를 저하시키는 것은 바람직하지 않다. 특히, 피시험 웨이퍼에 형성되는 복수의 반도체 칩을 일괄하여 시험하는 경우, 프로브 카드는 대면적이 되어, 반도체 웨이퍼의 강도를 저하시키는 것에 의한 문제가 현저하게 된다.
여기에서 본 발명은, 상기의 과제를 해결할 수 있는 제조 방법 및 시험용 웨이퍼 유닛을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에서는, 반도체 웨이퍼에 형성되는 복수의 반도체 칩을 시험하는 복수의 시험 회로가 설치된 시험용 웨이퍼 유닛을 제조하는 제조 방법에 있어서, 회로용 웨이퍼에 복수의 시험 회로를 형성하고, 회로용 웨이퍼보다 웨이퍼 두께가 두꺼운 접속용 웨이퍼에서 소정의 면에, 복수의 시험 회로와 전기적으로 접속되어야 할 복수의 회로측 패드를 형성하고, 소정의 면의 이면에, 복수의 반도체 칩과 전기적으로 접속되어야 할 복수의 웨이퍼측 패드를 형성하며, 복수의 회로측 패드 및 복수의 웨이퍼측 패드를 전기적으로 접속하는 복수의 긴 비아 홀을 형성하고, 회로용 웨이퍼 및 접속용 웨이퍼를 중첩시킴으로써, 복수의 시험 회로와 복수의 회로측 패드를 전기적으로 접속시켜 시험용 웨이퍼 유닛을 형성하는 제조 방법을 제공한다.
본 발명의 제2의 형태에서는, 반도체 웨이퍼에 형성되는 복수의 반도체 칩을 시험하는 복수의 시험 회로가 설치된 시험용 웨이퍼 유닛에 있어서, 복수의 시험 회로가 형성된 회로용 웨이퍼와, 소정의 면에, 복수의 시험 회로와 전기적으로 접속되어야 할 복수의 회로측 패드가 형성되고, 소정의 면의 이면에, 복수의 반도체 칩과 전기적으로 접속되어야 할 복수의 웨이퍼측 패드가 형성되며, 복수의 회로측 패드 및 복수의 웨이퍼측 패드를 전기적으로 접속하는 복수의 긴 비아 홀이 형성된, 회로용 웨이퍼보다 웨이퍼 두께가 두꺼운 접속용 웨이퍼를 포함하는 시험용 웨이퍼 유닛을 제공한다.
덧붙여 상기의 발명의 개요는, 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 시험용 웨이퍼 유닛(600)을 이용한 시험의 개요를 설명하는 도면이다.
도 2는 시험용 웨이퍼 유닛(600)의 제조 방법의 예를 나타내는 도면이다. 도 2(a)는, 준비해야 할 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)를 나타낸다. 도 2(b)는, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)에 형성되는 패드 등을 나타낸다. 도 2(c)는, 시험용 웨이퍼 유닛(600)의 일례를 나타낸다.
도 3은 시험용 웨이퍼 유닛(600)의 상세 구성예를 나타내는 도면이다.
도 4는 시험용 웨이퍼 유닛(600)의 다른 예를 나타내는 도면이다.
도 5는 접속용 웨이퍼(630)의 다른 예를 나타내는 도면이다.
도 6은 접속용 웨이퍼(630)의 다른 예를 나타내는 도면이다.
도 7은 시험 회로(616)의 기능 구성예를 나타내는 블록도이다.
이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 시험용 웨이퍼 유닛(600)을 이용한 시험의 개요를 설명하는 도면이다. 본 예에서의 시험은, 시험용 웨이퍼 유닛(600)을 이용하여, 반도체 웨이퍼(300)의 각각의 반도체 칩(310)을 시험한다.
시험용 웨이퍼 유닛(600)은, 시험 대상의 반도체 웨이퍼(300)의 기판과 동일한 반도체 재료로 형성된 웨이퍼를 가져도 된다. 또한, 시험용 웨이퍼 유닛(600)은, 시험 대상의 반도체 웨이퍼(300)의 기판과 실질적과 동일한 직경의 웨이퍼를 가져도 된다. 시험용 웨이퍼 유닛(600)의 웨이퍼는, 반도체 웨이퍼(300)와 겹치도록 배치되는 것으로, 복수의 반도체 칩(310)에서의 검사용의 패드와 일괄하여 전기적으로 접속된다. 시험용 웨이퍼 유닛(600)의, 반도체 웨이퍼(300)와 대향하는 면에는, 반도체 칩(310)의 각각의 패드에 대응하는, 복수의 웨이퍼측 패드(636)가 형성되어도 된다.
또한, 시험용 웨이퍼 유닛(600)은, 복수의 반도체 칩(310)에 대응하는, 복수의 시험 회로(616)를 가진다. 예를 들면 시험용 웨이퍼 유닛(600)은, 복수의 반도체 칩(310)에 일대일로 대응하여, 복수의 시험 회로(616)를 가져도 된다. 각각의 시험 회로(616)는, 미리 주어지는 시험 데이터에 기초하여, 대응하는 반도체 칩(310)을 시험하여도 된다. 예를 들면, 각각의 시험 회로(616)는, 대응하는 반도체 칩(310)에 공급하는 시험 신호를 생성하여도 되고, 또한, 대응하는 반도체 칩(310)이 출력하는 응답 신호에 기초하여, 반도체 칩(310)의 양부를 판정하여도 된다.
제어 장치(10)는, 각각의 시험 회로(616)에, 시험 데이터, 전원 전력, 및 제어 신호 등을 공급하여도 된다. 제어 장치(10)는, 각각의 시험 회로(616)에, 동일한 시험 데이터를 병렬로 기입하여도 된다. 시험용 웨이퍼 유닛(600)은, 시험 대상의 반도체 웨이퍼(300)의 복수의 반도체 칩(310)과 일괄하여 전기적으로 접속되는 것으로, 복수의 반도체 칩(310)을 병렬로 시험한다. 또한, 도 1에서는, 시험용 웨이퍼 유닛(600)의 동일 웨이퍼 위에 시험 회로(616) 및 웨이퍼측 패드(636)를 도시하였지만, 시험 회로(616) 및 웨이퍼측 패드(636)는, 시험용 웨이퍼 유닛(600)에서 다른 웨이퍼에 설치된다.
도 2는, 시험용 웨이퍼 유닛(600)의 제조 방법의 예를 나타내는 도면이다. 도 2(a)는, 준비해야 할 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)를 나타낸다. 도 2(b)는, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)에 형성되는 패드 등을 나타낸다. 도 2(c)는, 시험용 웨이퍼 유닛(600)의 일례를 나타낸다.
우선, 도 2(a)에 도시한 바와 같이, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)를 준비한다. 여기에서, 접속용 웨이퍼(630)로서 웨이퍼 두께 h2가, 회로용 웨이퍼(610)의 웨이퍼 두께 h1 보다 두꺼운 웨이퍼를 준비한다.
또한, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)는, 동일한 기판 재료로 형성되어도 된다. 또한, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)는, 시험 대상의 반도체 웨이퍼(300)와 동일한 기판 재료로 형성되어도 된다. 예를 들면, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)은, 실리콘 웨이퍼이어도 된다.
또한, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)는, 직경이 실질적과 동일한 웨이퍼이어도 된다. 또한, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)는, 시험 대상의 반도체 웨이퍼(300)와 동일한 직경이어도 된다.
다음으로, 도 2(b)에 도시한 바와 같이, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)에 대해서, 패드, 배선, 회로 등의 소자를 형성한다. 해당 공정에서는, 노광 등의 반도체 프로세스에 의해, 이러한 소자를 형성하여도 된다. 또한, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)에 대한 소자 형성은, 웨이퍼마다 수행된다.
회로용 웨이퍼(610)에 대해서는, 웨이퍼의 표면에 복수의 시험 회로(616)를 형성한다. 상술한 바와 같이, 시험 회로(616)는, 시험 대상의 복수의 반도체 칩(310)과 대응하여 형성되어, 각각 대응하는 반도체 칩(310)을 시험한다. 예를 들면, 시험 회로(616)는, 반도체 칩(310)에 공급하는 시험 신호를 생성하는 회로를 가져도 된다. 또한, 반도체 칩(310)이 출력하는 신호에 기초하여, 반도체 칩(310)의 양부를 판정하는 회로를 가져도 된다.
또한, 회로용 웨이퍼(610)에는, 복수의 시험 회로(616)에 대응하여, 복수의 표면 패드(612), 복수의 이면 패드(620), 복수의 배선(614), 및 복수의 짧은 비아 홀(618)을 더 형성한다. 각각의 표면 패드(612)는, 회로용 웨이퍼(610)에서, 시험 회로(616)와 동일한 면에 형성된다. 또한, 각각의 배선(614)은, 대응하는 시험 회로(616) 및 표면 패드(612)를 전기적으로 접속한다.
각각의 이면 패드(620)는, 회로용 웨이퍼(610)에서, 시험 회로(616)가 설치되는 면의 이면에 형성된다. 각각의 짧은 비아 홀(618)은, 대응하는 시험 회로(616) 및 이면 패드(620)를, 표면 패드(612)를 통해서 전기적으로 접속하기 위하여, 회로용 웨이퍼(610)를 관통하여 형성된다. 예를 들면, 짧은 비아 홀(618)은, 에칭 등에 의해 회로용 웨이퍼(610)에 관통공을 형성하여, 관통공의 표면에 증착 등에 의해 도전 재료를 도포하는 것으로 형성된다. 또한, 표면 패드(612) 및 이면 패드(620)는, 짧은 비아 홀(618)의 양단에 형성된다.
여기에서, 짧은 비아 홀(618)의 도전 재료를 도포하는 경우, 가열, 대전 등의 처리를 하므로, 이미 형성된 시험 회로(616)에 손상을 주는 경우가 있다. 시험 회로(616)에게 줄 수 있는 손상은, 짧은 비아 홀(618)의 도전 재료를 도포하는 공정의 시간 길이에 의존한다. 또한, 짧은 비아 홀(618)의 도전 재료를 도포하는 공정의 시간 길이는, 짧은 비아 홀(618)의 길이, 표면적 등에 의존한다. 이 때문에, 회로용 웨이퍼(610)의 웨이퍼 두께 h1는, 짧은 비아 홀(618)의 도전 재료를 도포할 경우에, 시험 회로(616)에게 주는 손상을 무시할 수 있는 정도로 얇은 것이 바람직하다. 예를 들면, 회로용 웨이퍼(610)의 웨이퍼 두께 h1는, 수 십 μm정도이어도 된다.
접속용 웨이퍼(630)에는, 복수의 회로측 패드(632), 복수의 웨이퍼측 패드(636), 및 복수의 긴 비아 홀(634)를 형성한다. 복수의 회로측 패드(632)는, 접속용 웨이퍼(630)에서, 회로용 웨이퍼(610)와 대향하여 배치되어야 할 소정의 면에, 복수의 시험 회로(616)와 전기적으로 접속하도록 형성된다. 예를 들면, 복수의 회로측 패드(632)는, 복수의 이면 패드(620)와 일대일로 대응하여 형성된다.
웨이퍼측 패드(636)는, 상술한 소정의 면의 이면에, 복수의 반도체 칩(310)와 전기적으로 접속하도록 형성된다. 복수의 웨이퍼측 패드(636)는, 복수의 회로측 패드(632)와 일대일로 대응하여 형성된다.
긴 비아 홀(634)은, 대응하는 회로측 패드(632) 및 웨이퍼측 패드(636)를 전기적으로 접속하기 위하여, 접속용 웨이퍼(630)를 관통하여 형성된다. 예를 들면, 긴 비아 홀(634)은, 에칭 등에 의해 접속용 웨이퍼(630)에 관통공을 형성하고, 관통공의 표면에 전해 도금 등에 의해 도전 재료를 도포하는 것으로 형성된다. 또한, 회로측 패드(632) 및 웨이퍼측 패드(636)는, 긴 비아 홀(634)의 양단에 형성된다.
긴 비아 홀(634)은, 짧은 비아 홀(618)과 동일한 방법으로 형성되어도 되고, 또한, 보다 대면적의 비아 홀을 형성하는데 적합한 방법으로 형성되어도 된다. 접속용 웨이퍼(630)에는, 신호를 생성하는 회로가 형성되지 않기 때문에, 긴 비아 홀(634)은, 짧은 비아 홀(618)보다도 장시간 걸쳐 형성되어도 된다. 예를 들면, 짧은 비아 홀(618)에 도전 재료를 성막하는 시간은, 긴 비아 홀(634)에 도전 재료를 성막하는 시간 보다도 짧아도 된다.
다음으로, 도 2(c)에 도시한 바와 같이, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)를, 대응하는 이면 패드(620) 및 회로측 패드(632)의 조합이 각각 전기적으로 접속되도록 중첩되어, 시험용 웨이퍼 유닛(600)을 형성한다. 이에 의해, 복수의 시험 회로(616)가, 복수의 회로측 패드(632)를 통해서 복수의 웨이퍼측 패드(636)와 전기적으로 접속된다. 각각의 웨이퍼측 패드(636)를, 시험 대상의 반도체 웨이퍼(300)에서의 각각의 반도체 칩(310)과 전기적으로 접속하는 것으로, 각각의 반도체 칩(310)을 일괄하여 시험할 수 있다.
상술한 바와 같이, 본 예의 시험용 웨이퍼 유닛(600)은, 비교적으로 얇은 회로용 웨이퍼(610)에 시험 회로(616)를 형성하므로, 회로용 웨이퍼(610)에 짧은 비아 홀(618)을 형성하는 경우의 시험 회로(616)의 손상을 저감할 수 있다. 그리고, 비교적으로 두꺼운 접속용 웨이퍼(630)를, 회로용 웨이퍼(610)에 중첩하는 것으로, 시험용 웨이퍼 유닛(600)의 강도를 향상시킬 수 있다. 이 때문에, 대면적의 반도체 웨이퍼(300)를 시험하는 경우에도, 시험용 웨이퍼 유닛(600)이 파손되는 것을 막을 수 있다.
또한, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)는, 중첩 상태로 고정되어도 된다. 예를 들면, 접착성을 가지는 이방성 도전 시트 등을 통해서 접합되어도 된다. 또한, 다른 방법으로 접착되어도 된다.
도 3은, 시험용 웨이퍼 유닛(600)의 상세 구성예를 나타내는 도면이다. 본 예의 시험용 웨이퍼 유닛(600)은, 배선 기판(202)과, 멤브레인(222)의 사이에, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)를 격납한다. 배선 기판(202)은, 회로용 웨이퍼(610)의 시험 회로(616)와 제어 장치(10)를 전기적으로 접속하는 배선이 설치되는 프린트 기판이어도 된다.
회로용 웨이퍼(610)는, 장치측 이방성 도전 시트(212)를 통해서, 배선 기판(202)과 전기적으로 접속된다. 또한, 접속용 웨이퍼(630)는, 중간 이방성 도전 시트(252)를 통해서, 회로용 웨이퍼(610)와 전기적으로 접속된다. 또한, 접속용 웨이퍼(630)는, 웨이퍼측 이방성 도전 시트(218)를 통해서, 멤브레인(222)과 전기적으로 접속된다.
지지부(204)는, 배선 기판(202)에 대해서 멤브레인(222)를 지지하는 것으로, 장치측 이방성 도전 시트(212), 회로용 웨이퍼(610), 중간 이방성 도전 시트(252), 접속용 웨이퍼(630), 및 웨이퍼측 이방성 도전 시트(218)를 배선 기판(202)에 고정한다.
예를 들면 지지부(204)는, 배선 기판(202)의 이면으로부터 수직 방향으로 연신하여 설치되는 연신부(205)와, 연신부(205)의 하단에서, 고정링(220)을 계지하는 계지부(209)를 가져도 된다. 즉, 지지부(204)는, 고정링(220)을 지지함으로써, 고정링(220)에 고정된 멤브레인(222)를 지지하여도 된다.
지지부(204)는, 고정링(220)의 하단이, 배선 기판(202)의 하면으로부터 소정의 거리 이상은 될 수 없게, 배선 기판(202)의 하면으로부터 소정의 거리만 떨어진 위치로, 고정링(220)의 하단을 지지하여도 된다. 또한, 지지부(204)는, 배선 기판(202)에 설치된 나사 구멍(208) 및 지지부(204)에 설치된 나사 구멍(206)에 나사가 삽입되는 것으로, 배선 기판(202)에 고정되어도 된다. 나사 구멍(206)의 직경은, 나사 구멍(208)의 직경보다 커도 된다.
장치측 씰부(214)는, 멤브레인(222)의 배선 기판(202)측의 면의 주연부에 따라 설치되어, 멤브레인(222)에서의 배선 기판(202)측의 면의 주연부, 및 배선 기판(202)의 사이를 씰한다. 장치측 씰부(214)는, 탄성을 가지는 탄성 재료로 형성되어도 된다. 멤브레인(222)은, 웨이퍼측 이방성 도전 시트(218) 및 반도체 웨이퍼(300)의 사이에 설치된다. 멤브레인(222)는, 반도체 웨이퍼(300)의 단자와, 접속용 웨이퍼(630)의 웨이퍼측 패드(636)를 전기적으로 접속하는 범프 단자를 가져도 된다.
고정링(220)은, 멤브레인(222)을 장치측 씰부(214)에 대해서 고정한다. 도 3에 도시한 바와 같이, 각각의 이방성 도전 시트 및 각각의 웨이퍼와, 장치측 씰부(214)의 사이에는, 간극이 설치되어도 된다.
예를 들면 고정링(220)은, 멤브레인(222)에서의 반도체 웨이퍼(300)측의 면의 주연부에 따라 고리 형상으로 설치되어도 된다. 멤브레인(222)은, 고정링(220)과 실질적으로 동일 직경의 원 형상을 가지고 있어, 단부가 고정링(220)에 고정된다. 이러한 구성에 의해, 회로용 웨이퍼(610) 및 접속용 웨이퍼(630)를 중첩하여 시험용 웨이퍼 유닛(600)을 형성할 수 있다.
또한, 시험용 웨이퍼 유닛(600)의 멤브레인(222)은, 웨이퍼 트레이(226)에 재치된 반도체 웨이퍼(300)와 전기적으로 접속한다. 웨이퍼 트레이(226)는, 웨이퍼 스테이지(228)에 의해, 소정의 위치로 이동된다.
웨이퍼 트레이(226)는, 배선 기판(202)과 밀폐 공간을 형성하도록 설치된다. 본 예의 웨이퍼 트레이(226)는, 배선 기판(202), 장치측 씰부(214), 및 웨이퍼측 씰부(224)와, 밀폐 공간을 형성한다. 또한, 웨이퍼 트레이(226)는, 해당 밀폐 공간 측의 면에, 반도체 웨이퍼(300)를 재치한다.
웨이퍼측 씰부(224)는, 웨이퍼 트레이(226)의 표면에서, 멤브레인(222)의 주연부에 대응하는 영역에 따라 설치되어 멤브레인(222)에서의 웨이퍼 트레이측의 면의 주연부, 및 웨이퍼 트레이(226)의 사이를 씰한다. 웨이퍼측 씰부(224)는, 웨이퍼 트레이(226)의 표면에서 고리 형상으로 형성되어도 된다.
또한, 웨이퍼측 씰부(224)는, 웨이퍼 트레이(226)의 표면으로부터의 거리가 커짐에 따라, 고리 형상의 직경이 커지는 물결 형상으로 형성되어도 된다. 웨이퍼측 씰부(224)는, 멤브레인(222)에 눌렸을 경우에, 그 가압력에 따라 선단이 휘는 것으로, 멤브레인(222)과 반도체 웨이퍼(300)의 거리를 접근시킨다. 또한, 웨이퍼측 씰부(224)는, 멤브레인(222)에 눌리지 않은 상태에서의, 웨이퍼 트레이(226)의 표면으로부터의 높이가, 반도체 웨이퍼(300)의 높이 보다 높아지도록 형성된다.
감압부(234)는, 배선 기판(202), 웨이퍼 트레이(226), 장치측 씰부(214), 및 웨이퍼측 씰부(224)에 의해 형성되는, 배선 기판(202) 및 웨이퍼 트레이(226)의 사이의 밀폐 공간을 감압한다. 이에 의해 감압부(234)는, 웨이퍼 트레이(226)를 배선 기판(202)에 대해서 소정의 위치까지 접근시킨다. 웨이퍼 트레이(226)는, 해당 소정의 위치에 배치되는 것으로, 각각의 이방성 도전 시트에 가압력을 인가하여, 배선 기판(202), 회로용 웨이퍼(610), 접속용 웨이퍼(630), 멤브레인(222), 및 반도체 웨이퍼(300)를 전기적으로 접속시킨다.
또한, 웨이퍼측 씰부(224)는, 고정링(220)의 내측에서, 멤브레인(222)과 접촉하여도 된다. 이 경우, 멤브레인(222)에 의해, 밀폐 공간이, 배선 기판(202)측의 공간과 웨이퍼 트레이(226)측의 공간으로 나누어진다. 이 때문에, 멤브레인(222)에는, 이러한 공간을 접속하는 관통공(242)이 설치되는 것이 바람직하다. 또한, 장치측 이방성 도전 시트(212), 회로용 웨이퍼(610), 접속용 웨이퍼(630), 웨이퍼측 이방성 도전 시트(218)에도 마찬가지로, 관통공(213), 관통공(240), 관통공(219)이 설치되어도 된다.
또한, 장치측 이방성 도전 시트(212), 회로용 웨이퍼(610), 중간 이방성 도전 시트(252), 접속용 웨이퍼(630), 및 웨이퍼측 이방성 도전 시트(218)에도, 관통공이 설치되는 것이 바람직하다. 이러한 관통공은, 각각의 면 내에서 실질적으로 균등하게 분산 배치되는 것이 바람직하다. 이러한 구성에 의해, 밀폐 공간을 감압 하는 과정에서 흡기되는 공기는, 다수의 관통공에 의해 분산하여 유동한다.
이 때문에, 밀폐 공간을 감압하는 과정에서, 이방성 도전 시트에 걸리는 가압력이, 각각의 면 내에서 실질적으로 균등하게 분산되어, 감압 과정에서의 응력의 변형을 큰폭으로 저감 할 수 있다. 이 때문에, 웨이퍼의 분열, 이방성 도전 시트의 변형 등을 방지할 수 있다. 또한, 멤브레인(222)에 관통공(242)를 설치하는 것으로, 하나의 감압부(234)로, 배선 기판(202)측의 공간과 반도체 웨이퍼(300)측의 공간을 감압할 수 있어 이들을 전기적으로 접속할 수 있다.
또한, 감압부(234)는, 반도체 웨이퍼(300)를 웨이퍼 트레이(226)에 흡착시킨다. 본 예의 감압부(234)는, 밀폐 공간용의 감압기(236)와, 반도체 웨이퍼 용의 감압기(238)을 가진다. 또한, 웨이퍼 트레이(226)에는, 밀폐 공간용의 흡기 경로(232)와, 반도체 웨이퍼용의 흡기 경로(230)가 형성된다.
이러한 구성에 의해, 배선 기판(202)에 고정되는 접속용 웨이퍼(630)와 반도체 웨이퍼(300)를 전기적으로 접속할 수 있다. 그리고, 접속용 웨이퍼(630)와 반도체 웨이퍼(300)가 전기적으로 접속한 상태로, 밀폐 공간용의 흡기 경로(232)와 반도체 웨이퍼용의 흡기 경로(230)를 봉지하는 것으로, 접속용 웨이퍼(630)와 반도체 웨이퍼(300)를 고정한다.
도 4는, 시험용 웨이퍼 유닛(600)의 다른 예를 나타내는 도면이다. 본 예에서의 접속용 웨이퍼(630)에서는, 복수의 웨이퍼측 패드(636)를, 복수의 회로측 패드(632)와는 다른 패드 간격으로 형성한다. 즉, 본 예의 접속용 웨이퍼(630)는, 피치 변환 기판으로서도 기능한다. 예를 들면, 복수의 회로측 패드(632)는, 회로용 웨이퍼(610)의 이면 패드(620)와 대응하는 위치에 형성된다. 또한, 복수의 웨이퍼측 패드(636)는, 반도체 웨이퍼(300)의 패드(312)와 대응하는 위치에 형성된다. 이러한 구성에 의해, 패드 간격이 다른 회로용 웨이퍼(610)와 반도체 웨이퍼(300)를 전기적으로 접속할 수 있다.
또한, 본 예의 긴 비아 홀(634)은, 일단이 대응하는 웨이퍼측 패드(636)에 접속된다. 또한, 접속용 웨이퍼(630)에는, 복수의 피치 변환 배선(638) 및 복수의 중간 패드(640)가 더 형성된다. 복수의 중간 패드(640)는, 긴 비아 홀(634)의 타단과 접속하는 위치에 형성된다. 각각의 피치 변환 배선(638)은, 대응하는 긴 비아 홀(634)의 타단을, 중간 패드(640)를 통해서, 대응하는 회로측 패드(632)에 전기적으로 접속한다.
도 5는, 접속용 웨이퍼(630)의 다른 구조예를 나타내는 도면이다. 본 예에서의 접속용 웨이퍼(630)에는, 도 1 내지 도 4에 관련해 설명한 접속용 웨이퍼(630)의 구조에 더하여 복수의 스위치(642)가 더 형성된다. 복수의 스위치(642)는, 복수의 웨이퍼측 패드(636)와 일대일로 대응하여 설치되어도 된다.
각각의 스위치(642)는, 대응하는 웨이퍼측 패드(636)와 대응하는 시험 회로(616)를 전기적으로 접속하는지 여부를 스위칭한다. 스위치(642)는, 회로측 패드(632)와 중간 패드(640)의 사이에 설치되는 트랜지스터를 가져도 된다.
도 6은, 접속용 웨이퍼(630)의 다른 구조예를 나타내는 도면이다. 본 예에서의 접속용 웨이퍼(630)에는, 도 1 내지 도 4에 관련해 설명한 접속용 웨이퍼(630)의 구조에 더하여 스위치부(644)가 더 형성된다. 스위치부(644)는, 각각의 웨이퍼측 패드(636)에, 어느 시험 회로(616)를 전기적으로 접속할지를 스위칭한다. 본 예의 스위치부(644)는, 각각의 회로측 패드(632)를, 어느 중간 패드(640)에 접속할지를 스위칭하는 것으로, 웨이퍼측 패드(636) 및 시험 회로(616) 사이의 접속 관계를 스위칭하여도 된다.
도 7은, 시험 회로(616)의 기능 구성예를 나타내는 블록도이다. 시험 회로(616)는, 패턴 발생부(122), 파형 성형부(130), 드라이버(132), 콤퍼레이터(134), 타이밍 발생부(136), 논리 비교부(138), 특성 측정부(140), 및 전원 공급부(142)를 가진다. 또한, 시험 회로(616)는, 접속되는 반도체 칩(310)의 입출력 핀의 핀마다, 도 7에 도시된 구성을 가져도 된다. 이러한 구성은, 노광 등의 반도체 프로세스에 의해, 회로용 웨이퍼(610)에 형성되어도 된다.
패턴 발생부(122)는, 시험 신호의 논리 패턴을 생성한다. 본 예의 패턴 발생부(122)는, 패턴 메모리(124), 기대값 메모리(126), 및 페일 메모리(128)를 가진다. 패턴 발생부(122)는, 패턴 메모리(124)에 미리 격납된 논리 패턴을 출력하여도 된다. 패턴 메모리(124)는, 시험 개시 전에 제어 장치(10)로부터 주어지는 논리 패턴을 격납하여도 된다. 또한, 패턴 발생부(122)는, 미리 주어지는 알고리즘에 기초하여 해당 논리 패턴을 생성하여도 된다.
파형 성형부(130)는, 패턴 발생부(122)로부터 주어지는 논리 패턴에 기초하여, 시험 신호의 파형을 성형한다. 예를 들면 파형 성형부(130)는, 논리 패턴의 각논리값에 따른 전압을, 소정의 비트 기간씩 출력하는 것으로, 시험 신호의 파형을 성형하여도 된다.
드라이버(132)는, 파형 성형부(130)로부터 주어지는 파형에 따른 시험 신호를 출력한다. 드라이버(132)는, 타이밍 발생부(136)로부터 주어지는 타이밍 신호에 따라, 시험 신호를 출력하여도 된다. 예를 들면 드라이버(132)는, 타이밍 신호와 동일 주기의 시험 신호를 출력하여도 된다. 드라이버(132)는, 해당 시험 신호를, 대응하는 반도체 칩(310)에 공급한다.
콤퍼레이터(134)는, 반도체 칩(310)이 출력하는 응답 신호를 측정한다. 예를 들면 콤퍼레이터(134)는, 타이밍 발생부(136)로부터 주어지는 스트로브 신호에 따라 응답 신호의 논리값을 순차적으로 검출하는 것으로, 응답 신호의 논리 패턴을 측정하여도 된다.
논리 비교부(138)는, 콤퍼레이터(134)가 측정한 응답 신호의 논리 패턴에 기초하여, 대응하는 반도체 칩(310)의 양부를 판정하는 판정부로서 기능한다. 예를 들면 논리 비교부(138)는, 패턴 발생부(122)로부터 주어지는 기대값 패턴과 콤퍼레이터(134)가 검출한 논리 패턴이 일치하는지 여부에 의해, 반도체 칩(310)의 양부를 판정하여도 된다. 패턴 발생부(122)는, 기대값 메모리(126)에 미리 격납된 기대값 패턴을, 논리 비교부(138)에 공급하여도 된다. 기대값 메모리(126)는, 시험 개시 전에 제어 장치(10)로부터 주어지는 논리 패턴을 격납하여도 된다. 또한, 패턴 발생부(122)는, 미리 주어지는 알고리즘에 기초하여 해당 기대값 패턴을 생성하여도 된다.
페일 메모리(128)는, 논리 비교부(138)에서의 비교 결과를 격납한다. 예를 들면, 반도체 칩(310)의 메모리 영역을 시험하는 경우, 페일 메모리(128)은, 반도체 칩(310)의 어드레스마다, 논리 비교부(138)에서의 양부 판정 결과를 격납하여도 된다. 제어 장치(10)는, 페일 메모리(128)가 격납한 양부 판정 결과를 독출하여도 된다. 예를 들면, 시험 회로(616)는, 페일 메모리(128)가 격납한 양부 판정 결과를, 시험용 웨이퍼 유닛(600)의 외부의 제어 장치(10)에 출력하여도 된다.
또한, 특성 측정부(140)는, 드라이버(132)가 출력하는 전압 또는 전류의 파형을 측정한다. 예를 들면 특성 측정부(140)는, 드라이버(132)로부터 반도체 칩(310)에 공급하는 전류 또는 전압의 파형이, 소정의 사양을 충족하는지 여부에 기초하여, 반도체 칩(310)의 양부를 판정하는 판정부로서 기능하여도 된다.
전원 공급부(142)는, 반도체 칩(310)을 구동하는 전원 전력을 공급한다. 예를 들면 전원 공급부(142)는, 시험 중에 제어 장치(10)로부터 주어지는 전력에 따른 전원 전력을, 반도체 칩(310)에 공급하여도 된다. 또한, 전원 공급부(142)는, 시험 회로(616)의 각 구성 요소에 구동 전력을 공급하여도 된다.
시험 회로(616)가 이러한 구성을 가지는 것으로, 제어 장치(10)의 규모를 저감한 시험 시스템을 실현할 수 있다. 예를 들면 제어 장치(10)로서 범용의 퍼스널 컴퓨터 등을 이용할 수 있다.
이상, 발명을 실시의 형태를 이용해 설명했지만, 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그 같은 변경 또는 개량을 더한 형태도 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.
10???제어 장치 122???패턴 발생부
124???패턴 메모리 126???기대값 메모리
128???페일 메모리 130???파형 성형부
132???드라이버 134???콤퍼레이터
136???타이밍 발생부 138???논리 비교부
140???특성 측정부 142???전원 공급부
202???배선 기판 204???지지부
205???연신부 206???나사 구멍
208???나사 구멍 209???계지부
212???장치측 이방성 도전 시트 213???관통공
214???장치측 씰부 218???웨이퍼측 이방성 도전 시트
219???관통공 220???고정링
222???멤브레인 224???웨이퍼측 씰부
226???웨이퍼 트레이 228???웨이퍼 스테이지
230???흡기 경로 232???흡기 경로
234???감압부 236???감압기
238???감압기 240???관통공
242???관통공 252???중간 이방성 도전 시트
300???반도체 웨이퍼 310???반도체 칩
312???패드 226???웨이퍼 트레이
600???시험용 웨이퍼 유닛 610???회로용 웨이퍼
612???표면 패드 614???배선
616???시험 회로 618???짧은 비아 홀
620???이면 패드 630???접속용 웨이퍼
632???회로측 패드 634???긴 비아 홀
636???웨이퍼측 패드 638???피치 변환 배선
640???중간 패드 642???스위치
644???스위치부

Claims (9)

  1. 반도체 웨이퍼에 형성되는 복수의 반도체 칩을 시험하는 복수의 시험 회로가 설치된 시험용 웨이퍼 유닛을 제조하는 제조 방법에 있어서,
    회로용 웨이퍼에 상기 복수의 시험 회로를 형성하고,
    상기 회로용 웨이퍼보다 웨이퍼 두께가 두꺼운 접속용 웨이퍼에서 소정의 면에, 상기 복수의 시험 회로와 전기적으로 접속되어야 할 복수의 회로측 패드를 형성하고, 상기 소정의 면의 이면에, 상기 복수의 반도체 칩과 전기적으로 접속되어야 할 복수의 웨이퍼측 패드를 형성하며, 상기 복수의 회로측 패드 및 상기 복수의 웨이퍼측 패드를 전기적으로 접속하는 복수의 제1 비아 홀을 형성하고,
    상기 회로용 웨이퍼 및 상기 접속용 웨이퍼를 중첩시킴으로써, 상기 복수의 시험 회로와 상기 복수의 회로측 패드를 전기적으로 접속시켜 상기 시험용 웨이퍼 유닛을 형성하는,
    제조 방법.
  2. 제1항에 있어서,
    상기 접속용 웨이퍼의 상기 복수의 웨이퍼측 패드를, 상기 복수의 회로측 패드와는 다른 패드 간격으로 형성하고,
    각각의 상기 제1 비아 홀을, 일단이 대응하는 상기 웨이퍼측 패드에 접속하도록 형성하고,
    각각의 상기 제1 비아 홀의 타단을, 대응하는 상기 회로측 패드에 전기적으로 접속하는 피치 변환 배선을, 상기 접속용 웨이퍼에 더 형성하는,
    제조 방법.
  3. 제1항에 있어서,
    각각의 상기 웨이퍼측 패드와, 대응하는 상기 시험 회로를 전기적으로 접속하는지 여부를 스위칭하는 스위치를, 상기 접속용 웨이퍼에 더 형성하는,
    제조 방법.
  4. 제1항에 있어서,
    각각의 상기 웨이퍼측 패드에, 어느 상기 시험 회로를 전기적으로 접속할지를 스위칭하는 스위치를, 상기 접속용 웨이퍼에 더 형성하는,
    제조 방법.
  5. 제1항에 있어서,
    상기 복수의 시험 회로를, 상기 회로용 웨이퍼의 소정의 면에 형성하고,
    상기 소정의 면의 이면에 설치된 복수의 패드와, 상기 복수의 시험 회로를 전기적으로 접속하는 복수의 제2 비아 홀을, 상기 회로용 웨이퍼에 더 형성하는,
    제조 방법.
  6. 제5항에 있어서,
    상기 제2 비아 홀에 도전 재료를 성막하는 시간은, 상기 제1 비아 홀에 도전 재료를 성막하는 시간 보다도 짧은,
    제조 방법.
  7. 제1항에 있어서,
    상기 회로용 웨이퍼 및 상기 접속용 웨이퍼로서 기판 재료가 동일한 웨이퍼를 이용하는,
    제조 방법.
  8. 제1항에 있어서,
    상기 회로용 웨이퍼 및 상기 접속용 웨이퍼로서 직경이 동일한 웨이퍼를 이용하는,
    제조 방법.
  9. 반도체 웨이퍼에 형성되는 복수의 반도체 칩을 시험하는 복수의 시험 회로가 설치된 시험용 웨이퍼 유닛에 있어서,
    상기 복수의 시험 회로가 형성된 회로용 웨이퍼; 및
    소정의 면에, 상기 복수의 시험 회로와 전기적으로 접속되어야 할 복수의 회로측 패드가 형성되고, 상기 소정의 면의 이면에, 상기 복수의 반도체 칩과 전기적으로 접속되어야 할 복수의 웨이퍼측 패드가 형성되며, 상기 복수의 회로측 패드 및 상기 복수의 웨이퍼측 패드를 전기적으로 접속하는 복수의 제1 비아 홀이 형성된, 상기 회로용 웨이퍼보다 웨이퍼 두께가 두꺼운 접속용 웨이퍼
    를 포함하는,
    시험용 웨이퍼 유닛.
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