KR101123802B1 - 반도체 칩 - Google Patents

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Abstract

반도체 칩이 개시되어 있다. 반도체 칩은 패드부가 형성된 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩 몸체; 상기 패드부에 연결되며 상기 반도체 칩 몸체를 관통하여 형성된 관통전극; 및 상기 관통전극에 연결되어 상기 패드부와 관통전극의 전기적 접촉 여부를 판별하는 판별부;를 포함한다.

Description

반도체 칩{SEMICONDUCTOR CHIP}
본 발명은 테스트 회로가 내장된 반도체 칩에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
이러한 반도체 패키지는 금속 와이어를 이용하여 전기적 연결을 시켜주는 방식이 주류를 이루어 왔었다.
그러나, 최근에는 금속 와이어를 이용한 반도체 패키지에서의 문제를 극복함과 아울러 반도체 패키지의 전기적인 특성 열화 방지 및 소형화가 가능하도록 하기 위해 관통전극(through electrode)을 이용한 반도체 패키지에 대한 연구가 활발히 진행되고 있다.
관통전극을 이용한 반도체 패키지는 전기적인 연결이 관통전극을 통하여 이루어지기 때문에 전기적인 열화가 방지되고 반도체 칩의 동작 속도가 향상될 뿐만 아니라 소형화에 적극적으로 대응할 수 있는 장점이 있다.
일반적으로, 관통전극을 갖는 반도체 칩은 관통전극을 갖지 않는 반도체 칩에 비해 월등히 많은 수의 패드들을 가지기 때문에 기존의 프로브(probe) 방식으로 테스트하기 위해서는 패드들의 피치에 대한 제한이 있어 패드들 간의 간격이 좁아지는 미세 피치에 적용하는 데 어려움이 따른다. 특히, 고속 동작을 목적으로 하는 메모리 칩들을 갖는 웨이퍼는 수백 ~ 수천개의 패드들이 서로 내부적으로 연결되어 있기 때문에 패드들과 관통전극들 간의 전기적 연결 테스트를 개별적으로 수행하는 것이 불가능한 상황이다.
이에 대한 대안으로 테스트 보드를 별도로 제작하려는 노력이 이루어지고는 있으나, 이 경우 프로그램의 구현 및 장비 제작이 어렵고, 테스트 시간을 증가시켜 생산 수율을 저해하는 등의 문제가 있다.
본 발명은 패드부와 관통전극의 전기적 연결 여부를 판별할 수 있는 테스트 회로가 내장된 반도체 칩을 제공한다.
본 발명의 일 실시예에 따른 반도체 칩은 패드부가 형성된 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩 몸체; 상기 패드부에 연결되며 상기 반도체 칩 몸체를 관통하여 형성된 관통전극; 및 상기 관통전극에 연결되어 상기 패드부와 관통전극의 전기적 접촉 여부를 판별하는 판별부;를 포함하는 것을 특징으로 한다.
상기 판별부는, 상기 일면 또는 타면에 배치된 판별 소자; 및 상기 판별 소자와 상기 관통전극을 연결하는 테스트 연결배선;을 갖는 것을 특징으로 한다.
상기 판별 소자는 발광 소자, 열전 소자 및 압전 소자 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 테스트 연결배선은, 상기 판별 소자의 일단과 관통전극을 연결하는 제1 테스트 연결배선; 및 상기 판별 소자의 일단에 대향하는 타단에 연결되어 그라운드 처리된 제2 테스트 연결배선;을 갖는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 칩은 패드부들이 형성된 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩 몸체; 상기 패드부들 상호 간을 연결하는 연결배선; 상기 반도체 칩 몸체 내의 패드부들 하부에 각각 배치된 테스트 패드들; 상기 패드부들에 연결되며 상기 반도체 칩 몸체의 타면으로부터 상기 테스트 패드들을 각각 관통하여 형성된 관통전극들; 및 상기 패드부들과 관통전극들의 전기적 접촉 여부를 판별하는 판별부들;을 포함하는 것을 특징으로 한다.
상기 판별부는, 상기 일면 또는 타면에 배치된 판별 소자; 및 상기 판별 소자와 상기 테스트 패드들을 연결하는 테스트 연결배선;을 갖는 것을 특징으로 한다.
상기 판별 소자는 발광 소자, 열전 소자 및 압전 소자 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 테스트 연결배선은, 상기 판별 소자의 일단과 관통전극을 연결하는 제1 테스트 연결배선; 및 상기 판별 소자의 일단에 대향하는 타단에 연결되어 그라운드 처리된 제2 테스트 연결배선;을 갖는 것을 특징으로 한다.
상기 연결배선은, 평면상으로 볼 때, 시리얼 형태로 배치되어 상기 패드부들 모두와 연결된 것을 특징으로 한다.
상기 연결배선은 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로로 이루어진 것을 특징으로 한다.
상기 반도체 칩 몸체는 상기 테스트 연결배선들의 일부분을 노출시키는 개구들을 갖는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 칩은 패드부들이 형성된 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩 몸체; 상기 패드부들 상호 간을 연결하는 연결배선; 상기 반도체 칩 몸체의 타면에 각각 형성된 테스트 패드들; 상기 패드부들에 각각 연결되며 상기 반도체 칩 몸체의 타면으로부터 상기 테스트 패드들을 관통하도록 형성된 관통전극들; 및 상기 패드부들과 관통전극들의 전기적 접촉 여부를 판별하는 판별부들;을 포함하는 것을 특징으로 한다.
상기 판별부는, 상기 일면 또는 타면에 배치된 판별 소자; 및 상기 판별 소자와 상기 관통전극을 연결하는 테스트 연결배선;을 갖는 것을 특징으로 한다.
상기 판별 소자는 발광 소자, 열전 소자 및 압전 소자 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 테스트 연결배선은, 상기 판별 소자의 일단과 관통전극을 연결하는 제1 테스트 연결배선; 및 상기 판별 소자의 일단에 대향하는 타단에 연결되어 그라운드 처리된 제2 테스트 연결배선;을 갖는 것을 특징으로 한다.
상기 연결배선은, 평면상으로 볼 때, 시리얼 형태로 배치되어 상기 패드부들 모두와 연결된 것을 특징으로 한다.
상기 연결배선은 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로로 이루어진 것을 특징으로 한다.
상기 관통전극들은 데이터 신호 또는 파워 신호를 인가받는 것을 특징으로 한다.
상기 관통전극들 중 상기 데이터 신호를 인가받는 관통전극들의 주변에 배치된 리페어용 관통전극들을 더 포함하는 것을 특징으로 한다.
상기 관통전극과 상기 리페어용 관통전극이 상호 연결되도록 형성된 것을 특징으로 한다.
본 발명은 관통전극에 연결된 판별부를 추가 탑재하는 것을 통해 관통전극과 패드부의 전기적 접촉 여부를 용이하게 테스트할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 3 및 도 4는 도 2의 반도체 칩의 일면을 나타낸 각각의 평면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 칩의 테스트 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 8은 도 7의 반도체 칩의 일면을 나타낸 평면도이다.
도 9는 접촉 불량이 발생된 반도체 칩을 리페어한 상태를 나타낸 단면도이다.
도 10은 도 9의 반도체 칩의 타면을 나타낸 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 칩에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 칩을 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 칩(100)은 반도체 칩 몸체(101), 관통전극(130) 및 판별부(150)를 포함한다.
반도체 칩 몸체(101)는 일면(101a) 및 상기 일면(101a)에 대향하는 타면(101b)을 가지며, 상기 일면(101a)에 배치된 패드부(110) 및 상기 패드부(110)와 연결되도록 형성된 회로부(170)를 구비한다.
상기 패드부(110)는 반도체 칩 몸체(101)의 일면(101a)에 배치된 본딩패드(112) 및 상기 본딩패드(112) 상에 형성된 접속부재(114)를 포함할 수 있다. 상기 접속부재(114)는 솔더 또는 범프를 포함할 수 있다. 상기 회로부(170)는 데이터를 저장하기 위한 데이터 저장부(도시안함) 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부(도시안함)를 포함할 수 있다.
관통전극(130)은 패드부(110)에 연결되도록 반도체 칩 몸체(101)를 관통하여 형성된다. 이러한 관통전극(130)은 반도체 칩 몸체(101)의 타면(101b)으로부터 일면(101a)을 관통하도록 형성될 수 있다. 이와 다르게, 상기 패드부(110)는 반도체 칩 몸체(101)의 타면(101b)에 배치될 수 있고, 이 경우 관통전극(130)은 반도체 칩 몸체(101)의 일면(101a)으로부터 타면(101b)을 관통하도록 형성될 수 있다.
판별부(150)는 관통전극(130)에 연결되어 패드부(110)와 관통전극(130)의 전기적 접촉 여부를 판별한다. 이러한 판별부(150)는 반도체 칩 몸체(101)의 일면(101a) 또는 타면(101b)에 배치된 판별 소자(152) 및 상기 판별 소자(152)와 관통전극(130)을 연결하는 테스트 연결배선(154)을 갖는다.
상기 테스트 연결배선(154)은 판별 소자(152)의 일단과 관통전극(130)을 연결하는 제1 테스트 연결배선(154a) 및 상기 판별 소자(152)의 일단에 대향하는 타단에 연결되어 그라운드 처리된 제2 테스트 연결배선(154b)을 가질 수 있다. 상기 판별 소자(152)는 발광 소자, 열전 소자 및 압전 소자 중 어느 하나를 포함할 수 있다.
따라서, 본 발명의 제1 실시예에 따른 반도체 칩은 관통전극에 연결된 판별부를 추가 탑재하는 것을 통해 관통전극과 패드부의 전기적 접촉 여부를 용이하게 테스트할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 칩을 나타낸 단면도이고, 도 3 및 도 4는 도 2의 반도체 칩의 일면을 나타낸 각각의 평면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 칩(200)은 반도체 칩 몸체(201), 연결배선(220), 관통전극(230)들 및 판별부(250)들을 포함한다. 이에 더불어, 반도체 칩(200)은 테스트 패드(240)들을 더 포함할 수 있다.
반도체 칩 몸체(201)는 일면(201a) 및 상기 일면(201a)에 대향하는 타면(201b)을 가지며, 상기 일면(201a)에 배치된 패드부(210)들 및 상기 패드부(210)들과 연결되도록 형성된 회로부(270)를 구비한다. 회로부(270)는 데이터를 저장하기 위한 데이터 저장부(도시안함) 및 상기 데이터 저장부에 저장된 데이터를 처리하기 위한 데이터 처리부(도시안함)를 포함할 수 있다.
상기 패드부(210)들은 반도체 칩 몸체(201)의 일면(201a)에 배치된 제1 본딩패드(212)들, 상기 제1 본딩패드(212)들 상에 각각 형성된 접속부재(214)들, 상기 반도체 칩 몸체(201) 내에 배치된 제2 본딩패드(216)들 및 상기 제1 본딩패드(212)들 및 제2 본딩패드(216)들을 각각 연결하는 비아패턴(218)들을 가질 수 있다. 상기 접속부재(214)는 솔더 또는 범프를 포함할 수 있다.
연결배선(220)은 패드부(210)들 상호 간이 등전위를 이루도록 모두 연결될 수 있으며, 이러한 연결배선(220)은 패드부(210)들의 제2 본딩패드(216)들과 전기적으로 연결하는 것이 바람직하다. 상기 연결배선(220)은, 도 3에 도시된 바와 같이, 평면상으로 볼 때 시리얼 형태로 배치되어 패드부(210)들과 모두 연결될 수 있다. 이와 다르게, 상기 연결배선(220)은, 도 4에 도시된 바와 같이, 평면상으로 볼 때 매트릭스 형태로 배치되어 패드부(210)들과 모두 연결될 수도 있다.
다시, 도 2를 참조하면, 테스트 패드(240)들은 반도체 칩 몸체(201) 내의 패드부(210)들 하부에 각각 배치될 수 있다. 상기 테스트 패드(240)들은, 예를 들면, 전도성이 우수한 구리를 포함할 수 있으며, 이러한 테스트 패드(240)들은 패드부(210)들과 전기적으로 절연되면서 패드부(210)들과 인접한 위치에 배치 설계하는 것이 바람직하다.
관통전극(230)들은 패드부(210)들에 연결되도록 반도체 칩 몸체(201)의 타면(201b)으로부터 테스트 패드(240)들을 각각 관통하도록 형성되며, 이 경우 관통전극(230)들과 테스트 패드(240)들은 측면 접촉을 이룰 수 있다.
판별부(250)들은 테스트 패드(240)들과 전기적으로 각각 연결되어 상기 패드부(210)들과 관통전극(230)들의 전기적 접촉 여부를 테스트한다. 상기 판별부(250)는 반도체 칩 몸체(201)의 일면(201a) 또는 타면(201b)에 배치된 판별 소자(252) 및 상기 판별 소자(252)와 테스트 패드(240)를 연결하는 테스트 연결배선(254)을 갖는다.
도면으로 상세히 제시하지는 않았지만, 상기 테스트 연결배선(254)은 판별 소자(252)의 일단과 테스트 패드(240)를 연결하는 제1 테스트 연결배선(도시안함) 및 상기 판별 소자(252)의 일단에 대향하는 타단에 연결되어 그라운드 처리된 제2 테스트 연결배선(도시안함)을 갖는다. 상기 판별 소자(252)는 관통전극(230)의 수와 동일한 수를 가질 수 있으며, 이러한 판별 소자(252)는 발광 소자, 열전 소자 및 압전 소자 중 어느 하나를 포함할 수 있다.
한편, 전술한 연결배선(220)은 판별부(250)들을 이용하여 관통전극(230)들과 패드부(210)들의 전기적 접촉 여부에 대한 테스트를 완료한 후 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로로 이루어질 수 있다. 따라서, 이러한 연결배선(220)은 테스트 완료 후에는 레이저를 이용한 선택적 및 물리적인 커팅으로 각각 분리되거나, 이와 다르게, 과전류에 의한 선택적인 커팅으로 전기적으로 각각 분리됨으로써 패드부(210)들 및 관통전극(230)들은 독립적인 전압을 인가받게 된다.
이에 대해서는 이하 첨부된 도면을 참조로 보다 구체적으로 설명하도록 한다.
도 5는 본 발명의 제2 실시예에 따른 반도체 칩의 테스트 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 칩(200)의 패드부(210)들 중 적어도 하나 이상의 패드부(210)에 컨택 지그(290)를 접촉시켜 전원을 인가하게 되면, 연결배선(220)에 의해 패드부(210)들은 모두 등전위를 이루게 된다.
예를 들어, 각 판별부(250)의 판별 소자(252)가 발광 소자라고 가정했을 때, 상기 관통전극(230)들과 패드부(210)들이 정상적으로 전기적 접촉이 이루어진 경우, 도면 좌측과 같이 상기 관통전극(230)에 연결된 발광 소자(252)는 빛을 발하게 되고, 상기 관통전극(230)과 패드부(210)가 비정상적으로 전기적 접촉이 이루어져 단선된 경우, 도면 우측의 F 부분과 같이 상기 단선된 관통전극(230)에 연결된 발광 소자(252)는 동작하지 않게 된다.
즉, 본 실시예의 반도체 칩(200)은 각 판별 소자(252)와 관통전극(230)이 1:1 대응되도록 설계되어 있기 때문에 외부에서 전원을 인가한 후 판별 소자(252)들이 배치된 반도체 칩 몸체(201)의 일면(201a)을 빛, 열 또는 진동 검출 장치를 이용하여 각 판별 소자(252)의 정상 동작 여부를 검출하는 것을 통해 각 관통전극(230)과 패드부(210) 간의 전기적 접촉 여부를 테스트할 수 있게 된다.
따라서, 본 실시예의 반도체 칩은 외부 전원에 대해 빛, 열 및 진동 중 어느 하나로 반응하는 판별부를 매개로 패드부와 관통전극의 전기적 접촉 여부를 테스트하기 때문에 종래의 프로브 테스트(probe test)와 비교하여 높은 응답속도를 가질 뿐만 아니라, 전류나 전원을 읽어 들일 필요가 없어 테스트 신뢰성을 향상시킬 수 있다.
또한, 본 실시예에서는 패드부들의 일부에만 전원을 인가하는 것으로 반도체 칩 몸체 내에 배치된 테스트 회로를 한꺼번에 동작시킬 수 있기 때문에 프로브 테스트를 하기 위한 패드 피치에 대한 제한이 없어 미세 피치에서도 패드부와 관통전극의 전기적 접촉 여부를 용이하게 테스트할 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 칩을 나타낸 단면도이다. 본 발명의 제3 실시예에 따른 반도체 칩은 제2 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는바, 중복된 설명은 생략하고 차이점에 대해 간략히 설명하도록 한다.
도 6을 참조하면, 본 발명의 제3 실시예에 따른 반도체 칩(300)과 같이, 반도체 칩 몸체(301)는 테스트 연결배선(354)의 일부분을 노출시키는 제1 개구(360)들 및 연결배선(320)의 일부분을 노출시키는 제2 개구(362)들을 가질 수 있다.
이때, 상기 패드부(310)들과 관통전극(330)들의 전기적 접촉 여부에 대한 테스트 공정을 완료한 후 양품 판정으로 선별된 반도체 칩(300)의 테스트 연결배선(354) 및 연결배선(320)은 제1 개구(360)들 및 제2 개구(362)들을 따라 레이저 커팅 유닛(도시안함)으로 커팅하여 각각 분리시키게 된다. 만약, 연결배선(320)을 레이저 커팅이 아닌 전기적 커팅으로 절단할 경우 제2 개구(362)들은 형성하지 않아도 무방하다.
또한, 상기 관통전극(330)들은 반도체 칩 몸체(301)의 타면(301b)으로부터 일면(301a)을 관통하도록 형성된 관통부(330a) 및 상기 관통부(330a)로부터 반도체 칩 몸체(301)의 타면(301b)으로 연장된 연장부(330b)를 가질 수 있다.
전술한 제1 내지 제3 실시예들에 따른 반도체 칩들은 패드부들과 관통전극들의 전기적 접촉 여부를 판별하는 것을 주요 목적으로 한다.
이하에서는 반도체 칩을 자체적으로 리페어할 수 있는 반도체 칩에 대해 설명하도록 한다.
도 7은 본 발명의 제4 실시예에 따른 반도체 칩을 나타낸 단면도이고, 도 8은 도 7의 반도체 칩의 일면을 나타낸 평면도이다. 도 9는 접촉 불량이 발생된 반도체 칩을 리페어한 상태를 나타낸 단면도이고, 도 10은 도 9의 반도체 칩의 타면을 나타낸 평면도이다.
본 발명의 제4 실시예에 따른 반도체 칩은 제2 실시예에 따른 반도체 칩과 실질적으로 동일한 구성을 갖는바, 중복된 설명은 생략하고 차이점에 대해 간략히 설명하도록 한다.
도 7을 참조하면, 본 발명의 제4 실시예에 따른 반도체 칩(400)과 같이, 테스트 패드(440)들 및 판별부(450)들은 반도체 칩 몸체(401)의 타면(401b)에 각각 형성될 수 있다. 이 경우, 관통전극(430)들은 패드부(410)들과 연결되도록 반도체 칩 몸체(401)의 타면(401b)으로부터 테스트 패드(440)들을 관통하도록 형성될 수 있다. 이에 더불어, 상기 반도체 칩(400)은 리페어용 관통전극(435)들을 더 가질 수 있다.
상기 리페어용 관통전극(435)들은 관통전극(430)들 주변에서 반도체 칩 몸체(401)의 일면(401a) 및 타면(401b)을 관통하도록 형성될 수 있다. 이러한 리페어용 관통전극(435)들은 관통전극(430)들 중 전기적 접촉 불량이 발생된 임의의 관통전극(430)을 리페어하기 위해 형성된 것으로, 상기 관통전극(430)들과 동일한 직경을 가질 수 있다. 이와 다르게, 상기 리페어용 관통전극(435)과 관통전극(430)은 서로 상이한 직경을 갖도록 형성될 수도 있다.
한편, 도 7 및 도 8을 참조하면, 연결배선(420)은 패드부(410)들 상호 간 및 상기 패드부(410)과 리페어용 관통전극(435)을 연결하도록 형성된다. 상기 연결배선(420)은, 평면상으로 볼 때, 시리얼 또는 매트릭스 형태로 배치되어 패드부(410)들 및 리페어용 관통전극(435)들과 모두 연결될 수 있다. 이러한 연결배선(420)은 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로로 이루어질 수 있다.
상기 관통전극(430)들 및 패드부(410)들은 반도체 칩 몸체(401)의 중앙을 따라 2줄로 배치될 수 있다. 이와 다르게, 관통전극(430)들 및 패드부(410)들은 반도체 칩 몸체(401)의 양측 가장자리를 따라 각각 배치되거나, 또는, 반도체 칩 몸체(401)의 중앙을 따라 1줄로 배치될 수도 있다.
이러한 관통전극(430)들 및 패드부(410)들은 데이터 신호 또는 파워 신호를 인가받는다. 예를 들면, 제1 내지 제3 및 제6 내지 제8열에 배치된 관통전극(430)들 및 이들에 접촉된 패드부(410)들로는 파워 신호가 인가될 수 있고, 제4 및 제5열에 배치된 관통전극(430)들 및 이들에 접촉된 패드부(410)들로는 데이터 신호가 인가될 수 있다. 일반적으로, 파워 신호가 인가되는 관통전극(430)들 중 일부가 패드부(410)들과 접촉 불량이 발생하더라도 반도체 칩(400)의 동작에 직접적인 영향을 미치지 않으나, 데이터 신호가 인가되는 관통전극(430)들 중 일부가 패드부(410)들과 접촉 불량이 발생할 경우 반도체 칩(400)의 동작에 치명적인 결함을 유발할 수 있다.
따라서, 데이터 신호가 인가되는 관통전극(430)들 중 일부가 패드부(410)들과의 접촉 불량이 발생한 경우에는 리페어용 관통전극(435)들을 매개로 리페어하는 것이 바람직하다. 이러한 리페어용 관통전극(435)들은 상기 데이터 신호를 인가받는 관통전극(430)들과 동일한 수를 갖거나, 또는 이보다 적은 수를 갖도록 형성하는 것이 바람직하다.
이에 대해서는 도 9 및 도 10을 참조로 설명하면, 상기 패드부(410)들 및 관통전극(430)들의 전기적 접촉 여부를 테스트한 결과, 이들 중 데이터 신호를 인가받는 관통전극(430)과 이에 접촉된 패드부(410) 간의 전기적 접촉 불량이 발생한 G 부분에 배치된 관통전극(430)은 리페어 배선(480)을 매개로 리페어용 관통전극(435)에 리페어하게 된다. 이러한 리페어 배선(480)은 그의 일단을 관통전극(430)에 연결하고, 상기 일단에 대향하는 타단을 리페어용 관통전극(435)에 연결함으로써, 접촉 불량이 발생한 관통전극(430)을 리페어용 관통전극(435)에 리페어하게 된다.
이러한 리페어 배선(480)은 반도체 칩 몸체(401)의 일면(401a) 또는 타면(401b)에 배치될 수 있으며, 도금 공정으로 형성된 금속 패턴이나 금속 와이어가 이용될 수 있다.
리페어 공정을 완료한 후에는 레이저 또는 전기적 커팅에 의해 연결배선(420)을 선택적으로 각각 절단시킨다. 이때, 상기 연결배선(420)은 리페어 배선(480)을 매개로 리페어된 리페어용 관통전극(435)과 패드부(410)를 연결하는 부분을 제외한 패드부(410)들, 관통전극(430)들 및 리페어용 관통전극(435)을 연결하는 부분들을 독립적으로 모두 분리시키는 것이 바람직하다.
따라서, 본 발명의 제4 실시예에서는 패드부와 관통전극의 전기적 접촉 불량에 대비한 리페어용 관통전극을 추가 형성하는 것을 통해 생산 수율을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (20)

  1. 패드부가 형성된 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩 몸체;
    상기 패드부에 연결되며 상기 반도체 칩 몸체를 관통하여 형성된 관통전극; 및
    상기 반도체 칩 몸체의 일면 및 타면 중 어느 하나에 배치된 판별 소자와, 상기 판별 소자와 상기 관통전극을 연결하는 테스트 연결배선을 포함하며, 상기 패드부와 관통전극의 전기적 접촉 여부를 판별하는 판별부;
    를 포함하는 반도체 칩.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 판별 소자는 발광 소자, 열전 소자 및 압전 소자 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서,
    상기 테스트 연결배선은,
    상기 판별 소자의 일단과 관통전극을 연결하는 제1 테스트 연결배선; 및
    상기 판별 소자의 일단에 대향하는 타단에 연결되어 그라운드 처리된 제2 테스트 연결배선;
    을 갖는 것을 특징으로 하는 반도체 칩.
  5. 패드부들이 형성된 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩 몸체;
    상기 패드부들 상호 간을 연결하는 연결배선;
    상기 반도체 칩 몸체 내의 패드부들 하부에 각각 배치된 테스트 패드들;
    상기 패드부들에 연결되며 상기 반도체 칩 몸체의 타면으로부터 상기 테스트 패드들을 각각 관통하여 형성된 관통전극들; 및
    상기 패드부들과 관통전극들의 전기적 접촉 여부를 판별하는 판별부들;
    을 포함하는 반도체 칩.
  6. 제 5 항에 있어서,
    상기 판별부는,
    상기 일면 또는 타면에 배치된 판별 소자; 및
    상기 판별 소자와 상기 테스트 패드들을 연결하는 테스트 연결배선;
    을 갖는 것을 특징으로 하는 반도체 칩.
  7. 제 6 항에 있어서,
    상기 판별 소자는 발광 소자, 열전 소자 및 압전 소자 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 칩.
  8. 제 6 항에 있어서,
    상기 테스트 연결배선은,
    상기 판별 소자의 일단과 관통전극을 연결하는 제1 테스트 연결배선; 및
    상기 판별 소자의 일단에 대향하는 타단에 연결되어 그라운드 처리된 제2 테스트 연결배선;
    을 갖는 것을 특징으로 하는 반도체 칩.
  9. 제 5 항에 있어서,
    상기 연결배선은, 평면상으로 볼 때, 시리얼 형태로 배치되어 상기 패드부들 모두와 연결된 것을 특징으로 하는 반도체 칩.
  10. 제 5 항에 있어서,
    상기 연결배선은 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로로 이루어진 것을 특징으로 하는 반도체 칩.
  11. 제 5 항에 있어서,
    상기 반도체 칩 몸체는 상기 테스트 연결배선들의 일부분을 노출시키는 개구들을 갖는 것을 특징으로 하는 반도체 칩.
  12. 패드부들이 형성된 일면 및 상기 일면에 대향하는 타면을 갖는 반도체 칩 몸체;
    상기 패드부들 상호 간을 연결하는 연결배선;
    상기 반도체 칩 몸체의 타면에 각각 형성된 테스트 패드들;
    상기 패드부들에 각각 연결되며 상기 반도체 칩 몸체의 타면으로부터 상기 테스트 패드들을 관통하도록 형성된 관통전극들; 및
    상기 패드부들과 관통전극들의 전기적 접촉 여부를 판별하는 판별부들;
    을 포함하는 반도체 칩.
  13. 제 12 항에 있어서,
    상기 판별부는,
    상기 일면 또는 타면에 배치된 판별 소자; 및
    상기 판별 소자와 상기 관통전극을 연결하는 테스트 연결배선;
    을 갖는 것을 특징으로 하는 반도체 칩.
  14. 제 13 항에 있어서,
    상기 판별 소자는 발광 소자, 열전 소자 및 압전 소자 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 칩.
  15. 제 13 항에 있어서,
    상기 테스트 연결배선은,
    상기 판별 소자의 일단과 관통전극을 연결하는 제1 테스트 연결배선; 및
    상기 판별 소자의 일단에 대향하는 타단에 연결되어 그라운드 처리된 제2 테스트 연결배선;
    을 갖는 것을 특징으로 하는 반도체 칩.
  16. 제 12 항에 있어서,
    상기 연결배선은, 평면상으로 볼 때, 시리얼 형태로 배치되어 상기 패드부들 모두와 연결된 것을 특징으로 하는 반도체 칩.
  17. 제 12 항에 있어서,
    상기 연결배선은 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로로 이루어진 것을 특징으로 하는 반도체 칩.
  18. 제 12 항에 있어서,
    상기 관통전극들은 데이터 신호 또는 파워 신호를 인가받는 것을 특징으로 하는 반도체 칩.
  19. 제 18 항에 있어서,
    상기 관통전극들 중 상기 데이터 신호를 인가받는 관통전극들의 주변에 배치된 리페어용 관통전극들을 더 포함하는 것을 특징으로 하는 반도체 칩.
  20. 제 19 항에 있어서,
    상기 관통전극과 상기 리페어용 관통전극이 상호 연결되도록 형성된 것을 특징으로 하는 반도체 칩.
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