JP2002076075A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 空きになっているＩ／Ｏ領域上の最上層配線
層を利用して検査用パッド等を形成するようにして、チ
ップサイズを縮小できるようにする。 【解決手段】 シリコンウェハ１の上面にある絶縁膜２
上にてＩ／Ｏ領域１７から引き出された下層配線層３が
チップ周辺に向けて延在している。下層配線層３の上面
は層間絶縁膜５により覆われており、層間絶縁膜５に形
成されたスルーホール１４を介して下層配線層３はバン
プ用パッド６に接続されている。そのバンプ用パッド６
は、上層配線層７によりＩ／Ｏ領域１７上に形成された
検査用パッド８に接続されている。これらバンプ用パッ
ド６および検査用パッド８の直上は、選択的にパッシベ
ーション膜１２が開口され、そのバンプ用パッド６上に
バリア層９を介してバンプ１０が形成される。また、検
査用パッド８にプローブ１１を接触して半導体ウェハ
（チップ）をテストする。
層を利用して検査用パッド等を形成するようにして、チ
ップサイズを縮小できるようにする。 【解決手段】 シリコンウェハ１の上面にある絶縁膜２
上にてＩ／Ｏ領域１７から引き出された下層配線層３が
チップ周辺に向けて延在している。下層配線層３の上面
は層間絶縁膜５により覆われており、層間絶縁膜５に形
成されたスルーホール１４を介して下層配線層３はバン
プ用パッド６に接続されている。そのバンプ用パッド６
は、上層配線層７によりＩ／Ｏ領域１７上に形成された
検査用パッド８に接続されている。これらバンプ用パッ
ド６および検査用パッド８の直上は、選択的にパッシベ
ーション膜１２が開口され、そのバンプ用パッド６上に
バリア層９を介してバンプ１０が形成される。また、検
査用パッド８にプローブ１１を接触して半導体ウェハ
（チップ）をテストする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、さらに詳しくは、バンプ構造の電極と検査用パッ
ドを有する半導体集積回路に関するものである。
関し、さらに詳しくは、バンプ構造の電極と検査用パッ
ドを有する半導体集積回路に関するものである。
【０００２】
【従来の技術】ウェハプロセスが終了した後、ウェハ上
に形成された各半導体集積回路に対するテストがウェハ
状態のまま行われる。この際に、外部端子がバンプ構造
の電極として形成されている場合には、柔らかいバンプ
に直接プローブ針を接触させるとバンプに傷が付くた
め、バンプ付きの電極（パッド）に電気的に接続された
検査用パッドを形成しておき、これにプローブを接触さ
せて検査が行われる。
に形成された各半導体集積回路に対するテストがウェハ
状態のまま行われる。この際に、外部端子がバンプ構造
の電極として形成されている場合には、柔らかいバンプ
に直接プローブ針を接触させるとバンプに傷が付くた
め、バンプ付きの電極（パッド）に電気的に接続された
検査用パッドを形成しておき、これにプローブを接触さ
せて検査が行われる。
【０００３】図６は、バンプ用パッドと検査用パッドが
個別に形成されているこの種従来例を示す平面図であ
る。チップの外周に沿ってＩ／Ｏ領域１７が設けられて
おり、このＩ／Ｏ領域１７からＩ／Ｏ領域の素子に接続
された下層配線層３がＩ／Ｏ領域１７の外側に向けて引
き出されている。この下層配線層３は層間絶縁膜に覆わ
れており、その層間絶縁膜上には上層配線層を用いてバ
ンプ用パッド６と検査用パッド８とが形成されている。
そして、バンプ用パッド６と検査用パッド８とは、それ
ぞれ層間絶縁膜に形成されたスルーホールを介して下層
配線層３と接続されている。上層配線層上はパッシベー
ション膜によって覆われているが、バンプ用パッド６お
よび検査用パッド８の直上は、選択的にパッシベーショ
ン膜が開口され、そのバンプ用パッド６上にバリア層を
介してバンプ１０が形成されている。また、検査用パッ
ド８には、パッシベーション膜１２に形成された開口を
通してプローブ１１を接触させることができる。
個別に形成されているこの種従来例を示す平面図であ
る。チップの外周に沿ってＩ／Ｏ領域１７が設けられて
おり、このＩ／Ｏ領域１７からＩ／Ｏ領域の素子に接続
された下層配線層３がＩ／Ｏ領域１７の外側に向けて引
き出されている。この下層配線層３は層間絶縁膜に覆わ
れており、その層間絶縁膜上には上層配線層を用いてバ
ンプ用パッド６と検査用パッド８とが形成されている。
そして、バンプ用パッド６と検査用パッド８とは、それ
ぞれ層間絶縁膜に形成されたスルーホールを介して下層
配線層３と接続されている。上層配線層上はパッシベー
ション膜によって覆われているが、バンプ用パッド６お
よび検査用パッド８の直上は、選択的にパッシベーショ
ン膜が開口され、そのバンプ用パッド６上にバリア層を
介してバンプ１０が形成されている。また、検査用パッ
ド８には、パッシベーション膜１２に形成された開口を
通してプローブ１１を接触させることができる。
【０００４】図７は、バンプ用パッドと検査用パッドが
一体的に形成されている他の従来例の平面図である。本
従来例の図６に示した先の従来例と相違する点は、検査
用パッド８がバンプ用パッド６と一体に形成されている
点である。すなわち、Ｉ／Ｏ領域１７より引き出された
下層配線層３は、下層配線層上を覆う層間絶縁膜に開設
されたスルーホールを介してバンプ用パッド６と接続さ
れており、そしてそのバンプ用パッド６はＩ／Ｏ領域１
７と反対方向に延長されて検査用パッド８となってい
る。
一体的に形成されている他の従来例の平面図である。本
従来例の図６に示した先の従来例と相違する点は、検査
用パッド８がバンプ用パッド６と一体に形成されている
点である。すなわち、Ｉ／Ｏ領域１７より引き出された
下層配線層３は、下層配線層上を覆う層間絶縁膜に開設
されたスルーホールを介してバンプ用パッド６と接続さ
れており、そしてそのバンプ用パッド６はＩ／Ｏ領域１
７と反対方向に延長されて検査用パッド８となってい
る。
【０００５】なお、上記したようなバンプ用パッドと検
査用パッドとを備えた半導体集積回路は、例えば特開平
５−１２９３０５号、特開平６−３０２６６１号、特開
平７−２０１８６５号、特開平８−６４６３３号等によ
り、公知となっている。
査用パッドとを備えた半導体集積回路は、例えば特開平
５−１２９３０５号、特開平６−３０２６６１号、特開
平７−２０１８６５号、特開平８−６４６３３号等によ
り、公知となっている。
【０００６】
【発明が解決しようとする課題】上述した、バンプ用パ
ッドの外に検査用パッドを用意する方式は、バンプを傷
つけなくて済むため、実装基板上に搭載した際の接続の
信頼性を向上させることができるという利点はあるもの
の、バンプ用パッドの外にウェハ状態でのチップテスト
のためだけに用いる検査用パッドが必要となるため、チ
ップサイズが増大してしまうという問題がある。本発明
の課題は、上述の従来例の問題点を解決することであっ
て、その目的は、チップサイズを増加させることなく、
検査用パッドを配置することができるようにすることで
ある。
ッドの外に検査用パッドを用意する方式は、バンプを傷
つけなくて済むため、実装基板上に搭載した際の接続の
信頼性を向上させることができるという利点はあるもの
の、バンプ用パッドの外にウェハ状態でのチップテスト
のためだけに用いる検査用パッドが必要となるため、チ
ップサイズが増大してしまうという問題がある。本発明
の課題は、上述の従来例の問題点を解決することであっ
て、その目的は、チップサイズを増加させることなく、
検査用パッドを配置することができるようにすることで
ある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、バンプ付きパッドとこれと電気的
に接続された検査用パッドとを有する半導体集積回路で
あって、バンプ付きパッドと検査用パッドの内の一方若
しくはその双方をＩ／Ｏ領域上に配置したことを特徴と
する半導体集積回路、が提供される。そして、好ましく
は、前記バンプ付きパッドと検査用パッドは、ＡｌとＣ
ｕの合金材で一体的に形成される。また、好ましくは、
前記バンプ付きパッドと前記検査用パッドとこれらを接
続する配線とは、最上層配線として形成されている。ま
た、好ましくは、前記バンプと前記バンプ付きパッドと
の間にはバリア層が形成されている。さらに、好ましく
は、前記バンプが、Ａｕまたは半田により形成されてい
る。
め、本発明によれば、バンプ付きパッドとこれと電気的
に接続された検査用パッドとを有する半導体集積回路で
あって、バンプ付きパッドと検査用パッドの内の一方若
しくはその双方をＩ／Ｏ領域上に配置したことを特徴と
する半導体集積回路、が提供される。そして、好ましく
は、前記バンプ付きパッドと検査用パッドは、ＡｌとＣ
ｕの合金材で一体的に形成される。また、好ましくは、
前記バンプ付きパッドと前記検査用パッドとこれらを接
続する配線とは、最上層配線として形成されている。ま
た、好ましくは、前記バンプと前記バンプ付きパッドと
の間にはバリア層が形成されている。さらに、好ましく
は、前記バンプが、Ａｕまたは半田により形成されてい
る。
【０００８】［作用］近年、半導体集積回路が大規模化
したことにより、集積回路を３層あるいはそれ以上の配
線層を設けた多層配線構造とすることが一般化してきて
いる。ところが、配線が多層化すればするほど、Ｉ／Ｏ
領域についてみると、Ｉ／Ｏ領域の内部配線およびＩ／
Ｏ領域へのまたはＩ／Ｏ領域からの引き出し配線は下層
配線のみで足りるようになり、Ｉ／Ｏ領域上では最上層
配線層は使用されずに空き領域となる。本発明において
は、従来用いられていなかったＩ／Ｏ領域上の最上層配
線層を有効利用してＩ／Ｏ領域上に検査用パッド等を設
けているので、配線層数を増加させることなくチップ面
積を縮小することができる。
したことにより、集積回路を３層あるいはそれ以上の配
線層を設けた多層配線構造とすることが一般化してきて
いる。ところが、配線が多層化すればするほど、Ｉ／Ｏ
領域についてみると、Ｉ／Ｏ領域の内部配線およびＩ／
Ｏ領域へのまたはＩ／Ｏ領域からの引き出し配線は下層
配線のみで足りるようになり、Ｉ／Ｏ領域上では最上層
配線層は使用されずに空き領域となる。本発明において
は、従来用いられていなかったＩ／Ｏ領域上の最上層配
線層を有効利用してＩ／Ｏ領域上に検査用パッド等を設
けているので、配線層数を増加させることなくチップ面
積を縮小することができる。
【０００９】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について実施例に即して説明する。図１（ａ）
は、本発明の第１の実施例の半導体集積回路の平面図で
あり、図１（ｂ）は、図１（ａ）のＡ−Ａ線での断面図
である。シリコンウェハ１の上面にある絶縁膜２上に、
Ｉ／Ｏ領域の素子に接続された下層配線層３が、Ｉ／Ｏ
領域１７上からチップ周辺部に向けて引き出されてい
る。この下層配線層３はＡｌ−Ｃｕ合金により形成され
ており、その上面は層間絶縁膜５により覆われている。
層間絶縁膜５には、下層配線層３を上層へ引き出すため
のスルーホール１４が開設されており、このスルーホー
ル１４内に形成されたタングステンプラグ４を介して下
層配線層３は層間絶縁膜５上に形成されたバンプ用パッ
ド６と接続されている。そのバンプ用パッド６は、上層
配線層７によりＩ／Ｏ領域１７上に形成された検査用パ
ッド８と接続されている。チップ上全面はパッシベーシ
ョン膜１２に覆われており、そのパッシベーション膜１
２はバンプ用パッド６および検査用パッド８の直上にお
いて選択的に除去されている。そして、バンプ用パッド
６上のパッシベーション膜の開口部には、バリア層９を
介してバンプ１０が形成されている。また、パッシベー
ション膜の開口部を通して検査用パッド８にプローブ１
１を接触させることができる。
施の形態について実施例に即して説明する。図１（ａ）
は、本発明の第１の実施例の半導体集積回路の平面図で
あり、図１（ｂ）は、図１（ａ）のＡ−Ａ線での断面図
である。シリコンウェハ１の上面にある絶縁膜２上に、
Ｉ／Ｏ領域の素子に接続された下層配線層３が、Ｉ／Ｏ
領域１７上からチップ周辺部に向けて引き出されてい
る。この下層配線層３はＡｌ−Ｃｕ合金により形成され
ており、その上面は層間絶縁膜５により覆われている。
層間絶縁膜５には、下層配線層３を上層へ引き出すため
のスルーホール１４が開設されており、このスルーホー
ル１４内に形成されたタングステンプラグ４を介して下
層配線層３は層間絶縁膜５上に形成されたバンプ用パッ
ド６と接続されている。そのバンプ用パッド６は、上層
配線層７によりＩ／Ｏ領域１７上に形成された検査用パ
ッド８と接続されている。チップ上全面はパッシベーシ
ョン膜１２に覆われており、そのパッシベーション膜１
２はバンプ用パッド６および検査用パッド８の直上にお
いて選択的に除去されている。そして、バンプ用パッド
６上のパッシベーション膜の開口部には、バリア層９を
介してバンプ１０が形成されている。また、パッシベー
ション膜の開口部を通して検査用パッド８にプローブ１
１を接触させることができる。
【００１０】図２、図３は、本発明の第１の実施例の半
導体集積回路の製造方法を示す工程順の断面図である。
シリコンウェハ１上全面に絶縁膜２を形成し、さらにそ
の上にＡｌ等からなる下層配線層３をＩ／Ｏ領域１７上
からチップ周辺部へ延長して形成する。下層配線層３の
Ｉ／Ｏ領域１７側の端部は、スルーホールやコンタクト
ホールを介してＩ／Ｏ領域に形成された素子に接続され
ている〔図２（ａ）〕。全面に層間絶縁膜５を形成しＣ
ＭＰ法によりその表面を平坦化した後、フォトリソグラ
フィ法により、スルーホールを形成すべき位置上に、選
択的に開口部１８が形成されたフォトレジスト膜１３を
形成する〔図２（ｂ）〕。フォトレジスト膜１３をマス
クとして層間絶縁膜５を選択的にエッチングしてスルー
ホール１４を形成し、下層配線層３の一部表面を露出さ
せる〔図２（ｃ）〕。スパッタ法によりチタン（Ｔｉ）
と窒化チタン（ＴｉＮ）とを堆積し、スルーホール内を
含む全面に２層構造のバリアメタル層１５を形成する
〔図２（ｄ）〕。バリアメタル層１５上全面にタングス
テン（Ｗ）の堆積し、ＣＭＰまたはエッチバックを用い
て層間絶縁膜上のタングステンを除去してスルーホール
内にタングステンプラグ４を形成する〔図３（ｅ）〕。
導体集積回路の製造方法を示す工程順の断面図である。
シリコンウェハ１上全面に絶縁膜２を形成し、さらにそ
の上にＡｌ等からなる下層配線層３をＩ／Ｏ領域１７上
からチップ周辺部へ延長して形成する。下層配線層３の
Ｉ／Ｏ領域１７側の端部は、スルーホールやコンタクト
ホールを介してＩ／Ｏ領域に形成された素子に接続され
ている〔図２（ａ）〕。全面に層間絶縁膜５を形成しＣ
ＭＰ法によりその表面を平坦化した後、フォトリソグラ
フィ法により、スルーホールを形成すべき位置上に、選
択的に開口部１８が形成されたフォトレジスト膜１３を
形成する〔図２（ｂ）〕。フォトレジスト膜１３をマス
クとして層間絶縁膜５を選択的にエッチングしてスルー
ホール１４を形成し、下層配線層３の一部表面を露出さ
せる〔図２（ｃ）〕。スパッタ法によりチタン（Ｔｉ）
と窒化チタン（ＴｉＮ）とを堆積し、スルーホール内を
含む全面に２層構造のバリアメタル層１５を形成する
〔図２（ｄ）〕。バリアメタル層１５上全面にタングス
テン（Ｗ）の堆積し、ＣＭＰまたはエッチバックを用い
て層間絶縁膜上のタングステンを除去してスルーホール
内にタングステンプラグ４を形成する〔図３（ｅ）〕。
【００１１】層間絶縁膜５上にＡｌとＣｕからなる合金
膜を堆積し、これをパターニングしてバンプ用パッド
６、検査用パッド８およびこれらを接続する上層配線層
７を形成する〔図３（ｆ）〕。上層配線層７全面にパッ
シベーション膜１２を堆積し、選択的にバンプ用パッド
６と検査用パッド８の直上部分を開口して、さらにその
上全面にバリア層９を堆積し、バンプ形成部を選択的に
開口したメッキレジスト膜１６を形成する〔図３
（ｇ）〕。開口部内のバリア層９上にＡｕを電解メッキ
法により堆積させバンプ１０を形成する。その後メッキ
レジスト膜１６を除去し露出したバリア層９をエッチン
グ除去すれば、図１に示した本実施例の半導体集積回路
を得ることができる〔図３（ｈ）〕。
膜を堆積し、これをパターニングしてバンプ用パッド
６、検査用パッド８およびこれらを接続する上層配線層
７を形成する〔図３（ｆ）〕。上層配線層７全面にパッ
シベーション膜１２を堆積し、選択的にバンプ用パッド
６と検査用パッド８の直上部分を開口して、さらにその
上全面にバリア層９を堆積し、バンプ形成部を選択的に
開口したメッキレジスト膜１６を形成する〔図３
（ｇ）〕。開口部内のバリア層９上にＡｕを電解メッキ
法により堆積させバンプ１０を形成する。その後メッキ
レジスト膜１６を除去し露出したバリア層９をエッチン
グ除去すれば、図１に示した本実施例の半導体集積回路
を得ることができる〔図３（ｈ）〕。
【００１２】図４（ａ）は、本発明の第２の実施例の半
導体集積回路の平面図、図４（ｂ）は、図４（ａ）のＡ
−Ａ線での断面図である。図４（ｂ）において、図１
（ｂ）に示した第１の実施例の部分と同等の部分には、
同じ参照番号が付せられているので重複する説明は省略
する。また、本実施例の製造方法は、図２、図３に示し
た先の実施例の場合と同様である。本実施例の図１に示
した第１の実施例と相違する点は、バンプ１０が形成さ
れたバンプ用パッド６と検査用パッド８の位置が第１の
実施例と逆になっている点である。つまり、検査用パッ
ド８をＩ／Ｏ領域１７の外に、バンプ用パッド６をＩ／
Ｏ領域１７内に形成している。本実施例によれば、検査
時にＩ／Ｏ領域１７にかかるストレスを回避することが
でき、高信頼性の半導体チップを提供することができ
る。
導体集積回路の平面図、図４（ｂ）は、図４（ａ）のＡ
−Ａ線での断面図である。図４（ｂ）において、図１
（ｂ）に示した第１の実施例の部分と同等の部分には、
同じ参照番号が付せられているので重複する説明は省略
する。また、本実施例の製造方法は、図２、図３に示し
た先の実施例の場合と同様である。本実施例の図１に示
した第１の実施例と相違する点は、バンプ１０が形成さ
れたバンプ用パッド６と検査用パッド８の位置が第１の
実施例と逆になっている点である。つまり、検査用パッ
ド８をＩ／Ｏ領域１７の外に、バンプ用パッド６をＩ／
Ｏ領域１７内に形成している。本実施例によれば、検査
時にＩ／Ｏ領域１７にかかるストレスを回避することが
でき、高信頼性の半導体チップを提供することができ
る。
【００１３】図５（ａ）は、本発明の第３の実施例の半
導体集積回路の平面図、図５（ｂ）は、図５（ａ）のＡ
−Ａ線での断面図である。図５（ｂ）において、図１
（ｂ）に示した実施例の部分と同等の部分には、同じ参
照番号が付せられているので重複する説明は省略する。
本実施例の製造方法も図２、図３に示した第１の実施例
の場合と同様である。本実施例の図１に示した第１の実
施例と相違する点は、バンプ１０が搭載されたバンプ用
パッド６を形成する位置が異なる点である。つまり、第
１の実施例ではバンプ用パッド６をＩ／Ｏ領域１７の外
側に形成していたが、本実施例ではバンプ用パッド６を
検査用パッド８と共にＩ／Ｏ領域１７上に形成してい
る。本実施例によれば、Ｉ／Ｏ領域の外側にパッド領域
を設ける必要がなくなりチップ面積をさらに縮小するこ
とができる。
導体集積回路の平面図、図５（ｂ）は、図５（ａ）のＡ
−Ａ線での断面図である。図５（ｂ）において、図１
（ｂ）に示した実施例の部分と同等の部分には、同じ参
照番号が付せられているので重複する説明は省略する。
本実施例の製造方法も図２、図３に示した第１の実施例
の場合と同様である。本実施例の図１に示した第１の実
施例と相違する点は、バンプ１０が搭載されたバンプ用
パッド６を形成する位置が異なる点である。つまり、第
１の実施例ではバンプ用パッド６をＩ／Ｏ領域１７の外
側に形成していたが、本実施例ではバンプ用パッド６を
検査用パッド８と共にＩ／Ｏ領域１７上に形成してい
る。本実施例によれば、Ｉ／Ｏ領域の外側にパッド領域
を設ける必要がなくなりチップ面積をさらに縮小するこ
とができる。
【００１４】以上、本発明の好ましい実施例について説
明したが、本発明は、これら実施例に限定されるもので
はなく、本発明の要旨を逸脱することのない範囲内にお
いて適宜の変更が可能なものである。例えば、本発明の
実施例ではバンプの形成方法を電解メッキで行う方法に
ついて説明したが、無電解メッキ法、蒸着法、、ワイヤ
ボンディング法、転写法を用いて形成することも可能で
ある。また、その材料もＡｕでなく半田でもかまわな
い。
明したが、本発明は、これら実施例に限定されるもので
はなく、本発明の要旨を逸脱することのない範囲内にお
いて適宜の変更が可能なものである。例えば、本発明の
実施例ではバンプの形成方法を電解メッキで行う方法に
ついて説明したが、無電解メッキ法、蒸着法、、ワイヤ
ボンディング法、転写法を用いて形成することも可能で
ある。また、その材料もＡｕでなく半田でもかまわな
い。
【００１５】
【発明の効果】以上説明したように、本発明による半導
体集積回路は、検査用パッドとバンプの少なくとも一方
をＩ／Ｏ領域上に形成したものであるので、チップ面積
を縮小することができる。
体集積回路は、検査用パッドとバンプの少なくとも一方
をＩ／Ｏ領域上に形成したものであるので、チップ面積
を縮小することができる。
【図１】本発明の第１の実施例の半導体集積回路の平面
図と断面図。
図と断面図。
【図２】本発明の第１の実施例の半導体集積回路の製造
方法を示す工程順の断面図（その１）。
方法を示す工程順の断面図（その１）。
【図３】本発明の第１の実施例の半導体集積回路の製造
方法を示す工程順の断面図（その２）。
方法を示す工程順の断面図（その２）。
【図４】本発明の第２の実施例の半導体集積回路の平面
図と断面図。
図と断面図。
【図５】本発明の第３の実施例の半導体集積回路の平面
図と断面図。
図と断面図。
【図６】第１の従来例の平面図。
【図７】第２の従来例の平面図。
１ シリコンウェハ ２ 絶縁膜 ３ 下層配線層 ４ タングステンプラグ ５ 層間絶縁膜 ６ バンプ用パッド ７ 上層配線層 ８ 検査用パッド ９ バリア層 １０ バンプ １１ プローブ １２ パッシベーション膜 １３ フォトレジスト膜 １４ スルーホール １５ バリアメタル層 １６ メッキレジスト膜 １７ Ｉ／Ｏ領域 １８ 開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 21/92 ６０３Ａ 27/04 Ｅ Ｆターム(参考） 4M106 AA01 AD01 AD05 AD10 AD30 BA01 5F033 HH09 HH13 JJ18 JJ19 JJ33 KK09 MM05 MM13 NN06 NN07 PP15 PP19 PP27 PP28 QQ08 QQ09 QQ31 QQ37 QQ48 RR00 VV07 VV12 XX37 5F038 BE07 CA10 CA16 DT04 EZ01 EZ20 5F064 DD25 DD39 DD46 EE22
Claims (7)
- 【請求項１】 バンプが搭載されたバンプ付きパッドを
Ｉ／Ｏ領域外に配置し、前記バンプ付きパッドと電気的
に接続された検査用パッドをＩ／Ｏ領域上に配置したこ
とを特徴とする半導体集積回路。 - 【請求項２】 バンプが搭載されたバンプ付きパッドを
Ｉ／Ｏ領域上に配置し、前記バンプ付きパッドと電気的
に接続された検査用パッドをＩ／Ｏ領域外に配置したこ
とを特徴とする半導体集積回路。 - 【請求項３】 バンプが搭載されたバンプ付きパッド
と、これと電気的に接続された検査用パッドとをＩ／Ｏ
領域上に配置したことを特徴とする半導体集積回路。 - 【請求項４】 前記バンプ付きパッドと前記検査用パッ
ドとは、ＡｌとＣｕの合金材で一体的に形成されている
ことを特徴とする請求項１〜３の何れかに記載の半導体
集積回路。 - 【請求項５】 前記バンプ付きパッドと前記検査用パッ
ドとこれらを接続する配線とは、最上層配線として形成
されていることを特徴とする請求項１〜３の何れかに記
載の半導体集積回路。 - 【請求項６】 前記バンプと前記バンプ付きパッドとの
間にはバリア層が形成されていることを特徴とする請求
項１〜５の何れかに記載の半導体集積回路。 - 【請求項７】 前記バンプが、Ａｕまたは半田により形
成されていることを特徴とする請求項１〜６の何れかに
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253326A JP2002076075A (ja) | 2000-08-24 | 2000-08-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253326A JP2002076075A (ja) | 2000-08-24 | 2000-08-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076075A true JP2002076075A (ja) | 2002-03-15 |
Family
ID=18742437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000253326A Pending JP2002076075A (ja) | 2000-08-24 | 2000-08-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076075A (ja) |
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-
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- 2000-08-24 JP JP2000253326A patent/JP2002076075A/ja active Pending
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