JP2010153750A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010153750A JP2010153750A JP2008333051A JP2008333051A JP2010153750A JP 2010153750 A JP2010153750 A JP 2010153750A JP 2008333051 A JP2008333051 A JP 2008333051A JP 2008333051 A JP2008333051 A JP 2008333051A JP 2010153750 A JP2010153750 A JP 2010153750A
- Authority
- JP
- Japan
- Prior art keywords
- pad portion
- insulating film
- semiconductor device
- film
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
- H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
- H01L2224/11912—Methods of manufacturing bump connectors involving a specific sequence of method steps the bump being used as a mask for patterning other parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00013—Fully indexed content
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【解決手段】半導体装置の製造方法は、基板11上に第一のパッド部12と、第二のパッド部13とを形成する工程と、第二のパッド部13上に第一の絶縁膜15を形成するとともに、第一のパッド部12上には第一の絶縁膜15を設けない工程と、第一のパッド部12上および第二のパッド部13上に金属膜16を形成する工程と、第一のパッド部12上に、金属膜16を介して電極17を形成する工程と、第二のパッド部13上の金属膜16を選択的に除去する工程と、第二のパッド部13上の第一の絶縁膜15を除去する工程とを含む。
【選択図】図6
Description
このような半導体装置においては、テスト用のパッドにテスト装置のプローブを接触させて、半導体装置の特性測定等のテストを行うことができる。バンプ電極に直接プローブを接触させてしまうと、バンプ電極が変形し、他の電子機器との接合に不具合が生じる等の問題があるが、テスト用のパッドを形成しておけば、このような問題を解消することができる。
以上のような半導体装置は、図8〜図10に示すように、たとえば、以下のような方法で製造されている。
図8に示すように、基板100上に最上層配線103を形成し、さらに、この最上層配線103上に第一のパッシベーション膜101を形成する。その後、第一のパッシベーション膜101に開口を形成する。この開口からは、最上層配線103の一部(プローブ接触領域、ボンディング領域)が露出する。
次に、バリアメタル膜102を形成し、さらに、図9に示すように、レジスト104を設けてボンディング領域上にバンプ105を形成する。
さらに、図10に示すように、プローブ接触領域上のバリアメタル膜102を除去する(特許文献3の従来技術参照)。
基板100上に最上層配線103を形成し、さらに、この最上層配線103上に第一のパッシベーション膜101を形成する。その後、第一のパッシベーション膜101に開口を形成する(図11参照)。
その後、第一のパッシベーション膜101の開口から露出した最上層配線103のプローブ接触領域103Aにプローブを接触させテストを行う(図12参照)。このとき、プローブ接触領域103Aにプローブの接触跡Hが形成される。
次に、図13に示すように第二のパッシベーション膜106を形成し、ボンディング領域103B上の第二のパッシベーション膜106を除去する。次いで、図14に示すように、バリアメタル107を形成し、ボンディング領域103Bを除いてバリアメタル107を除去する。その後、ボンディング領域103B上にバンプ108を形成する(特許文献3の実施形態参照)。
一方で、特許文献3の実施形態に記載された方法では、最終的にプローブ接触領域103Aが第二のパッシベーション膜106にて被覆されてしまうので、第二のパッシベーション膜106形成前の段階でしか、テストを行うことができず、半導体装置製造後には、テストを行うことができない。特許文献3においては、プローブ接触領域103Aを第二のパッシベーション膜106で覆う構成を半導体装置の必須の構成としている。
これに加え、特許文献3の実施形態に記載された方法では、バリアメタル107を除去する際に、最上層配線103のボンディング領域103Bがエッチングされてしまう可能性がある。
その後、第二のパッド部上の金属膜を除去している。金属膜を除去する際、金属膜と、第二のパッド部との間には、第一の絶縁膜が存在するため、第二のパッド部が保護されることとなる。従って、金属膜除去により第二のパッド部が影響をうけてしまうことが防止される。これにより安定的に半導体装置のテストを行うことができ、信頼性の高い半導体装置を得ることができる。
これに加え、金属膜を除去する際には、第一のパッド部上には、電極が形成されているため、金属膜除去により第一のパッド部が影響をうけてしまうことが防止される。これにより半導体装置の信頼性を向上させることができる。
さらに、本発明では、第二のパッド部上の第一の絶縁膜を除去しているため、半導体装置を組み立てた後に、第二のパッド部を使用して、半導体装置の特性テストを安定的に行うことができる。
図1から図7を参照して、本実施形態について説明する。
はじめに、本実施形態の概要について説明する。
本実施形態の半導体装置の製造方法は、
基板11上に第一のパッド部12と、第二のパッド部13とを形成する工程と、
第二のパッド部13上に第一の絶縁膜15を形成するとともに、第一のパッド部12上には第一の絶縁膜15を設けない工程と、
第一のパッド部12上および第二のパッド部13上に金属膜16を形成する工程と、
第一のパッド部12上に、金属膜16を介して電極17を形成する工程と、
第二のパッド部13上の金属膜16を選択的に除去する工程と、
第二のパッド部13上の第一の絶縁膜15を除去する工程とを含む。
はじめに、図1に示すように、基板11を用意する。
この基板11は、図示しないが、基体としての半導体基板と、半導体基板上に積層された絶縁層と、絶縁層中に形成された配線とを備えるものである。
この基板11上に、第一のパッド部12と、第二のパッド部13とを形成する。具体的には、図示しないが、基板11表面を被覆する金属層を形成し、この金属層上に第一のパッド部12、第二のパッド部13となる領域以外の領域が開口したマスクを形成する。そして、プラズマエッチングにより、マスクの開口から露出した金属層を選択的に除去する。その後、前記マスクを除去する。
第一のパッド部12、第二のパッド部13は、いずれも金属(たとえば、アルミニウム膜)で構成されている。
その後、図2に示すように、基板11上に絶縁膜(第一の絶縁膜)15を形成する。この絶縁膜15は、絶縁膜14、絶縁膜14から露出する第一のパッド部12表面、絶縁膜14から露出する第二のパッド部13表面を被覆する。絶縁膜15としては、後述するプラズマエッチングでのエッチングレートが、絶縁膜14よりも速く、かつ、エッチングレートが絶縁膜14と大きく異なるものが好ましく、たとえば、SiO2膜である。
絶縁膜15は、第一のパッド部12表面、第二のパッド部13表面に直接接している。
次に、マスクM2の開口部分、すなわち、第一のパッド部12上に突起電極としてのバンプ17が形成される。バンプ17は、たとえば、メッキ法により形成することができ、バンプ17の材料としては、半田、銅、金等があげられる。このバンプ17は、絶縁膜14に形成された第一のパッド部12を露出させるための開口の内側を埋め込むとともに、この開口から突出して開口周縁を覆っている。
金属膜16の除去方法としては、ウェットエッチングがあげられる。このとき、第一のパッド部12上には、バンプ17が形成されているため、第一のパッド部12がエッチングされてしまうことが防止できる。また、第二のパッド部13上には絶縁膜15が形成されているので、第二のパッド部13がエッチングされてしまうことが防止できる。
以上により、半導体装置1が得られる。
本実施形態では、第二のパッド部13上に絶縁膜15を残した状態で、第一のパッド部12上および第二のパッド部13上に金属膜16を形成している。
その後、第二のパッド部13上の金属膜16を除去している。金属膜16を除去する際、金属膜16と、第二のパッド部13との間には、絶縁膜15が存在するため、第二のパッド部13が保護されることとなる。従って、金属膜除去により第二のパッド部13が影響をうけてしまうことが防止される。これにより安定的に半導体装置1のテストを行うことができ、信頼性の高い半導体装置1を得ることができる。
これに加え、金属膜16を除去する際には、第一のパッド部12上には、バンプ17が形成されているため、金属膜16の除去により第一のパッド部12が影響をうけてしまうことが防止される。これにより半導体装置1の信頼性を向上させることができる。
特許文献3では、最上層配線103のプローブ接触領域103A上にパッシベーション膜106を形成する理由として、プローブでテストした際、プローブ接触領域103Aが薄くなるため、保護が必要であるとしている。また、パッシベーション膜106を設けることで、プローブでテストした際、プローブ接触領域103Aで生じる切りくずが外部に移動することを抑制する必要があるとしている。
従って、特許文献3では、パッシベーション膜106形成前に、プローブを使用したテストを行うことが前提となっており、特許文献3では、パッシベーション膜106形成前にテストしないならば、パッシベーション膜106を形成する工程自体想定できない。
これに対し、本実施形態では、絶縁膜15を形成する前には、プローブによるテストを行っていないにもかかわらず、第二のパッド部13を金属膜除去の際のエッチングから保護する観点から、絶縁膜15を設けている。従って、本実施形態の製造方法は、課題の項で述べた点に加えて、このような点においても、特許文献3に記載された半導体装置1の製造方法とは思想が大きくことなるものである。
たとえば、前記実施形態では、第一のパッド部12と、第二のパッド部13とがつながっていない構造としたが、これに限らず、第一のパッド部と、第二のパッド部とが接続されていてもよい。
さらに、前記実施形態では、第一の絶縁膜15を、第一のパッド部12上および第一のパッド部13上に形成した後、第一のパッド部12上の第一の絶縁膜15を選択的に除去したが、これに限らず、たとえば、第二のパッド部12上にのみ、第一の絶縁膜15を形成してもよい。
11 基板
12 第一のパッド部
13 第二のパッド部
14 絶縁膜(第二の絶縁膜)
15 絶縁膜(第一の絶縁膜)
16 金属膜
17 電極(バンプ)
21 パッド部
100 基板
101 パッシベーション膜
102 バリアメタル膜
103 最上層配線
103A プローブ接触領域
103B ボンディング領域
104 レジスト
105 バンプ
106 パッシベーション膜
107 バリアメタル
108 バンプ
H 接触跡
M1 マスク
M2 マスク
Claims (6)
- 基板上に第一のパッド部と、第二のパッド部とを形成する工程と、
前記第二のパッド部上に第一の絶縁膜を形成するとともに、前記第一のパッド部上には第一の絶縁膜を設けない工程と、
前記第一のパッド部上および前記第二のパッド部上に金属膜を形成する工程と、
前記第一のパッド部上に、前記金属膜を介して電極を形成する工程と、
前記第二のパッド部上の前記金属膜を選択的に除去する工程と、
前記第二のパッド部上の前記第一の絶縁膜を除去する工程とを含む半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第二のパッド部上の前記第一の絶縁膜を除去する前記工程の後段で、
前記第二のパッド部に対し、テスト装置のプローブを接触させて、半導体装置のテストを行う半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記第二のパッド部上に第一の絶縁膜を形成するとともに、第一のパッド部上には第一の絶縁膜を設けない前記工程では、
前記第一のパッド部および前記第二のパッド部を被覆する第一の絶縁膜を形成した後、前記第一のパッド部上の前記第一の絶縁膜を選択的に除去するとともに、前記第二のパッド部上に前記第一の絶縁膜を残す半導体装置の製造方法。 - 請求項1乃至3のいずれかに記載の半導体装置の製造方法において、
前記基板上に前記第一のパッド部と、前記第二のパッド部とを形成した後、前記第一のパッド部および第二のパッド部を被覆する第二の絶縁膜を形成する工程と、
前記第二の絶縁膜を選択的に除去して、前記第一のパッド部表面、前記第二のパッド部表面が露出する開口を形成する工程とを含み、
前記第二のパッド部上に第一の絶縁膜を形成するとともに、第一のパッド部上には第一の絶縁膜を設けない前記工程は、前記第二の絶縁膜に開口を形成する前記工程の後段で実施され、
前記第二のパッド部上の前記第一の絶縁膜を除去する前記工程では、
前記第一の絶縁膜をプラズマエッチングにより除去する半導体装置の製造方法。 - 請求項1乃至4のいずれかに記載の半導体装置の製造方法において、
前記第二のパッド部は、半導体装置のテストを行う際に使用するテスト用のパッドである半導体装置の製造方法。 - 請求項1乃至5のいずれかに記載の半導体装置の製造方法において、
前記第一のパッド部上および前記第二のパッド部上に金属膜を形成する前記工程では、
スパッタリング法により、前記金属膜を形成する半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008333051A JP5433228B2 (ja) | 2008-12-26 | 2008-12-26 | 半導体装置の製造方法 |
US12/591,934 US8309373B2 (en) | 2008-12-26 | 2009-12-04 | Method of manufacturing semiconductor device |
KR1020090131282A KR101071074B1 (ko) | 2008-12-26 | 2009-12-24 | 반도체 디바이스 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008333051A JP5433228B2 (ja) | 2008-12-26 | 2008-12-26 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010153750A true JP2010153750A (ja) | 2010-07-08 |
JP5433228B2 JP5433228B2 (ja) | 2014-03-05 |
Family
ID=42285426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008333051A Expired - Fee Related JP5433228B2 (ja) | 2008-12-26 | 2008-12-26 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8309373B2 (ja) |
JP (1) | JP5433228B2 (ja) |
KR (1) | KR101071074B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8987014B2 (en) * | 2008-05-21 | 2015-03-24 | Stats Chippac, Ltd. | Semiconductor wafer and method of forming sacrificial bump pad for wafer probing during wafer sort test |
US8324622B2 (en) * | 2009-12-31 | 2012-12-04 | Stmicroelectronics Inc. | Method of repairing probe pads |
JP6176201B2 (ja) * | 2014-07-22 | 2017-08-09 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
KR102372355B1 (ko) | 2015-08-26 | 2022-03-11 | 삼성전자주식회사 | 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지 |
CN106816394A (zh) * | 2015-11-27 | 2017-06-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体晶圆测试及凸块的制造方法、半导体器件及电子装置 |
US10879138B1 (en) * | 2019-06-14 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packaging structure including interconnection to probe pad with probe mark and method of manufacturing the same |
JP7335184B2 (ja) * | 2020-02-27 | 2023-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07122604A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体集積回路装置 |
JPH07201866A (ja) * | 1993-12-31 | 1995-08-04 | Casio Comput Co Ltd | バンプを備えた半導体装置およびその製造方法 |
JP2002076075A (ja) * | 2000-08-24 | 2002-03-15 | Nec Corp | 半導体集積回路 |
JP2002090422A (ja) * | 2000-09-13 | 2002-03-27 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6204074B1 (en) * | 1995-01-09 | 2001-03-20 | International Business Machines Corporation | Chip design process for wire bond and flip-chip package |
JP2001127256A (ja) | 1999-10-29 | 2001-05-11 | Fuji Xerox Co Ltd | 半導体装置 |
US6258705B1 (en) * | 2000-08-21 | 2001-07-10 | Siliconeware Precision Industries Co., Ltd. | Method of forming circuit probing contact points on fine pitch peripheral bond pads on flip chip |
US6881654B2 (en) * | 2002-10-31 | 2005-04-19 | United Electronics Corp. | Solder bump structure and laser repair process for memory device |
JP4141403B2 (ja) | 2004-04-01 | 2008-08-27 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
KR100602131B1 (ko) * | 2004-12-30 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
JP2006210438A (ja) * | 2005-01-25 | 2006-08-10 | Nec Electronics Corp | 半導体装置およびその製造方法 |
KR100731132B1 (ko) * | 2005-12-29 | 2007-06-22 | 동부일렉트로닉스 주식회사 | Cmos 이미지 센서 및 그 제조 방법 |
JP5050384B2 (ja) * | 2006-03-31 | 2012-10-17 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
KR100733706B1 (ko) * | 2006-08-01 | 2007-06-28 | 동부일렉트로닉스 주식회사 | 씨모스 이미지센서 및 그 제조방법 |
US7901956B2 (en) * | 2006-08-15 | 2011-03-08 | Stats Chippac, Ltd. | Structure for bumped wafer test |
JP2008294127A (ja) | 2007-05-23 | 2008-12-04 | Nec Electronics Corp | 半導体装置、半導体装置の製造方法 |
US7772106B2 (en) * | 2007-11-07 | 2010-08-10 | Stats Chippac, Ltd. | Method of forming an inductor on a semiconductor wafer |
JP2009246218A (ja) * | 2008-03-31 | 2009-10-22 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
-
2008
- 2008-12-26 JP JP2008333051A patent/JP5433228B2/ja not_active Expired - Fee Related
-
2009
- 2009-12-04 US US12/591,934 patent/US8309373B2/en not_active Expired - Fee Related
- 2009-12-24 KR KR1020090131282A patent/KR101071074B1/ko active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07122604A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体集積回路装置 |
JPH07201866A (ja) * | 1993-12-31 | 1995-08-04 | Casio Comput Co Ltd | バンプを備えた半導体装置およびその製造方法 |
JP2002076075A (ja) * | 2000-08-24 | 2002-03-15 | Nec Corp | 半導体集積回路 |
JP2002090422A (ja) * | 2000-09-13 | 2002-03-27 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20100167432A1 (en) | 2010-07-01 |
US8309373B2 (en) | 2012-11-13 |
JP5433228B2 (ja) | 2014-03-05 |
KR101071074B1 (ko) | 2011-10-10 |
KR20100076913A (ko) | 2010-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5433228B2 (ja) | 半導体装置の製造方法 | |
JP2006210438A (ja) | 半導体装置およびその製造方法 | |
JP2011086773A (ja) | 半導体装置及び回路基板並びに電子機器 | |
JP4765947B2 (ja) | 半導体装置およびその製造方法 | |
JP2010021293A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5249080B2 (ja) | 半導体装置 | |
US8129835B2 (en) | Package substrate having semiconductor component embedded therein and fabrication method thereof | |
US20120115323A1 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP2010232400A (ja) | 半導体基板と半導体基板の製造方法および半導体パッケージ | |
JP2007012813A (ja) | 半導体装置及びその製造方法 | |
JP2011142291A (ja) | 半導体パッケージ及び半導体パッケージの製造方法 | |
JP2010056266A (ja) | 半導体装置の製造方法 | |
JP2008244383A (ja) | 半導体装置およびその製造方法 | |
KR100754895B1 (ko) | 반도체 장치 및 그 형성 방법 | |
JP2008218494A (ja) | 半導体装置およびその製造方法 | |
JP2009135241A (ja) | 回路基板、その製造方法、およびそれを用いた半導体装置 | |
JP5061653B2 (ja) | 半導体装置及びその製造方法 | |
JP2007035875A (ja) | 半導体装置およびその製造方法 | |
JP5967131B2 (ja) | 半導体装置の製造方法 | |
TWI512917B (zh) | 在載板上導接件之側面形成抗氧化金屬層之製程 | |
JP2007258354A (ja) | 半導体装置の製造方法 | |
JP2007123426A (ja) | 半導体装置及びその製造方法 | |
JP2017034192A (ja) | 半導体装置とその製造方法 | |
JP4038691B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP4038692B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130924 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131126 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131209 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5433228 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |