JP2017034192A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】信頼性の高い半導体装置とその製造方法を提供することを目的とする。
【解決手段】一つの実施形態によれば、半導体装置の製造方法は、半導体基板に形成されたボンディングパッド電極を覆う被覆層に開口を形成し、前記ボンディング電極の表面の一部を露出させる工程を有する。前記露出されたボンディングパッド電極の表面に保護膜を堆積する工程を有する。ワイヤボンディング工程において前記保護膜を破壊して、ボンディングワイヤと前記ボンディングパッド電極を電気的に接続する。
【選択図】図1

Description

本実施形態は、半導体装置とその製造方法に関する。
従来、半導体基板に形成されたボンディングパッド電極とボンディングワイヤとを電気的に接続するワイヤボンディング工程が行われている。ボンディングパッド電極が形成されてからワイヤボンディング工程迄の間に半導体装置の信頼性試験等が行われ、ボンディングパッド電極の表面が外気に晒される状態となる場合が有る。ボンディングパッド電極の表面が外気に晒されることで、外気中の水分とボンディングパッド電極が化学反応を起こしてボンディングパッド電極の表面にコロージョンが発生し、半導体装置の外観不良やワイヤボンディング不良を発生させる場合が有る。
ワイヤボンディング工程に至る迄の間に半導体装置が外気に晒されることが有っても、ボンディングパッド電極表面におけるコロージョンの発生を抑制することが出来る信頼性の高い半導体装置とその製造方法が望まれる。
特開2003−152015号公報 特開平7−142533号公報 特開平6−333977号公報
一つの実施形態は、信頼性の高い半導体装置とその製造方法を提供することを目的とする。
一つの実施形態によれば、半導体装置の製造方法は、半導体基板に形成されたボンディングパッド電極を覆う被覆層に開口を形成し、前記ボンディング電極の表面の一部を露出させる工程を有する。前記露出されたボンディングパッド電極の表面に保護膜を堆積する工程を有する。
図1は、第1の実施形態の半導体装置の製造方法の工程を示す図である。 図2は、ワイヤボンディング工程の一つの実施形態を説明する為の図である。 図3は、第2の実施形態の半導体装置の製造方法の工程を示す図である。
以下に添付図面を参照して、実施形態にかかる半導体装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1の実施形態)
図1は、第1の実施形態の半導体装置の製造方法の工程を模式的に示す図である。図1(A)に示す様に、例えばシリコンからなる半導体基板10の表面に、ボンディングパッド電極12が形成される。ボンディングパッド電極12は、例えば、アルミニウム(Al)又はアルミニウムと銅(Cu)の合金等、アルミニウムを主成分とする金属膜で構成される。半導体基板10には、半導体基板10に形成された所定の半導体領域(図示せず)間を接続する、例えば、銅(Cu)で構成される下層配線(図示せず)が形成され、ボンディングパッド電極12は、その下層配線に電気的に接続される場合が有る。
半導体基板10の表面には、第1の絶縁膜14が形成される。第1の絶縁膜14は、例えば、TEOS(Tetra Ethyl Ortho Silicate)を原料にして、CVD(Chemical Vapor Deposition)法により200nm〜300nm程度の膜厚で半導体基板10の表面に形成される。
第1の絶縁膜14の表面には、第2の絶縁膜16が形成される。第2の絶縁膜16としては、例えば、CVD法により50nm〜150nm程度の膜厚の窒化シリコン膜が形成される。
次に、図1(B)に示す様に、第2の絶縁膜16の表面にレジスト層18が形成され、レジスト層18には、リソグラフィにより開口19が形成される。開口19は、半導体基板10におけるボンディングパッド電極12の形成位置に対応して設けられる。
次に、図1(C)に示す様に、レジスト層18をマスクにして、例えば、フッ素イオンを含むRIE(Reactive Ion Etching)により第1の絶縁膜14と第2の絶縁膜16にワイヤボンディング用の開口20を形成する。ワイヤボンディング用の開口20は、ボンディングパッド電極12の表面の一部を露出させる。開口20は、ボンディングパッド電極12の表面においてボンディング領域を画定する。RIEによるエッチングの後に、第2の絶縁膜16上に残置するレジスト層(図示せず)を、例えば、アッシング(Ashing)により除去する。
次に、露出されたボンディングパッド電極12の表面を覆うように保護膜30を堆積させる(図1(D))。保護膜30は、例えば、ALD(Atomic Layer Deposition)法を用いてシリコン酸化膜を堆積させて形成する。例えば、ソースガスとしてアミノシラン系のガスを用いる。
ALD法によりカバレッジ性に優れた緻密な膜を形成することが出来る為、ワイヤボンディング用の開口20の側壁とボンディングパッド電極12の角部の隙間の発生を抑制してボンディングパッド電極12の表面を保護する保護膜30を堆積させることが出来る。ボンディングパッド電極12とワイヤボンディング用の開口20の側壁の角部に形成される隙間の発生が抑制できる為、水分の浸入を抑制することが出来る。
ワイヤボンディング用の開口20をフッ素イオンを含むRIEで形成した場合、ボンディングパッド電極12の表面に、フッ素イオンが残留する。ボンディングパッド電極12をアルミニウムを主成分とする金属で形成した場合に、フッ素イオンが残留した状態でボンディングパッド電極12の表面が外気中の水分に晒されると、アルミニウムとフッ素イオン、及び水分が反応してアルミニウムの酸化物(AlO)から成るAlコロージョンが生成される。保護膜30によりボンディングパッド電極12の表面を保護し、ボンディングパッド電極12の表面が外気中の水分に晒される状態を回避することにより、Alコロージョンの発生を防ぐことが出来る。
ALD法による保護膜30の堆積は、400℃以下の温度、例えば、350℃で行う。半導体基板10に、例えば、銅(Cu)製の下層配線(図示せず)が形成されている場合、ALD法による保護膜30の堆積温度を400℃以下に制限することで、下層配線におけるCuの移動(マイグレーション)を抑制することが出来る。尚、ALD法は、通常のCVD(Chemical Vapor Deposition)法に比べて低温で膜の堆積が可能で有る。
保護膜30の膜厚の下限値は、例えば、外気中の水分がボンディングパッド電極12の表面に達するのを防止することが出来る膜厚に設定する。保護膜30の膜厚の上限値は、例えば、保護膜30の強度で設定することが出来る。例えば、保護膜30として酸化シリコン膜を用いた場合、5nm以上の膜厚とした場合にボンディングパッド電極12の表面のコロージョンの発生が抑制される検証データが得られた。また、保護膜30として酸化シリコン膜を用いた場合、15nm以下の膜厚で有れば、従来行われているワイヤボンディング工程の条件下で保護膜30を破壊してボンディングワイヤ40とボンディングパッド電極12との電気的接続を行う事が出来る検証データを得ている。
保護膜30が第2の絶縁膜16上に堆積された状態で、ワイヤボンディング工程に移行する。ワイヤボンディング工程以降の工程は、所謂、後工程と呼ばれ、例えば、ボンディングパッド電極12、第1の絶縁膜14、第2の絶縁膜16、及び、開口20が形成されるまでの工程、所謂、前工程と区別される場合が有る。また、前工程と後工程との間で使用する製造設備が変更される場合が有り、ワイヤボンディング工程の前に、半導体装置の信頼性試験等が行われる場合が有る。本実施形態においては、例えば、図1(D)に示す様に、半導体基板10の表面に保護膜30が堆積された状態で、ワイヤボンディング工程に移行する。
半導体基板10の表面に形成されたボンディングパッド電極12の表面を保護膜30が覆う状態で、ワイヤボンディング工程が行われる(図1(E))。ワイヤボンディング工程は、例えば、金(Au)製のボンディングワイヤ40に超音波振動と荷重を印加するボンディングツール(図示せず)を用いる既知の方法で行うことが出来る。
ボンディングワイヤ40の先端に形成されるボール41に、例えば、ボンディングツールにより超音波振動と荷重を印加し、ボール41を保護膜30に圧接した状態で振動させることによりボンディングパッド電極12の表面を覆う保護膜30を破壊することが出来る。ボンディングパッド電極12の表面上の保護膜30が破壊され、ボンディングワイヤ40とボンディングパッド電極12が電気的に接続されて、ボンディングパッド電極12へのボンディングが終了する。ボンディングワイヤ40の先端部であるボール41とボンディングパッド電極12の接続部の周囲には、保護膜30の一部がワイヤボンディング工程で破壊されずに残存する。
本実施形態の半導体装置の製造方法によれば、ボンディングパッド電極12の表面を保護膜30で覆った状態で、ワイヤボンディング工程に移行させる。この為、ボンディングパッド電極12が形成されてからワイヤボンディング工程までの過程において、半導体装置が外気に晒される状態が有ったとしても、ボンディングパッド電極12の表面が外気に晒されることを防止することが出来る。これにより、外気中の水分とボンディングパッド電極12が反応してボンディングパッド電極12の表面にコロージョンが発生することを防止することが出来る。また、ボンディングパッド電極12の表面を露出する開口20を含め第2の絶縁膜16の表面上に全体的に保護膜30を堆積させることにより、開口20を介して外気の水分がボンディング電極12に達する事態をより確実に防ぐことが出来る。更に、ボンディングパッド電極12の表面上においてボンディングワイヤ40のボール41とボンディングパッド電極12の接続部の周囲に残存する保護膜30は、引き続き、ボンディングパッド電極12の表面を保護する保護膜として機能する為、コロージョンの発生等が抑制される。
また、ボンディングパッド電極12を覆う保護膜30の厚みを適宜設定することにより、既存のワイヤボンディングの条件をそのまま用いることが出来る為、製造工程を複雑化させること無く、信頼性の高い半導体装置の製造方法を提供することが出来る。また、保護膜30は、ワイヤボンディング工程においてはボンディングワイヤ40とボンディングパッド電極12との間の電気的な接続の阻害要因になる可能性が有る為、ワイヤボンディング工程において破壊させることが出来る様に、例えばALD法を用いて精度良く制御して堆積させることが好ましい。
図2は、ワイヤボンディング工程の一つの実施形態を説明する為の図である。既述した図1(D)から図1(E)に至るワイヤボンディング工程の一つの実施形態を示す。ボンディングワイヤ40が装填されたボンディングツール(図示せず)に所定の周波数の超音波振動を印加する(S100)。ボンディングワイヤ40のボール41がボンディングパッド電極12の表面を被覆する保護膜30に当接する前にボンディングツールに超音波振動を印加することにより、ボンディングワイヤ40の振動が保護膜30に伝搬され、保護膜30上の異物(図示せず)を除去することが出来る。
保護膜30にボンディングワイヤ40、具体的には、ボンディングワイヤ40の先端に形成されたボール41を接触させる(S101)。保護膜30にボンディングワイヤ40のボール41が接触したか否かの検証を行う(S102)。例えば、ボンディングツールの荷重の変化を検知することで、保護膜30にボンディングワイヤ40のボール41が接触したか否かを判断することが出来る。
保護膜30にボンディングワイヤ40のボール41が接触したことを検知した後に、ボンディングツールに所定の荷重を印加する加圧モード制御を行う(S103)。加圧モード制御においては、ボンディングツールに印加する荷重を調整する。ボンディングワイヤ40のボール41を保護膜30に圧接した状態で振動させ、ボンディングパッド電極12の表面を覆う保護膜30を破壊してボンディングワイヤ40とボンディングパッド電極12を電気的に接続する。
ボンディングパッド電極12にボンディングワイヤ40のボール41が接触したか否かを監視する(S104)。例えば、ボンディングワイヤ40がボンディングパッド電極12に接触することによるボンディングツールの荷重の変化を検知することで、ボンディングワイヤ40のボール41がボンディングパッド電極12に接触したか否かを判断することが出来る。
ボンディングワイヤ40とボンディングパッド電極12との電気的接続が終了することで、ボンディングワイヤ40とボンディングパッド電極12とのワイヤボンディング工程が終了する。
ボンディングワイヤ40が保護膜30に接触する前に、事前に、ボンディングワイヤ40に超音波振動を印加して、その振動を保護膜30に伝搬させることで保護膜30の表面の異物を除去し、ボンディングの信頼性を向上させることが出来る。
(第2の実施形態)
図3は、第2の実施形態の半導体装置の製造方法の工程を模式的に示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。
図3(A)に示す様に、例えばシリコンからなる半導体基板10の表面に、ボンディングパッド電極12を形成する。ボンディングパッド電極12は、例えば、アルミニウム(Al)又はアルミニウムと銅(Cu)の合金等、アルミニウムを主成分とする金属膜で構成される。半導体基板10には、半導体基板10に形成される所定の半導体領域(図示せず)間を接続する、例えば、銅(Cu)で構成される配線層(図示せず)と層間絶縁膜で構成される多層配線構造が形成され、ボンディングパッド電極12は、その多層配線構造の上層の配線層に電気的に接続される場合が有る。
半導体基板10の表面には、第1の絶縁膜14が形成される。第1の絶縁膜14は、例えば、TEOS(Tetra Ethyl Ortho Silicate)を原料にして、CVD法により半導体基板10の表面に形成される。
第1の絶縁膜14の表面には、第2の絶縁膜16が形成される。第2の絶縁膜16は、例えば、窒化シリコン膜で構成される。
次に、図3(B)に示す様に、第2の絶縁膜16の表面にレジスト層18が形成され、レジスト層18には、リソグラフィにより開口19が形成される。開口19は、半導体基板10におけるボンディングパッド電極12の形成位置に対応して設けられる。
次に、図3(C)に示す様に、レジスト層18をマスクにして、例えば、フッ素イオンを含むRIE(Reactive Ion Etching)により第1の絶縁膜14と第2の絶縁膜16にワイヤボンディング用の開口20を形成する。ワイヤボンディング用の開口20は、ボンディングパッド電極12の表面を露出させる。RIEによるエッチングの後に、第2の絶縁膜16上に残置するレジスト層(図示せず)を、例えば、アッシング(Ashing)により除去する。
次に、露出されたボンディングパッド電極12の表面を覆うように保護膜30を堆積させる(図3(D))。保護膜30は、例えば、ALD法を用いてシリコン酸化膜を堆積させて形成する。
ALD法による保護膜30の堆積は、例えば、400℃以下の温度条件で行う。半導体基板10に、例えば、銅(Cu)製の配線層を有する多層配線構造(図示せず)が形成されている場合、保護膜30の堆積温度を400℃以下に制限することにより、Cuの移動(マイグレーション)を抑制することが出来る。保護膜30の膜厚は、例えば、5nm〜15nmに設定する。保護膜30がボンディングパッド電極12の表面上に堆積された状態で、ワイヤボンディング工程に移行する。ワイヤボンディング工程への移行に伴い、例えば、所謂、前工程の製造設備から後工程の製造設備に半導体装置を移送する場合が有る。
本実施形態においては、ボンディングパッド電極12の表面を覆う保護膜30をワイヤボンディング工程前に除去する(図3(E))。例えば、レジスト層(図示せず)とリソグラフィを用いて、ボンディングパッド電極12上の保護膜30を除去し、ボンディングパッド電極12の表面を露出させる。
本実施形態の半導体装置の製造方法においては、ボンディングパッド電極12の表面に堆積させた保護膜30を除去してワイヤボンディング工程を行う(図3(F))。ワイヤボンディング工程は、例えば、金(Au)製のボンディングワイヤ40に超音波振動と荷重を印加するボンディングツール(図示せず)を用いる既知の方法で行うことが出来る。ボンディングワイヤ40の先端に形成されるボール41に、例えば、ボンディングツール(図示せず)に超音波振動と荷重を印加し、ボンディングワイヤ40とボンディングパッド電極12を電気的に接続させて、ボンディングパッド電極12へのボンディングが終了する。
本実施形態の半導体装置の製造方法によれば、ボンディングパッド電極12の表面を覆う保護膜30を、例えば、ワイヤボンディング工程の直前の工程で除去する。これによりワイヤボンディング工程に至るまでの工程において、ボンディングパッド電極12の表面が外気に晒される状態を防止することが出来る為、外気中の水分とボンディングパッド電極12が反応してボンディングパッド電極12の表面にコロージョンが発生することを防止することが出来る。
また、ボンディングパッド電極12を覆う保護膜30を除去してワイヤボンディング工程を行う為、ワイヤボンディング工程においては既存のワイヤボンディングの条件をそのまま用いることが出来る為、製造工程を複雑化させること無く、信頼性の高い半導体装置の製造方法を提供することが出来る。尚、ボンディングパッド電極12の表面を覆う保護膜30を完全に除去するのではなく、保護膜30の膜厚をエッチングにより薄くした状態でボンディングパッド電極12の表面に残置させ、ワイヤボンディング工程を行っても良い。
また、保護膜30と第1の保護膜14との間にエッチングに対する選択性が有る場合には、第1の絶縁膜14の形成前にボンディングパッド電極12の表面に保護膜30を堆積させておいても良い。この場合には、保護膜30をボンディングパッド電極12の表面上に堆積させた状態で第1の絶縁膜14と第2の絶縁膜16にワイヤボンディング用の開口20を形成する。ボンディングパッド電極12の表面上の保護膜30をワイヤボンディング工程において印加される超音波振動と荷重により破壊してボンディングワイヤ40とボンディングパッド電極12との電気的な接続を行う。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 半導体基板、12 ボンディングパッド電極、14 第1の絶縁膜、16 第2の絶縁膜、18 レジスト層、20 ワイヤボンディング用の開口、30 保護膜、40 ボンディングワイヤ。

Claims (7)

  1. 半導体基板に形成されたボンディングパッド電極を覆う被覆層に開口を形成し、前記ボンディングパッド電極の表面の一部を露出させる工程と、
    前記露出されたボンディングパッド電極の表面に保護膜を堆積する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記ボンディングパッド電極はアルミニウムを主成分とする材料で形成し、前記開口は、フッ素イオンを含む反応性イオンエッチングにより形成することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記保護膜を堆積する工程に続き、前記開口において、ボンディングワイヤと前記ボンディングパッド電極を電気的に接続する工程を更に具備することを特徴とする請求項1または2に記載の半導体装置の製造方法。
  4. 前記ボンディングワイヤと前記ボンディングパッド電極を電気的に接続する工程に先立ち、前記ボンディングパッド電極の表面に堆積した前記保護膜を除去する工程を具備することを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記保護膜を堆積する工程は、酸化シリコン膜を5nmから15nmの厚みで形成する工程を具備することを特徴とする請求項1から4のいずれか一項に記載の半導体装置の製造方法。
  6. 前記保護膜を堆積する工程は、400℃以下の温度で行われることを特徴とする請求項1から5のいずれか一項に記載の半導体装置の製造方法。
  7. 半導体基板に形成されたボンディングパッド電極と、
    前記ボンディングパッド電極の表面を覆い、前記ボンディングパッド電極上にボンディング領域を画定する開口を有する被覆層と、
    前記被覆層の開口が位置する前記ボンディングパッド電極の表面において、その先端部が前記ボンディングパッド電極と電気的に接続されるボンディングワイヤと、
    前記ボンディングパッド電極の表面に堆積により形成され、前記ボンディングパッド電極の表面において前記ボンディングワイヤとボンディングパッド電極の接続部の周囲を覆う保護膜と、
    を具備することを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522471B2 (en) 2017-08-10 2019-12-31 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130742A (ja) * 1990-09-21 1992-05-01 Nec Ic Microcomput Syst Ltd 集積回路装置
JPH06333977A (ja) * 1993-05-25 1994-12-02 Nippon Steel Corp 半導体装置及びその製造方法
JP2003142521A (ja) * 2001-11-01 2003-05-16 Nec Electronics Corp 半導体装置およびその製造方法
JP2009272494A (ja) * 2008-05-08 2009-11-19 Alps Electric Co Ltd 電子デバイス及びその製造方法、ならびに、前記電子デバイスを用いた接続構造体及びその製造方法
JP2014135375A (ja) * 2013-01-10 2014-07-24 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130742A (ja) * 1990-09-21 1992-05-01 Nec Ic Microcomput Syst Ltd 集積回路装置
JPH06333977A (ja) * 1993-05-25 1994-12-02 Nippon Steel Corp 半導体装置及びその製造方法
JP2003142521A (ja) * 2001-11-01 2003-05-16 Nec Electronics Corp 半導体装置およびその製造方法
JP2009272494A (ja) * 2008-05-08 2009-11-19 Alps Electric Co Ltd 電子デバイス及びその製造方法、ならびに、前記電子デバイスを用いた接続構造体及びその製造方法
JP2014135375A (ja) * 2013-01-10 2014-07-24 Asahi Kasei Electronics Co Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522471B2 (en) 2017-08-10 2019-12-31 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
US10964643B2 (en) 2017-08-10 2021-03-30 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

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