JP2010021293A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2010021293A
JP2010021293A JP2008179562A JP2008179562A JP2010021293A JP 2010021293 A JP2010021293 A JP 2010021293A JP 2008179562 A JP2008179562 A JP 2008179562A JP 2008179562 A JP2008179562 A JP 2008179562A JP 2010021293 A JP2010021293 A JP 2010021293A
Authority
JP
Japan
Prior art keywords
alignment mark
film
semiconductor device
cover insulating
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008179562A
Other languages
English (en)
Inventor
Hirotoshi Shimada
浩利 島田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2008179562A priority Critical patent/JP2010021293A/ja
Priority to US12/458,278 priority patent/US8274166B2/en
Publication of JP2010021293A publication Critical patent/JP2010021293A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】アライメント精度を高める。
【解決手段】半導体装置１００は、基板１０２と、基板１０２上に形成され、金属膜により構成されたアライメントマーク１１０と、アライメントマーク１１０上に形成され、アライメントマーク１１０の表面全体を覆うカバー絶縁膜１０４と、カバー絶縁膜１０４上に形成され、平面視において、アライメントマーク１１０上で開口するとともに端面１０８ａがアライメントマーク１１０の端面１１０ａと一致する開口部１０８が形成されたポリイミド膜１０６とを含む。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
半導体装置の位置あわせを行うために、半導体基板上に金属膜で構成されたアライメントマークを形成することが知られている。
図５は、特許文献１（特開２００７−１４２４３６号公報）に記載された半導体素子１０の構成を示す断面図である。
半導体素子１０は、半導体基板５０上に形成された整列マーク５５と、その上に形成されたパッシベーション膜６０と、さらにその上に形成されたポリイミド膜７０とを含む。ここで、ポリイミド膜７０は、パッシベーション膜６０を露出するようにパターニングされている。
特開２００７−１４２４３６号公報
しかし、特許文献１に記載の技術では、ポリイミド膜７０の端面７０ａが整列マーク５５の端面５５ａからマージンをとって形成されているため、アライメント精度が低下するという問題があった。図６（ａ）は、図５に示した整列マーク５５が平面視で十字形状を有する場合の半導体素子１０の構成を示す平面図である。ここではパッシベーション膜６０の記載を省略している。図６（ｂ）は、整列マーク５５の端面５５ａとポリイミド膜７０の開口部の端面７０ａとを示す平面図である。ポリイミド膜７０の端面７０ａと整列マーク５５の端面５５ａとがマージンを有する場合、図６（ｂ）に示すように、アライメントマークが二重に見えてしまう。このように、アライメントマークが二重に見えると、位置あわせ時に誤認識が生じて、アライメント精度が低下してしまう。
本発明によれば、
基板と、
前記基板上に形成され、金属膜により構成されたアライメントマークと、
前記アライメントマーク上に形成され、前記アライメントマークの表面全体を覆うカバー絶縁膜と、
前記カバー絶縁膜上に形成され、平面視において、前記アライメントマーク上で開口するとともに端面が前記アライメントマークの端面と一致する開口部が形成されたポリイミド膜と、
を含む半導体装置が提供される。
本発明によれば、
基板上に形成され、金属膜により構成されたアライメントマークを形成する工程と、
前記アライメントマーク上の全面に、カバー絶縁膜を形成する工程と、
前記カバー絶縁膜上の全面に、ポリイミド膜を形成し、前記アライメントマーク上の全面に前記カバー絶縁膜を残した状態で、前記ポリイミド膜をパターニングして当該ポリイミド膜に、平面視において、前記アライメントマーク上で開口するとともに端面が前記アライメントマークの端面と一致する開口部を形成する工程と、
を含む半導体装置の製造方法が提供される。
このような構成とすることにより、ポリイミド膜の段差により生じるコントラストと、アライメントマークのコントラストとが重なるようにすることができ、アライメント精度を向上させることができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、アライメント精度を高めることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施の形態における半導体装置の構成を示す断面図である。図２（ａ）は、半導体装置の平面図である。
半導体装置１００は、シリコン基板等の半導体基板である基板１０２と、基板１０２上に形成され、金属膜により構成されたアライメントマーク１１０と、アライメントマーク１１０上に形成され、アライメントマーク１１０の表面全体を覆うカバー絶縁膜１０４と、カバー絶縁膜１０４上に形成されたパッシベーション膜であるポリイミド膜１０６とを含む。
なお、基板１０２とアライメントマーク１１０が形成された層との間には、多層配線膜等が形成された構成とすることができるが、ここでは記載を省略している。アライメントマーク１１０は、半導体装置１００の最上配線層に形成されることができる。
ポリイミド膜１０６には、平面視において、アライメントマーク１１０上で開口するとともに端面１０８ａがアライメントマーク１１０の端面１１０ａと一致する開口部１０８が形成されている。
また、アライメントマーク１１０は、バリアメタル膜１１２、配線膜１１４、およびバリアメタル膜１１６がこの順で積層された積層膜とすることができる。ここで、配線膜１１４は、たとえばアルミニウムにより構成することができる。また、バリアメタル膜１１２およびバリアメタル膜１１６は、たとえば、ＴｉＮにより構成することができる。本実施の形態において、アライメントマーク１１０は、たとえば十字形状（たとえば線幅１５０μｍ）とすることができる。また、他の例として、アライメントマーク１１０は、Ｌ字形状やＴ字形状（たとえば線幅１３０μｍ）とすることもできる。
カバー絶縁膜１０４は、たとえばＳｉＯ２膜等、透明度の高い材料により構成することができる。また、図２（ａ）では、カバー絶縁膜１０４の記載を省略している。カバー絶縁膜１０４を透明度の高い材料で構成することにより、アライメントマーク１１０の表面にカバー絶縁膜１０４が形成されていても、図２（ａ）に示したように、アライメントマーク１１０の形状を把握することができる。
図２（ｂ）は、アライメントマーク１１０の端面１１０ａおよびポリイミド膜１０６の開口部１０８の端面１０８ａを示す平面図である。本実施の形態において、ポリイミド膜１０６の開口部１０８の端面１０８ａがアライメントマーク１１０の端面１１０ａと一致している。そのため、図２（ｂ）に示すように、アライメントマーク１１０のエッジのコントラストを明瞭にすることができ、アライメント精度を高めることができる。
また、カバー絶縁膜１０４は、アライメントマーク１１０の端面１１０ａよりも外周にまで延在して形成されている。すなわち、アライメントマーク１１０の側壁は、カバー絶縁膜１０４で覆われて保護されている。これにより、アライメントマーク１１０が薬液等により侵食されるのを防ぐことができる。
また、本実施の形態において、基板１０２上には、アライメントマーク１１０と同じ層に、パッド電極が形成された構成とすることができる。
次に、基板１０２上にアライメントマーク１１０およびパッド電極が形成される場合を例として、半導体装置１００の製造手順を説明する。図３および図４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
半導体装置１００には、パッド電極１２０が形成されるパッド形成領域２００とアライメントマーク１１０が形成されるマーク形成領域２０２とが設けられている。ここで、基板１０２上のパッド形成領域２００にパッド電極１２０、マーク形成領域２０２にアライメントマーク１１０をそれぞれ形成する。なお、パッド電極１２０は、半導体装置１００の電気特性を測定するために針を当てるための測定用電極パッドと、後に導電性のバンプを形成して外部接続するための外部接続用電極パッドとを含むことができる。アライメントマーク１１０およびパッド電極１２０は、基板１０２上にバリアメタル膜１１２、配線膜１１４、およびバリアメタル膜１１６を形成し、それぞれ所定形状にパターニングすることにより形成される。なお、基板１０２とアライメントマーク１１０およびパッド電極１２０が形成された層との間には、多層配線膜等が形成された構成とすることができるが、ここでは記載を省略している。
つづいて、アライメントマーク１１０およびパッド電極１２０上の全面にカバー絶縁膜１０４（たとえば膜厚１１００ｎｍ）を形成する（図３（ａ））。このとき、カバー絶縁膜１０４は、アライメントマーク１１０およびパッド電極１２０の上面および側面を覆うように、アライメントマーク１１０およびパッド電極１２０の端面よりも外周にまで延在して形成される。
次いで、基板１０２上の全面にレジスト膜１３０を形成する（図３（ｂ））。ここで、レジスト膜１３０は、パッド形成領域２００においてのみ、パッド電極１２０上でカバー絶縁膜１０４に開口部を形成するための開口部１３０ａが形成された構成とすることができる。
このようなレジスト膜１３０をマスクとしたドライエッチングにより、カバー絶縁膜１０４を選択的にエッチングして、パッド電極１２０の上面を露出させる。このとき、パッド電極１２０の上面のバリアメタル膜１１６もエッチングされる（図４（ａ））。これにより、パッド電極１２０のバリアメタル膜１１６は、カバー絶縁膜１０４から露出した部分において、アライメントマーク１１０のバリアメタル膜１１６よりも膜厚が薄くなる。このような構成により、後にパッド電極１２０の上面に針を当てて測定する際に、針が損傷するのを防ぐことができる。
また、レジスト膜１３０の開口部１３０ａは、平面視において、パッド電極１２０よりも小さく形成することができる。すなわち、カバー絶縁膜１０４は、パッド電極１２０の端面よりも内周に端面が位置するように開口することができる。これにより、パッド電極１２０の側面が露出しないようにカバー絶縁膜１０４が保護することができる。
その後、カバー絶縁膜１０４上の全面に、ポリイミド膜１０６（たとえば膜厚７μｍ）を形成し、ポリイミド膜１０６をパターニングして、パッド電極１２０上で開口する開口部１０９とアライメントマーク１１０上で開口する開口部１０８とを形成する。ここで、開口部１０８は、平面視において、端面１０８ａがアライメントマーク１１０の端面１１０ａと一致するように形成される。また、開口部１０９は、とくに限定されないが、カバー絶縁膜１０４に形成された開口部よりも外周に端面が位置するように形成することができる。また、開口部１０９の端面は、パッド電極１２０の端面と一致していてもよく、一致していなくてもいずれでもよい。
本実施の形態において、ポリイミド膜１０６は、感光性ポリイミド材料により構成することができる。開口部１０８を有するポリイミド膜１０６は、以下の手順で形成することができる。まず、カバー絶縁膜１０４上の全面に感光性ポリイミド膜を塗布する。つづいて、感光性ポリイミド膜に、平面視において、アライメントマーク１１０の端面１１０ａと端面が位置するパターンを露光して、現像することにより、ポリイミド膜１０６に開口部１０８を形成する（図４（ｂ））。また、開口部１０８を形成する際に、パッド形成領域２００においても、ポリイミド膜１０６に開口部１０９を形成することができる。
以上の工程において、マーク形成領域２０２では、アライメントマーク１１０上の全面にカバー絶縁膜１０４が残ったままとなっている。このように、アライメントマーク１１０の上面および側面がカバー絶縁膜１０４で覆われた構成とすることにより、アライメントマーク１１０が薬液等により侵食されるのを防ぐことができる。
なお、この後、パッド電極１２０のうち、測定用電極パッドに針を当てて測定を行った後、パッド電極１２０のうち、外部接続用電極パッド上に導電性のバンプ等を形成することができる。
本実施の形態における半導体装置１００によれば、アライメントマーク１１０上に形成するポリイミド膜１０６の開口部１０８が、平面視においてエッジである端面１０８ａがアライメントマーク１１０の端面１１０ａと一致するように形成されている。そのため、ポリイミド膜１０６の段差により生じるコントラストと、アライメントマーク１１０のコントラストとが重なるようにすることができ、アライメント精度を向上させることができる。これにより、カバー絶縁膜１０４の透過性に依存せず、アライメント精度を向上させることができるので、自由度が拡大するメリットも有する。
また、アライメントマーク１１０上には、カバー絶縁膜１０４が残っているので、アライメントマーク１１０が薬液等により浸食されるのを防ぐこともできる。
また、本実施の形態における半導体装置の製造方法によれば、ポリイミド膜１０６の開口部１０８は、感光性ポリイミド材料を露光および現像することにより形成するので、エッジを精度よく出すことができる。これにより、アライメント精度を向上させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
本発明の実施の形態における半導体装置の構成を示す断面図である。 本発明の実施の形態における半導体装置の構成を示す平面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 従来の半導体素子の構成を示す断面図である。 図５に示した半導体素子の構成を示す平面図である。
符号の説明
１００ 半導体装置
１０２ 基板
１０４ カバー絶縁膜
１０６ ポリイミド膜
１０８ 開口部
１０８ａ 端面
１０９ 開口部
１１０ アライメントマーク
１１０ａ 端面
１１２ バリアメタル膜
１１４ 配線膜
１１６ バリアメタル膜
１２０ パッド電極
１３０ レジスト膜
１３０ａ 開口部
２００ パッド形成領域
２０２ マーク形成領域

Claims (8)

  1. 基板と、
    前記基板上に形成され、金属膜により構成されたアライメントマークと、
    前記アライメントマーク上に形成され、前記アライメントマークの表面全体を覆うカバー絶縁膜と、
    前記カバー絶縁膜上に形成され、平面視において、前記アライメントマーク上で開口するとともに端面が前記アライメントマークの端面と一致する開口部が形成されたポリイミド膜と、
    を含む半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記カバー絶縁膜は、前記アライメントマークの前記端面よりも外周にまで延在して形成された半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記基板上の前記アライメントマークと同層に形成されたパッド電極をさらに含み、
    前記カバー絶縁膜は、前記パッド電極が形成された領域上にも形成されるとともに、当該パッド電極の上面を露出する開口部を有し、
    前記ポリイミド膜は、前記パッド電極が形成された前記領域上にも形成されるとともに、当該パッド電極の上面を露出する開口部を有する半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記アライメントマークおよび前記パッド電極は、配線膜およびその上に形成されたバリアメタル膜をそれぞれ含み、
    前記パッド電極の前記バリアメタル膜は、前記カバー絶縁膜から露出した部分において、前記アライメントマークの前記バリアメタル膜よりも膜厚が薄い半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記配線膜は、アルミニウム膜である半導体装置。
  6. 基板上に形成され、金属膜により構成されたアライメントマークを形成する工程と、
    前記アライメントマーク上の全面に、カバー絶縁膜を形成する工程と、
    前記カバー絶縁膜上の全面に、ポリイミド膜を形成し、前記アライメントマーク上の全面に前記カバー絶縁膜を残した状態で、前記ポリイミド膜をパターニングして当該ポリイミド膜に、平面視において、前記アライメントマーク上で開口するとともに端面が前記アライメントマークの端面と一致する開口部を形成する工程と、
    を含む半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記カバー絶縁膜を形成する工程において、前記カバー絶縁膜を、前記アライメントマークの前記端面よりも外周にまで延在して形成し、
    前記開口部を形成する工程において、前記カバー絶縁膜は、前記アライメントマークの前記端面よりも外周にまで延在して形成されている半導体装置の製造方法。
  8. 請求項６または７に記載の半導体装置の製造方法において、
    前記開口部を形成する工程は、
    感光性ポリイミド膜を前記カバー絶縁膜上の全面に塗布する工程と、
    前記感光性ポリイミド膜を露光および現像して、当該感光性ポリイミド膜に前記開口部を形成する工程と、
    を含む半導体装置の製造方法。
JP2008179562A 2008-07-09 2008-07-09 半導体装置および半導体装置の製造方法 Pending JP2010021293A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008179562A JP2010021293A (ja) 2008-07-09 2008-07-09 半導体装置および半導体装置の製造方法
US12/458,278 US8274166B2 (en) 2008-07-09 2009-07-07 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008179562A JP2010021293A (ja) 2008-07-09 2008-07-09 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2010021293A true JP2010021293A (ja) 2010-01-28

Family

ID=41504440

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008179562A Pending JP2010021293A (ja) 2008-07-09 2008-07-09 半導体装置および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8274166B2 (ja)
JP (1) JP2010021293A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103403624A (zh) * 2011-03-15 2013-11-20 株式会社Orc制作所 对位装置和具有该对位装置的曝光装置
JP6384647B1 (ja) * 2017-02-23 2018-09-05 株式会社村田製作所 電子部品、電子機器および電子部品の実装方法
WO2019039173A1 (ja) * 2017-08-21 2019-02-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
JP2019101357A (ja) * 2017-12-07 2019-06-24 エイブリック株式会社 半導体装置及び半導体装置の位置検出方法及び半導体装置の製造方法
JP2020072111A (ja) * 2018-10-29 2020-05-07 キヤノン株式会社 光電変換装置および機器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8693494B2 (en) * 2007-06-01 2014-04-08 Seven Networks, Inc. Polling
TWI458073B (zh) * 2011-07-08 2014-10-21 Orise Technology Co Ltd 校準標記及製造方法
JP2014216377A (ja) * 2013-04-23 2014-11-17 イビデン株式会社 電子部品とその製造方法及び多層プリント配線板の製造方法
CN105474760B (zh) * 2013-08-28 2019-03-08 3M创新有限公司 具有用于精确配准的基准标记的电子组件
CN109353136B (zh) * 2014-06-20 2020-08-04 3M创新有限公司 在后续处理期间实现精确配准的多种油墨的印刷
JP2019054172A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
CN109742054A (zh) * 2019-01-10 2019-05-10 信利半导体有限公司 显示面板制造方法和显示面板
US11694967B2 (en) * 2019-03-14 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
US5726502A (en) * 1996-04-26 1998-03-10 Motorola, Inc. Bumped semiconductor device with alignment features and method for making the same
US6121689A (en) * 1997-07-21 2000-09-19 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6452284B1 (en) * 2000-06-22 2002-09-17 Motorola, Inc. Semiconductor device substrate and a process for altering a semiconductor device
US20020027294A1 (en) * 2000-07-21 2002-03-07 Neuhaus Herbert J. Electrical component assembly and method of fabrication
US7053495B2 (en) * 2001-09-17 2006-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same
US6821878B2 (en) * 2003-02-27 2004-11-23 Freescale Semiconductor, Inc. Area-array device assembly with pre-applied underfill layers on printed wiring board
KR100577308B1 (ko) * 2004-12-29 2006-05-10 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
KR100620430B1 (ko) * 2005-04-29 2006-09-06 삼성전자주식회사 반도체 장치의 얼라인 키 구조물 및 이를 형성하는 방법
KR100660893B1 (ko) 2005-11-22 2006-12-26 삼성전자주식회사 정렬 마크막을 구비하는 반도체 소자 및 그 제조 방법
US7893549B2 (en) * 2007-08-14 2011-02-22 International Business Machines Corporation Microelectronic lithographic alignment using high contrast alignment mark
JP5259211B2 (ja) * 2008-02-14 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103403624A (zh) * 2011-03-15 2013-11-20 株式会社Orc制作所 对位装置和具有该对位装置的曝光装置
JP6384647B1 (ja) * 2017-02-23 2018-09-05 株式会社村田製作所 電子部品、電子機器および電子部品の実装方法
WO2019039173A1 (ja) * 2017-08-21 2019-02-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
US11329002B2 (en) 2017-08-21 2022-05-10 Sony Semiconductor Solutions Corporation Semiconductor device and fabrication method for semiconductor device
JP2019101357A (ja) * 2017-12-07 2019-06-24 エイブリック株式会社 半導体装置及び半導体装置の位置検出方法及び半導体装置の製造方法
JP7016684B2 (ja) 2017-12-07 2022-02-07 エイブリック株式会社 半導体装置及び半導体装置の位置検出方法及び半導体装置の製造方法
JP2020072111A (ja) * 2018-10-29 2020-05-07 キヤノン株式会社 光電変換装置および機器
JP7366531B2 (ja) 2018-10-29 2023-10-23 キヤノン株式会社 光電変換装置および機器

Also Published As

Publication number Publication date
US8274166B2 (en) 2012-09-25
US20100007035A1 (en) 2010-01-14

Similar Documents

Publication Publication Date Title
JP2010021293A (ja) 半導体装置および半導体装置の製造方法
JP2009135172A (ja) 半導体装置の製造方法および半導体装置
JP5433228B2 (ja) 半導体装置の製造方法
JP5833855B2 (ja) オーバーレイバーニアマスクパターンとその形成方法、並びにオーバーレイバーニアパターンを含む半導体素子とその形成方法
JP2006339189A (ja) 半導体ウェハおよびそれにより形成した半導体装置
JP2005101144A (ja) 半導体装置および半導体装置の製造方法
US9711469B2 (en) Semiconductor structure having recess and manufacturing method thereof
US7556916B2 (en) Method for burying resist and method for manufacturing semiconductor device
US7473631B2 (en) Method of forming contact holes in a semiconductor device having first and second metal layers
JP2008085238A (ja) 貫通電極付き基板の製造方法、及び貫通電極付き基板
JP2012069608A (ja) 半導体装置および半導体装置の製造方法
JPH0677315A (ja) 半導体装置
JP5432481B2 (ja) 半導体装置の製造方法および半導体装置
JP5061653B2 (ja) 半導体装置及びその製造方法
JP3872031B2 (ja) 半導体装置の製造方法
JPWO2014002794A1 (ja) 薄膜積層素子の製造方法
JP2005166900A (ja) 半導体装置及びその製造方法
JP2007123509A (ja) 半導体装置およびその製造方法
JPH0479333A (ja) 半導体集積回路
JP6384755B2 (ja) リフトオフマスク並びにそれを用いて製造された半導体素子およびｍｅｍｓ素子
JP2008098417A (ja) 加速度センサー製造用基板及びその製造方法
JPH1167620A (ja) アライメントマークを有する半導体装置
KR20040086857A (ko) 반도체소자의 중첩마크 형성방법
JP2005217122A (ja) 半導体装置の製造方法及び半導体装置
JP2007157967A (ja) 半導体装置