TWI458073B - 校準標記及製造方法 - Google Patents

校準標記及製造方法 Download PDF

Info

Publication number
TWI458073B
TWI458073B TW100124260A TW100124260A TWI458073B TW I458073 B TWI458073 B TW I458073B TW 100124260 A TW100124260 A TW 100124260A TW 100124260 A TW100124260 A TW 100124260A TW I458073 B TWI458073 B TW I458073B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
calibration mark
layer
mark
pattern
Prior art date
Application number
TW100124260A
Other languages
English (en)
Other versions
TW201304109A (zh
Inventor
Tai Ho Wang
Jia Luen Peng
Hung Sheng Yu
Original Assignee
Orise Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Orise Technology Co Ltd filed Critical Orise Technology Co Ltd
Priority to TW100124260A priority Critical patent/TWI458073B/zh
Priority to US13/541,636 priority patent/US20130009328A1/en
Publication of TW201304109A publication Critical patent/TW201304109A/zh
Application granted granted Critical
Publication of TWI458073B publication Critical patent/TWI458073B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/5442Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

校準標記及製造方法
本發明是有關於一種校準標記的結構與製造方法,且特別是有關於一種在半導體元件的校準標記結構與製造方法。
在製造半導體元件,或是組裝及製造顯示器模組時,一般都必須在可容忍誤差範圍內配置各種不同的元件,其中校準標記(Alignment Mark)則是用來在積體電路(Integrated Circuit,IC)黏貼或是固定到顯示器模組的玻璃面板時,用以將積體電路元件定位到正確位置所使用的對準標記。
請參照圖1A,是說明傳統校準標記結構之上視示意圖。而圖1B則是說明此校準標記結構在積體電路元件140上相對位置示意圖,例如包括校準標記T1與T2,位於兩側的位置。校準標記100包括一個標記主體130與其週邊區域120。標記主體130為十字形,兩側可用以作為定位座標軸,包括X軸與Y軸的方向。如圖1B所示,積體電路(IC)元件140製造完成後,在兩側具有校準標記T1與T2。積體電路元件140將會被配置在顯示器模組的玻璃面板表面,而與玻璃面板內連線(Interconnection)或是形成與表面的線路構成電性連接,其中,為了精確地將積體電路元件140放置在玻璃面板對應且正確的位置,則在兩側的校準標記T1與T2將是用以位置校準的依據。
對準的方式通常利用光學對準的方法,以一入射光照射在積體電路(IC)元件140上,進而讀取校準標記T1與T2的位置,包括對準標記主體130,用以作為位置調校與對準的依據。請參照圖1C,為說明一接合裝置(Bonding Device),用以將積體電路元件140配置接合在玻璃面板上的示意圖。此接合裝置包括一接合底座150,而顯示器模組的玻璃面板160則是放置在接合底座150的表面,以及接合頭(Bonding Head)152則是位於接合底座150上方,可由機器或人工方式移動。
當積體電路元件140欲配置在玻璃面板160的表面時,則可直接貼附其上,而貼附的方式可以利用異方性導電膜(Anisotropic Conductive Film,ACF)156以及熱電耦(Thermo Couple)154進行電性連接。為了將積體電路元件140配置在玻璃面板160正確的位置,通常需要經過校準的程序,而其校準的方式,就是利用積體電路元件140的校準標記。當入射光照射在積體電路元件140上時,校準標記的標記主體130可以有效地反射入射光,而其週邊區域120反射的效果將比標記主體130的表面還差,因此,藉由兩區域之間對入射光所產生的對比,可以有效地取得標記主體130的位置與形狀,而可據以進行位置對準與調校。
然而,由於製程上均勻性的問題,造成校準標記的背景區域(也就是週邊區域)有顏色差異太大問題,進而影響對準的辨識成功率。請參照圖2A與2B所示,為說明面板廠實作時,校準記號的背景區域顏色差異太大情況的示意圖。如圖2A及2B所示,校準標記因為在生產時,由於製程上均勻性控制不易,局部區域材料無法做到厚度完全一致,因此,不同積體電路(IC)元件的校準記號,其背景區域產生不同的顏色上差異情況,在面板廠進行對準接合的時候,將造成無法定位校準標記的問題。
對於此問題,美國專利第7821638號提出一種校準標記。在此專利中,如圖3A所示,提出一種校準標記300,包含一第一樣式(Pattern)320及其週邊的第二樣式302所組成。此第二樣式302是由多個精細樣式(Fine Pattern)330所組成。第一樣式320放置在較高的平面,因此與入射光垂直的第一樣式320能反射,用以校準標記之主體,可作為製造晶圓時,利用光學量測取得頂點位置座標的參考物。多個精細樣式330沿著直角座標系統x軸與y軸方向依預先測量而得之節距長度(Pitch)依序置放在基底上,其中,這些精細樣式330能對垂直的入射光以不規則的方向散射入射光。
圖3B是美國第7821638號專利提出的另一種校準標記示意圖。此校準標記300A為上述校準標記300之反向版本。圖3C是美國專利第7821638號之校準記號的樣板結構圖,亦即其校準標記示剖面意圖。校準標記300包含多種校準層304、306及308。一第一校準層304、一第二校準層306、一第三校準層308可從依序以材料垂直之方向堆疊在基體302上,其中,平行光入射至一第一樣板320時,大部分的入射光都能反射,如反射光L1所示。相反地,因為入射光入射至精細樣式330之間隔時,產生不規則反射光L2。因此,從反射光訊號檢視校準標記時,能觀察到反射光L1與不規則反射光L2之間的對比,藉由對比之差異,用以方便校準之辨識。然而,由於不規則反射光L2為方向為不規則,因此也會存在傳統背景顏色差異太大的問題。另外,製程上也相對地複雜而增加成本。
而上述的相關技術,若是運用在製造顯示器元件,都需要進行一個玻璃覆晶基板(Chip-On-Glass,COG)製程,用以移除校準標記上主體金屬層的抗反射層。上述製程步驟,除了增加額外製程的時間以及成本外,由於該製程在保護層(Passivation Layer)均勻性不佳時,會造成背景顏色上的差異,進而影響對準的辨識成功率。
本發明提供一種校準標記,適用於積體電路製造的銅製程,可增強與校準標記主體與背景樣式顏色的對比,以作為晶片貼合液晶面板上校準之判斷。此校準標記可有效提升液晶顯示器驅動IC與面板壓合的對準辨識成功率。
在一實施例中,本發明提供一種校準標記,包括一背景樣式、一第一介電層、一第二介電層與一標記主體樣式。此背景樣式位於第一介電層內,其中背景樣式係由金屬銅層所組成。第二介電層位於所述第一介電層上,並覆蓋於背景樣式的表面。標記主體樣式則是配置於第二介電層上,並位於背景樣式涵蓋區域之上方,其中,校準標記主體的材質為金屬鋁或鋁銅合金所組成,用以形成與背景樣式的對比顏色,進而作為晶片貼合液晶面板上校準之判斷。
上述的校準標記,在一實施例,更包括第三介電層與第四介電層。所述第三介電層覆蓋於標記主體樣式,而第四介電層覆蓋於第三介電層,其中第三介電層與第四介電層用以作為晶片與校準標記之一保護層。在一實施例中,所述第三介電層為壓力釋放介電層,而第四介電層包括氮化矽層。
上述的校準標記,在一實施例,所述標記主體樣式可為十字形狀、工字型或T字型。
上述的校準標記,在一實施例,所述金屬銅層係為整片式所組成。在另一實施例中,所述金屬銅層係以矩形方式形成之方陣排列所組成。
在一實施例中,本發明提供一種校準標記,包括一標記主體樣式、一第一介電層、一第二介電層以及一背景樣式。所述標記主體樣式係由金屬銅層所組成,且位於第一介電層,其中,此金屬銅層為整片式或以矩形方式形成之方陣排列。所述第二介電層位於第一介電層上,覆蓋於所述標記主體樣式。所述背景樣式配置於第二介電層上,且位於所述標記主體樣式的上方,其中背景樣式為金屬鋁或鋁銅合金所組成,用以形成與標記主體樣式的對比顏色,進而作為晶片貼合液晶面板上時校準之判斷。
上述的校準標記,在一實施例,更包括第三介電層與第四介電層。所述第三介電層覆蓋於標記主體樣式,而第四介電層覆蓋於第三介電層,其中第三介電層與第四介電層用以作為晶片與校準標記之一保護層。在一實施例中,所述第三介電層為壓力釋放介電層,而第四介電層包括氮化矽層。
上述的校準標記,在一實施例,所述標記主體樣式可為十字形狀、工字型或T字型。
上述的校準標記,在一實施例,所述金屬銅層係以矩形形成之方陣排列係採用同一層次或是不同層次的配置。
在一實施例中,本發明提供一種校準標記製造方法,適用於積體電路製造的銅製程,包括提供一基底,用以形成校準標記結構。於所述基底上形成一金屬銅層以及環繞其四周的一第一介電層,其中金屬銅層為整片式或以矩形形成之方陣排列。在第一介電層與金屬銅層上方形成一第二介電層。在第二介電層上方配置一標記主體樣式,係位於金屬銅層所涵蓋區域的上方,其中,校準標記主體為金屬鋁或鋁銅合金所組成,用以於校準標記結構中標記主體樣式與金屬銅層形成對比顏色,進而作為晶片貼合液晶面板上時校準之判斷。
上述的校準標記製造方法,在一實施例,更包括形成一第三介電層,用以覆蓋所述標記主體樣式。更進一步形成一第四介電層,用以覆蓋所述第三介電層,其中第三介電層與第四介電層用以作為所述校準標記之保護層。在一實施例中,第三介電層為壓力釋放介電層。在又一實施例中,第四介電層為氮化矽層。
上述的校準標記製造方法,在一實施例,所述金屬銅層係於第一介電層中挖出一凹槽區域,將銅晶種植入後經由電鍍與化學機械研磨所形成。
上述的校準標記製造方法,在一實施例,所述標記主體樣式的形狀為十字形狀、工字型或T字型。
上述的校準標記製造方法,在一實施例,所述金屬銅層係以矩形方式形成之方陣排列係採用同一層次或是不同層次的。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
本發明提供一種將整片金屬銅或方陣排列金屬銅層運用在校準標記,並可適用於現有的銅製程。
在一實施例中,若將整片金屬銅層或方陣排列金屬銅層運用在校準標記的背景,可固定背景的顏色,而不須考慮製程上均勻性的問題,並增強與校準標記主體樣式的對比。若運用在液晶顯示器模組製造,則具有提升液晶顯示器驅動積體電路(IC)與面板貼合的對準辨識成功率。在另一實施例中,亦可將整片金屬銅層或方陣排列金屬銅層運用在校準標記的主體樣式。
本發明在一實施例中,提出一種積體電路,其包括一種包括整片金屬銅或方陣排列金屬銅層作為校準標記的結構。在一實施例中,是採用整片金屬銅運用或方陣排列金屬銅層作為校準標記的背景區域,在另一實施例中,是運用作為校準標記的主體。
請參照圖4,為說明在積體電路上的校準標記結構之剖面示意圖。如圖4所示,對於校準標記結構,一般包括基底層,例如介電層410,其上形成介電層412與校準標記的標記主體樣式(Pattern)414。而後,其上形成壓力釋放介電層(Stress Relief Oxide,SRO)416與氮化矽(Si3 N4 )層418。
上述的校準標記結構,可使用高密度電漿(High Density Plasma)進行製程,對晶圓進行蝕刻程序,接著使用化學機械拋光方法(Chemical Mechanical Polishing,CMP),將晶圓上的金屬氧化物磨平,在介電層410上形成鋁銅(AlCu)層,並接著完成標記主體樣式414,如同液晶顯示器中將邏輯電路直接製作於介電層410上的方法一般。在標記主體樣式414外圍形成介電層412。在校準標記主體414與介電層412之上覆蓋一層壓力釋放介電層(Stress Relief Oxide,SRO)416,在壓力釋放介電層416上覆蓋一層氮化矽(Si3 N4 )層418。壓力釋放介電層416與氮化矽層418用以作為校準標記之保護層(Passivation layer)。
上述的製程中,由於氮化矽(Si3 N4 )層418在製造過程厚度並無法均勻,因此在不同的厚度下會產生不同顏色的色散現象。上述的變化,根據一般的量測,從380埃(Angstrom,)、530埃()、750埃()、900埃()、1130埃()、1280埃()到1500埃(),所呈現的顏色變化從黃褐色、褐色、深紫到紫紅色、略帶紅色的深藍色、淡藍到金屬藍色、金屬色到淺淡黃綠色。而例如從2330埃()、2930埃()、3530埃()、3680埃()、3900埃()、4500埃()、6000埃()、8900埃()到10600埃(),所呈現的顏色變化從藍色、黃色、紫色、藍色、綠色、粉紅色、橘色、藍色到紫色。上述的詳細資料,可參照附表1熱生長氮化矽(Si3 N4 )膜顏色表。
從以上的實驗數據可以瞭解,對不同厚度所呈現的顏色,是以循環方式呈現,且無法精確地掌握其呈現的顏色,亦即不同顏色將造成不同對比顏色之差異,這將造成以光學方式量測對準的困難。在上述從小範圍到大範圍的Si3 N4 膜厚度變化,有這麼多的色偏情況,積體電路元件會呈現很多種不同的顏色,嚴重影響積體電路元件的辨識或對準作業,而呈現對準失敗廢片退貨的情況。
有鑑於此,本發明提供一種可適用於現有銅製程的校準標記結構製程,可加強校準標記的顏色對比,並且可以改善保護層在製程上不一致時,所產生光學對準的色偏情況,並且能改善光學量測對準的準確率。
在多個實施例其中之一,可在將整片金屬銅運用在校準標記的結構中,不論是作為標記主體樣式,或是標記主體樣式的背景。在其中一個實施例,可將整片金屬銅運用在校準標記的背景,可固定背景的顏色,可以避免製程上均勻性的問題,並增強與標記主體樣式的對比。若運用在液晶顯示器,則具有提升液晶顯示器驅動積體電路(IC)與面板壓合的對準辨識成功率。
請參照圖5A,為說明本發明一實施範例所提出運用金屬銅作為校準標記背景之校準標記結構上視示意圖。在本實施範例所提出的校準標記結構500,包括標記主體樣式510以及背景樣式520。標記主體樣式510,在一實施例中,可以根據設計上的需求而採用不同的造型樣式,以方便對準程序的進行,例如以十字外型的樣式呈現,但並非以此結構為限。此標記主體樣式510的材質為鋁銅合金(AlCu)材料,而呈現的顏色一般而言為銀白色。而背景樣式520部分,則是鋪設整片式的金屬銅層。此整片式的金屬銅層所呈現的顏色為深紅色,以作為本實施範例之背景。從上述實施例中可以瞭解,呈現銀白色的校準標記主體510,以及背景為整片式金屬銅層的背景樣式520所呈現的深紅色,將呈現高對比的顏色差異,以突顯出主體之形狀,並提高位置對準之準確性。
圖5B為說明本實施中運用整片金屬銅作為校準標記背景之校準標記結構剖面示意圖。在基底上包括一第一介電層502,而其內包括一背景樣式520。此背景樣式520可以由一整片式金屬銅層所組成的,以作為校準標記的背景層。此整片式金屬銅層所組成的背景樣式520形成方法,可配合半導體上的銅製程步驟。在一實施例中,可以在第一介電層502挖出一凹槽區域,並且經由銅晶種(Copper Metal Seed)植入後經電鍍與化學機械研磨(CMP)等製程形成此整片金屬銅層的背景樣式520。
而後,在第一介電層502上形成一第二介電層504,並覆蓋或包覆上述的背景樣式520。而後在第二介電層504上方形成作為校準標記結構主體的標記主體樣式510。並接著在標記主體樣式510上方形成保護層,用以包覆並保護此標記主體樣式510。例如,在一實施例中,在第二介電層504上方形成第三介電層506,其中此第三介電層506在一實施例中可以是壓力釋放介電層(Stress Relief Oxide,SRO)。在第三介電層506上覆蓋一層氮化矽(Si3 N4 )層508。第三介電層506與氮化矽(Si3 N4 )層508可用以作為校準標記之保護層(Passivation layer)。
在此實施例中,上述校準標記結構500的背景樣式520,是採用整片式的金屬銅層。對於背景樣式520,在一實施例中,可採用同一層次或是不同層次的小面積金屬銅(Cu)以矩形方式排列而呈現,其目的在於可配合現有的銅製程。而標記主體樣式510是採用鋁銅合金(AlCu)材料。如上所述,鋁銅合金(AlCu)材料呈現的顏色為銀白色,而作為背景的是鋪設整片式或方陣排列的金屬銅層,呈現的顏色為為深紅色,將呈現高對比的顏色差異,用以突顯出主體之形狀,進而提高位置對準之準確性。例如,入射光線在標記主體樣式510有比較充分的反射效果,如標號501所示,但入射光線若是落在背景樣式520上,則反射的強度比不上入射到標記主體樣式510的效果,如標號503所示。
在此實施例中,如圖所示,標記主體樣式510的形狀可以根據設計上的需要而為不同的造型,在一實施例中,可以是十字形狀,用以定義包括X軸與Y軸方向的座標軸,而其上下左右延伸的區域亦可增加對比的資訊。但並非以此形狀為限,只要任何可用以作為校準標記的形狀皆可適用於本實施例,例如T字型、I字型或其他形狀皆可。
圖6A為說明本實施中運用金屬銅層作為標記主體樣式之校準標記結構剖面示意圖。在本實施範例所提出的校準標記結構600,包括標記主體樣式610以及背景區域620。標記主體樣式610,在一實施例中,可以根據設計上的需求而採用不同的造型樣式,以方便對準程序的進行,例如以十字外型的樣式呈現,但並非以此結構為限。此標記主體樣式610的材質為鋪設整片式的金屬銅層或方陣排列金屬銅層,此整片式的金屬銅層或方陣排列金屬銅層所呈現的顏色為深紅色,以作為本實施範例之標記主體樣式。而背景區域620部分,則是鋁銅合金(AlCu)材料,而呈現的顏色一般而言為銀白色。從上述實施例中可以瞭解,呈現深紅色的校準標記主體610,以及呈現銀白色的背景區域620,將呈現高對比的顏色差異,以突顯出主體之形狀,並提高位置對準之準確性。
圖6B為說明本實施中運用金屬銅作為標記主體樣式之校準標記結構剖面示意圖。在此依照圖6B說明校準標記結構與其製造之流程。
首先,基底上包括一第一介電層602,而其內包括一標記主體樣式610。此標記主體樣式610可以由一整片式金屬銅層或方陣排列金屬銅層所組成的,以作為校準標記的主體。此整片式金屬銅層或方陣排列金屬銅層所組成的標記主體樣式610形成方法,可配合半導體上的銅製程步驟。在一實施例中,可以在第一介電層602挖出一凹槽區域,並且經由銅晶種(Copper Metal Seed)植入後形成此整片金屬銅層或方陣排列金屬銅層的標記主體樣式610。
而後,在第一介電層602上形成一第二介電層604,並覆蓋或包覆上述的標記主體樣式610。而後,在第二介電層604上方形成作為校準標記結構的背景樣式620。此背景樣式620具有孔洞622,位於所述標記主體樣式610的上方,並對應此標記主體樣式610的形狀。
並接著在背景樣式620上方形成保護層,以包覆並保護此背景樣式620。例如,在一實施例中,在第二介電層604上方形成第三介電層606,其中此第三介電層606在一實施例中可以是壓力釋放介電層(Stress Relief Oxide,SRO)。在第三介電層606上覆蓋一層氮化矽(Si3 N4 )層608。第三介電層606與氮化矽(Si3 N4 )層608可用以作為校準標記之保護層(Passivation layer)。
在此實施例中,上述校準標記結構600的標記主體樣式610,是採用整片式的金屬銅層或方陣排列金屬銅層。對於標記主體樣式610,在一實施例中,可採用同一層次或是不同層次的小面積金屬銅(Cu)以矩形方式排列而呈現,其目的在於可配合現有的銅製程。而背景樣式620是採用鋁銅合金(AlCu)材料。如上所述,鋁銅合金(AlCu)材料呈現的顏色為銀白色,而作為標記主體樣式是鋪設整片式或方陣排列的金屬銅層,呈現的顏色為深紅色,將呈現高對比的顏色差異,用以突顯出主體之形狀,進而提高位置對準之準確性。例如,入射光線在標記主體樣式610得到的反射效果,如標號601所示,其反射的強度比不上入射到背景樣式620的效果,如標號603所示。
在此實施例中,如圖所示,標記主體樣式610的形狀可以根據設計上的需要而為不同的造型,在一實施例中,可以是十字形狀,用以定義包括X軸與Y軸方向的座標軸,而其上下左右延伸的區域亦可增加對比的資訊。但並非以此形狀為限,只要任何可用以作為校準標記的形狀皆可適用於本實施例,上述運用整片式的金屬銅層或方陣排列金屬銅層作為校準標記結構的背景樣式,其製程流程示意圖,則如圖7所示。首先,在步驟S710,提供一基底,用以形成此校準標記結構。步驟S720,在基底上形成整片金屬銅層或方陣排列金屬銅層以及環繞其四周的第一介電層。在一實施例中,為達表面的均勻,已維持固定的反射率,此包括整片金屬銅層的第一介電層,可進行一磨平的製程,以平坦化此表面,以利後續校準標記結構的形成。
步驟S730中,在上述第一介電層與金屬銅層上方形成第二介電層,此第二介電層用以覆蓋背景層。而後,如步驟S740,在上述第二介電層上方配置十字型鋁銅合金層,作為校準標記主體。在此實施例中,校準標記主體的形狀為十字形狀,可用以定義座標軸,包括X軸與Y軸的方向。上下左右延伸的區域亦可增加對比的資訊。但並非以此形狀為限,只要任何可用以作為校準標記的形狀皆可適用於本發明,例如T字型、I字型或其他形狀皆可。
而後步驟S750,在上述第二介電層與十字型鋁銅合金層上方依序形成第三介電層與其上方的氮化矽層,以作為校準標記的保護層(Passivation Layer)。此第三介電層例如是壓力釋放介電層(Stress Relief Oxide,SRO)。
圖8A為本發明另一實施例運用方陣排列金屬銅為校準標記背景,金屬鋁為標記主體樣式之校準標記結構上視示意圖。圖8B為本發明一實施例運用方陣排列金屬銅為校準標記背景,金屬鋁為標記主體樣式之校準標記結構剖面與光線入射/反射示意圖。
請參照圖8A,為說明本發明一實施範例所提出運用金屬銅作為校準標記背景之校準標記結構上視示意圖。在本實施範例所提出的校準標記結構800,包括標記主體樣式810以及背景區域820。標記主體樣式810,在一實施例中,可以根據設計上的需求而採用不同的造型樣式,以方便對準程序的進行,例如以十字外型的樣式呈現,但並非以此結構為限。此標記主體樣式810的材質為鋁銅合金(AlCu)材料,而呈現的顏色一般而言為銀白色。而背景區域820部分,則是鋪設方陣排列金屬銅層。此方陣排列金屬銅層所呈現的顏色為深紅色,以作為本實施範例之背景。從上述實施例中可以瞭解,呈現銀白色的校準標記主體810,以及背景為方陣排列金屬銅層的背景區域820所呈現的深紅色,將呈現高對比的顏色差異,以突顯出主體之形狀,並提高位置對準之準確性。
圖8B為說明本實施中運用方陣排列金屬銅層作為校準標記背景之校準標記結構剖面示意圖。在基底上包括一第一介電層802,而其內包括一背景樣式820。此背景樣式820可以由方陣排列金屬銅層所組成的,以作為校準標記的背景層。每個方陣排列金屬銅層之間的間隔距離可根據需要而設計。此方陣排列金屬銅層所組成的背景樣式820形成方法,可配合半導體上的銅製程步驟。在一實施例中,可以在第一介電層802挖出一凹槽區域,並且經由銅晶種(Copper Metal Seed)植入後形成此方陣排列金屬銅層的背景樣式820。
而後,在第一介電層802上形成一第二介電層804,並覆蓋或包覆上述的背景樣式820。而後在第二介電層804上方形成作為校準標記結構主體的標記主體樣式810。並接著在標記主體樣式810上方形成保護層,以包覆並保護此標記主體樣式810。例如,在一實施例中,在第二介電層804上方形成第三介電層806,其中此第三介電層806在一實施例中可以是壓力釋放介電層(Stress Relief Oxide,SRO)。在第三介電層806上覆蓋一層氮化矽(Si3 N4 )層508。第三介電層806與氮化矽(Si3 N4 )層808可用以作為校準標記之保護層(Passivation layer)。
在此實施例中,上述校準標記結構800的背景樣式820,是採用方陣排列金屬銅層。對於背景樣式820,在一實施例中,可採用同一層次或是不同層次的小面積金屬銅(Cu)以矩形方式排列而呈現,其目的在於可配合現有的銅製程。而標記主體樣式810是採用鋁銅合金(AlCu)材料。如上所述,鋁銅合金(AlCu)材料呈現的顏色為銀白色,而作為背景的是鋪設整片式或方陣排列的金屬銅層,呈現的顏色為為深紅色,將呈現高對比的顏色差異,以突顯出主體之形狀,並提高位置對準之準確性。例如,入射光線在標記主體樣式810有比較充分的反射效果,如標號501所示,但入射光線若是落在背景樣式820上,則反射的強度比不上入射到標記主體樣式810的效果,如標號803所示。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100...校準標記
120...校準標記背景
130...校準標記主體
140...晶圓
210...校準標記主體
220、222、224、226...相互融合(Merge)區域
300、300A...校準標記
302、320、302A、340...樣式
330...精細樣式
304、306及308...校準層
310...保護層
410、412...介電層
414...鋁銅層
416...壓力釋放介電層(SRO)
418...氮化矽(Si3 N4 )
500、500A、800...校準標記
510、530、810...校準標記主體
520、540、820...校準標記背景
610、610A、630、630A...介電層
620、620A...金屬銅
640、640A...壓力釋放介電層(SRO)
650、650A...校準標記主體
圖1A說明傳統校準標記之上視示意圖。
圖1B說明校準標記在晶圓上相對位置示意圖。
圖1C是說明一接合裝置,用以將積體電路元件配置接合在玻璃面板上的示意圖。
圖2A與2B是校準記號產生錯誤訊息示意圖。
圖3A與3B是習知校準記號的結構上視示意圖。
圖3C是習知校準記號的結構剖面示意圖。
圖4為校準標記結構剖面結構示意圖。
圖5A為本發明一實施例運用整片金屬銅為校準標記背景,金屬鋁為標記主體樣式之校準標記結構上視示意圖。
圖5B為本發明一實施例運用整片金屬銅為校準標記背景,金屬鋁為標記主體樣式之校準標記結構剖面與光線入射/反射示意圖。
圖6A為本發明另一實施例運用整片金屬鋁為校準標記背景,金屬銅為標記主體樣式之校準標記結構上視示意圖。
圖6B為本發明另一實施例運用整片金屬鋁為校準標記背景,金屬銅為標記主體樣式之校準標記結構剖面與光線入射/反射示意圖。
圖7為本發明一實施例中,運用整片金屬銅為校準標記背景之校準標記製造方法流程圖。
圖8A為本發明一實施例運用方陣排列金屬銅為校準標記背景,金屬鋁為標記主體樣式之校準標記結構上視示意圖。
圖8B為本發明一實施例運用方陣排列金屬銅為校準標記背景,金屬鋁為標記主體樣式之校準標記結構剖面與光線入射/反射示意圖。
500...校準標記
510...校準標記主體
520...校準標記背景

Claims (26)

  1. 一種校準標記,適用於積體電路製造的銅製程,作為晶片貼合液晶面板上校準之判斷,該校準標記包括:一背景樣式,位於一第一介電層內,其中該背景樣式係由金屬銅層所組成,並且該背景樣式的表面覆蓋一第二介電層;以及一標記主體樣式,配置於該第二介電層上,並位於該背景樣式涵蓋區域之上方,其中,該校準標記主體的材質為金屬鋁或鋁銅合金所組成。
  2. 如申請專利範圍第1項所述的校準標記,其中更具有一保護層,其包括:一第三介電層,覆蓋於該標記主體樣式;以及一第四介電層,覆蓋於該第三介電層。
  3. 如申請專利範圍第2項所述的校準標記,其中該第三介電層為壓力釋放介電層。
  4. 如申請專利範圍第2項所述的校準標記,其中該第四介電層包括氮化矽層。
  5. 如申請專利範圍第1項所述的校準標記,該背景樣式係於該第一介電層中挖出一凹槽區域,將銅晶種植入後經由電鍍與化學機械研磨所形成。
  6. 如申請專利範圍第1項所述的校準標記,其中該標記主體樣式可為十字形狀、工字型或T字型。
  7. 如申請專利範圍第1項所述的校準標記,其中該金屬銅層係為整片式所組成。
  8. 如申請專利範圍第1項所述的校準標記,其中該金屬銅層係以矩形方式形成之方陣排列所組成。
  9. 一種校準標記,適用於積體電路製造的銅製程,用以作為晶片貼合液晶面板上時校準之判斷,該校準標記包括:一標記主體樣式,係由金屬銅層所組成且位於一第一介電層,並且該標記主體樣式的表面覆蓋一第二介電層;以及一背景樣式,配置於該第二介電層上,且位於該標記主體樣式的上方,其中該背景樣式為金屬鋁或鋁銅合金所組成。
  10. 如申請專利範圍第9項所述的校準標記,其中更具有一保護層,其包括:一第三介電層,用以覆蓋該金屬層;以及一第四介電層,用以覆蓋該第三介電層。
  11. 如申請專利範圍第10項所述的校準標記,其中該第三介電層為壓力釋放介電層。
  12. 如申請專利範圍第10項所述的校準標記,其中該第四介電層為氮化矽層。
  13. 如申請專利範圍第9項所述的校準標記,其中該背景樣式具有一孔洞,用以對應於該標記主體樣式所涵蓋區域的上方。
  14. 如申請專利範圍第9項所述的校準標記,其中該標記主體樣式的形狀可為十字形狀、工字型或T字型。
  15. 如申請專利範圍第9項所述的校準標記,其中該金屬銅層以矩形形成之方陣排列係採用同一層次或是不同層次的配置。
  16. 如申請專利範圍第9項所述的校準標記,其中該金屬銅層以矩形形成之方陣排列,而該方陣排列的金屬銅層之間的間隔距離是根據該背景樣式與該標記主體樣式的對比顏色效果所調整。
  17. 如申請專利範圍第9項所述的校準標記,其中該主體樣式係於該第一介電層中挖出一凹槽區域,用以將銅晶種植入後所形成。
  18. 一種校準標記製造方法,適用於積體電路製造的銅製程,包括提供一基底,用以形成校準標記結構;於該基底上形成一金屬銅層以及環繞其四周的一第一介電層,其中該金屬銅層構成一背景樣式;在該第一介電層與該金屬銅層上方形成一第二介電層;以及在該第二介電層上方配置一標記主體樣式,係位於該背景樣式所涵蓋區域的上方,其中,該校準標記主體樣式為金屬鋁或鋁銅合金所組成,其與該背景樣式的顏色產生對比,進而作為晶片貼合液晶面板上時校準之判斷。
  19. 如申請專利範圍第18項所述的校準標記製造方法,其中更包括:形成一第三介電層,用以覆蓋該標記主體樣式;以及形成一第四介電層,用以覆蓋該第三介電層,其中該第三介電層與該第四介電層用以作為該校準標記主體樣式之保護層。
  20. 如申請專利範圍第19項所述的校準標記製造方法,其中該第三介電層為壓力釋放介電層。
  21. 如申請專利範圍第19項所述的校準標記製造方法,其中該第四介電層為氮化矽層。
  22. 如申請專利範圍第18項所述的校準標記製造方法,該金屬銅層係於該第一介電層中挖出一凹槽區域,將銅晶種植入後經由電鍍與化學機械研磨所形成。
  23. 如申請專利範圍第18項所述的校準標記製造方法,其中該標記主體樣式的形狀為十字形狀、工字型或T字型。
  24. 如申請專利範圍第18項所述的校準標記製造方法,其中該背景樣式係以矩形方式形成之方陣排列係採用同一層次或是不同層次的。
  25. 如申請專利範圍第24項所述的校準標記製造方法,其中根據該背景樣式與該標記主體樣式的對比顏色,用以調整該方陣排列的金屬銅層之間的間隔距離。
  26. 一種校準標記製造方法,適用於積體電路製造的銅製程,包括提供一基底,用以形成校準標記結構;於該基底上形成一金屬銅層以及環繞其四周的一第一介電層,其中該金屬銅層構成一標記主體樣式;在該第一介電層與該背景樣式上方形成一第二介電層;以及在該第二介電層上方配置一背景樣式,係位於該標記主體樣式的上方,其中,該背景樣式為金屬鋁或鋁銅合金所組成,其與該標記主體樣式的顏色產生對比,進而作為晶片貼合液晶面板上時校準之判斷。
TW100124260A 2011-07-08 2011-07-08 校準標記及製造方法 TWI458073B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100124260A TWI458073B (zh) 2011-07-08 2011-07-08 校準標記及製造方法
US13/541,636 US20130009328A1 (en) 2011-07-08 2012-07-03 Alignment mark, semiconductor having the alignment mark, and fabricating method of the alignment mark

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100124260A TWI458073B (zh) 2011-07-08 2011-07-08 校準標記及製造方法

Publications (2)

Publication Number Publication Date
TW201304109A TW201304109A (zh) 2013-01-16
TWI458073B true TWI458073B (zh) 2014-10-21

Family

ID=47438175

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100124260A TWI458073B (zh) 2011-07-08 2011-07-08 校準標記及製造方法

Country Status (2)

Country Link
US (1) US20130009328A1 (zh)
TW (1) TWI458073B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401332B2 (en) * 2013-11-22 2016-07-26 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device and alignment mark of semiconductor device
TWI580511B (zh) * 2014-06-10 2017-05-01 Shinkawa Kk A bonding device, and a method of estimating the placement position of the engagement tool
TWI549235B (zh) * 2014-07-03 2016-09-11 矽品精密工業股份有限公司 封裝結構及其製法與定位構形
KR20160015094A (ko) 2014-07-30 2016-02-12 삼성전자주식회사 오버레이 마크, 오버레이 마크를 형성하는 방법 및 오버레이 마크를 이용하여 반도체 소자를 제조하는 방법
CN109979871B (zh) * 2017-12-27 2021-08-24 奇景光电股份有限公司 芯片以及使用其的电子装置
CN111799245B (zh) * 2020-06-18 2022-05-20 宁波芯健半导体有限公司 一种芯片标识方法及具有标识的芯片

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242019A (ja) * 1997-02-18 1998-09-11 Internatl Business Mach Corp <Ibm> コントラストが強化されたアラインメント・ターゲット
US5897371A (en) * 1996-12-19 1999-04-27 Cypress Semiconductor Corp. Alignment process compatible with chemical mechanical polishing
TW442927B (en) * 2000-05-12 2001-06-23 Taiwan Semiconductor Mfg Method for forming metal pad on the surface of copper wire
US6350680B1 (en) * 2000-05-26 2002-02-26 Taiwan Semiconductor Manufacturing Company Pad alignment for AlCu pad for copper process
TW501259B (en) * 2001-03-02 2002-09-01 Taiwan Semiconductor Mfg Fabrication method for an aluminum fuse in a copper process
JP2003264349A (ja) * 2003-03-03 2003-09-19 Canon Inc 電気回路基板におけるアライメントマーク構造
TW561573B (en) * 2001-09-17 2003-11-11 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device and method for fabricating the same
US20080079461A1 (en) * 2006-09-29 2008-04-03 Megica Corporation Integrated circuit chips with fine-line metal and over-passivation metal
TW201113994A (en) * 2009-10-05 2011-04-16 Advance Materials Corp Method for forming window BGA substrate
JP2011096882A (ja) * 2009-10-30 2011-05-12 Seiko Epson Corp 半導体装置の製造方法及び半導体装置のアレイ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4847183A (en) * 1987-09-09 1989-07-11 Hewlett-Packard Company High contrast optical marking method for polished surfaces
US6313003B1 (en) * 2000-08-17 2001-11-06 Taiwan Semiconductor Manufacturing Company Fabrication process for metal-insulator-metal capacitor with low gate resistance
JP4412922B2 (ja) * 2003-06-27 2010-02-10 株式会社ルネサステクノロジ 半導体装置
US20060264028A1 (en) * 2005-05-20 2006-11-23 Texas Instruments, Incorporated Energy beam treatment to improve the hermeticity of a hermetic layer
US7329956B1 (en) * 2006-09-12 2008-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene cleaning method
JP2008311457A (ja) * 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法
US20090170305A1 (en) * 2007-12-31 2009-07-02 Texas Instruments Incorporated Method for improving electromigration lifetime for cu interconnect systems
JP5259211B2 (ja) * 2008-02-14 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2010021293A (ja) * 2008-07-09 2010-01-28 Nec Electronics Corp 半導体装置および半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5897371A (en) * 1996-12-19 1999-04-27 Cypress Semiconductor Corp. Alignment process compatible with chemical mechanical polishing
JPH10242019A (ja) * 1997-02-18 1998-09-11 Internatl Business Mach Corp <Ibm> コントラストが強化されたアラインメント・ターゲット
TW442927B (en) * 2000-05-12 2001-06-23 Taiwan Semiconductor Mfg Method for forming metal pad on the surface of copper wire
US6350680B1 (en) * 2000-05-26 2002-02-26 Taiwan Semiconductor Manufacturing Company Pad alignment for AlCu pad for copper process
TW501259B (en) * 2001-03-02 2002-09-01 Taiwan Semiconductor Mfg Fabrication method for an aluminum fuse in a copper process
TW561573B (en) * 2001-09-17 2003-11-11 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit device and method for fabricating the same
JP2003264349A (ja) * 2003-03-03 2003-09-19 Canon Inc 電気回路基板におけるアライメントマーク構造
US20080079461A1 (en) * 2006-09-29 2008-04-03 Megica Corporation Integrated circuit chips with fine-line metal and over-passivation metal
TW201113994A (en) * 2009-10-05 2011-04-16 Advance Materials Corp Method for forming window BGA substrate
JP2011096882A (ja) * 2009-10-30 2011-05-12 Seiko Epson Corp 半導体装置の製造方法及び半導体装置のアレイ

Also Published As

Publication number Publication date
TW201304109A (zh) 2013-01-16
US20130009328A1 (en) 2013-01-10

Similar Documents

Publication Publication Date Title
TWI458073B (zh) 校準標記及製造方法
JP6395600B2 (ja) 撮像装置の製造方法および半導体装置の製造方法
JP3530158B2 (ja) 半導体装置及びその製造方法
US9240398B2 (en) Method for producing image pickup apparatus and method for producing semiconductor apparatus
US7045908B2 (en) Semiconductor device and method for manufacturing the same
KR100928856B1 (ko) 얼라인먼트 마크를 가지는 반도체 디바이스 및 디스플레이디바이스
EP2858105A1 (en) Imaging device, semiconductor device, and imaging unit
EP2858106A1 (en) Method of manufacturing image pickup device and method of manufacturing semiconductor device
CN102280437A (zh) 校准标记及制造方法
KR102222415B1 (ko) 열 스프레더를 구비한 집적회로 패키징 시스템 및 그 제조 방법
US20150054109A1 (en) Wafer level packaging structure for image sensors and wafer level packaging method for image sensors
US20080032458A1 (en) Semiconductor device and method of manufacturing same
WO2008072551A1 (ja) Icチップ実装パッケージ、及びこれを備えた画像表示装置
US7776703B2 (en) Process for manufacturing semiconductor device
KR20030044894A (ko) 눈금보정패턴 및 그 제조방법
US20060128040A1 (en) Bond positioning method for wire-bonding process and substrate for the bond positioning method
US20070007666A1 (en) Substrate for manufacturing semiconductor device, semiconductor device manufacturing method
TWI433290B (zh) 半導體裝置
TWI833147B (zh) 電子裝置以及其檢測方法
JP3970849B2 (ja) 半導体装置,半導体装置の製造方法及び、半導体装置の検査方法
TWI835336B (zh) 電子裝置及其製造方法
CN111952278B (zh) 电子装置
JP3970833B2 (ja) 半導体装置,半導体装置の製造方法及び、半導体装置の検査方法
WO2024065101A9 (zh) 驱动背板、发光基板、背光模组及显示装置
US20230317753A1 (en) Methods Of Forming Optical Modules

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees