JP3970833B2 - 半導体装置,半導体装置の製造方法及び、半導体装置の検査方法 - Google Patents
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Description
103・・・半導体基板
105・・・裏面
107・・・段差部
109・・・表面
113・・・突起電極
111・・・封止樹脂
Claims (17)
- 回路素子が形成された第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、前記第1の主表面と前記第2の主表面との間の複数の側面とを有する半導体基板と、前記第1の主表面上部に形成され、前記回路素子と電気的に接続された複数の外部端子とを備える半導体装置であって、
前記第2の主表面は、中央領域及び前記中央領域を囲む周辺領域を有し、前記周辺領域には第1の段差部が形成され、前記周辺領域に形成された第1の段差部の表面の粗さは、前記中央領域における第2の主表面の粗さより粗く、
前記周辺領域は、前記複数の側面のうちの第1の側面に沿って形成された第1の幅を有する第1の部分と、前記第1の側面に対向する第2の側面に沿って形成された前記第1の幅よりも狭い第2の幅を有する第2の部分とを有することを特徴とする半導体装置。 - 前記第1の段差部は、前記複数の側面に沿って形成された所定の幅を有することを特徴とする請求項1記載の半導体装置。
- 前記第2の主表面の前記中央領域には、前記複数の側面のうちの第1の側面から該第1の側面に対向する第2の側面へと至る第2の段差部をさらに有することを特徴とする請求項1記載の半導体装置。
- 前記外部端子は封止樹脂の表面から露出していることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 前記複数の側面のうちの第1の側面側に設けられた第1の段差部は、該第1の側面と対向する前記第2の側面側に設けられた第1の段差部より深さが深いことを特徴とする請求項1記載の半導体装置。
- 前記第1の段差部は、前記中央領域から前記各側面に至るまで徐々に前記半導体基板の厚さを薄くするテーパ状の段差であることを特徴とする請求項1記載の半導体装置。
- 前記複数の側面のうちの第1の側面側に設けられた第1の段差部は、該第1の側面と対向する前記第2の側面側に設けられた第1の段差部より幅が広いことを特徴とする請求項1記載の半導体装置。
- 前記中央領域の所定の領域の粗さは該中央領域の他の領域の粗さより粗いことを特徴とする請求項1記載の半導体装置。
- 前記中央領域は鏡面状態であることを特徴とする請求項1〜8のいずれか1つに記載の半導体装置。
- 前記第1の段差部は前記中央領域を取り囲むように設けられていることを特徴とする請求項1〜9のいずれか1つに記載の半導体装置。
- 前記外部端子は金属配線層と突起電極を介して前記回路素子と電気的に接続されていることを特徴とする請求項1〜10のいずれか1つに記載の半導体装置。
- 前記外部端子は金属配線層と突起電極を介して前記回路素子と電気的に接続されており、
前記金属配線層上及び前記突起電極の周囲は前記封止樹脂にて覆われていることを特徴とする請求項4記載の半導体装置。 - 前記金属配線層は、その一端が前記半導体基板の周辺領域にて前記回路素子と電気的に接続され、他端が前記半導体基板の内側方向へ延在して該内側にて前記突起電極と電気的に接続されることを特徴とする請求項11又は請求項12記載の半導体装置。
- 第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、複数のスクライブラインによって区画された複数の半導体装置形成部を有する半導体ウエハを準備する工程と、
前記半導体装置形成部の前記第1の主表面に回路素子を形成する工程と、
前記半導体装置形成部の前記第1の主表面上部に前記回路素子と電気的に接続される複数の外部端子を形成する工程と、
前記第2の主表面を研磨して鏡面状態とする工程と、
前記各スクライブラインを含む前記第2の主表面の所定の領域に第1の幅を有し、前記第2の主表面における他の領域より粗い表面を有する第1の溝を形成する工程と、
前記第1の溝内の前記スクライブラインを研削し前記各半導体装置形成部を個片化する工程とを有し、
前記第1の溝の中心が、前記各スクライブラインの中心からずれて形成されることを特徴とする半導体装置の製造方法。 - 前記半導体装置形成部の前記第2の主表面に、前記第1の溝に直交して延在する第2の溝を形成する工程をさらに有することを特徴とする請求項14記載の半導体装置の製造方法。
- 請求項1〜13記載の半導体装置を実装基板に実装し、該実装された半導体装置から反射される光に基づき外観の検査を行うことを特徴とする半導体装置の検査方法。
- 前記外観検査は、前記実装された半導体装置に対してレーザ光を照射し、反射されたレーザ光を受光装置で受光して、その強度により外形を認識することを特徴とする請求項16記載の半導体装置の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003365823A JP3970833B2 (ja) | 2003-10-27 | 2003-10-27 | 半導体装置,半導体装置の製造方法及び、半導体装置の検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003365823A JP3970833B2 (ja) | 2003-10-27 | 2003-10-27 | 半導体装置,半導体装置の製造方法及び、半導体装置の検査方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001250483A Division JP3530158B2 (ja) | 2001-08-21 | 2001-08-21 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004040136A JP2004040136A (ja) | 2004-02-05 |
JP3970833B2 true JP3970833B2 (ja) | 2007-09-05 |
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ID=31712897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003365823A Expired - Fee Related JP3970833B2 (ja) | 2003-10-27 | 2003-10-27 | 半導体装置,半導体装置の製造方法及び、半導体装置の検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3970833B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10964681B2 (en) | 2018-08-03 | 2021-03-30 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007055010A1 (ja) | 2005-11-10 | 2007-05-18 | Renesas Technology Corp. | 半導体装置の製造方法および半導体装置 |
JP2014146829A (ja) * | 2005-11-10 | 2014-08-14 | Renesas Electronics Corp | 半導体チップおよび半導体装置 |
-
2003
- 2003-10-27 JP JP2003365823A patent/JP3970833B2/ja not_active Expired - Fee Related
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---|---|---|---|---|
US10964681B2 (en) | 2018-08-03 | 2021-03-30 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
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---|---|
JP2004040136A (ja) | 2004-02-05 |
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RD01 | Notification of change of attorney |
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RD02 | Notification of acceptance of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061013 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070205 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070606 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100615 Year of fee payment: 3 |
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R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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