KR100620430B1 - 반도체 장치의 얼라인 키 구조물 및 이를 형성하는 방법 - Google Patents

반도체 장치의 얼라인 키 구조물 및 이를 형성하는 방법 Download PDF

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Abstract

반도체 장치의 얼라인 키 구조물과 이를 형성하는 방법에서, 기판 상에 형성된 집적 회로를 포함하는 절연 구조물 상에 제1금속 배선들을 포함하는 제1층간 절연막과 제2금속 배선들 및 본딩 패드를 포함하는 제2층간 절연막이 형성된다. 상기 제2층간 절연막 상에는 상기 제2금속 배선들 중에서 하나만을 노출시키며 와이어 본딩 공정에서 얼라인 키로서 기능하는 제1개구와, 상기 본딩 패드를 노출시키는 제2개구를 갖는 보호막 패턴이 형성된다. 상기 제1개구는 상기 노출된 제2금속 배선의 폭보다 좁은 폭을 가지며, 상기 노출된 제2금속 배선의 양측 가장자리 부위들을 제외한 나머지 표면 부위를 노출시킨다. 따라서, 상기 제1개구와 제2개구를 형성하는 동안 상기 노출된 제2금속 배선을 제외한 나머지 제2금속 배선들의 식각 손상 및 상기 제1금속 배선들의 플라즈마 손상이 방지될 수 있다. 따라서, 반도체 장치의 동작 신뢰도 및 생산성이 향상될 수 있다.

Description

반도체 장치의 얼라인 키 구조물 및 이를 형성하는 방법{Alignment key structure of a semiconductor device and method of forming the same}
도 1은 종래의 반도체 장치의 상부 구조물을 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 종래의 반도체 장치의 상부 구조물을 설명하기 위한 단면도이다.
도 3은 본 발명의 제1실시예에 따른 반도체 장치의 얼라인 키 구조물을 설명하기 위한 평면도이다.
도 4는 도 3에 도시된 Ⅳ-Ⅳ 라인을 따라 절개된 단면도이다.
도 5는 도 3에 도시된 Ⅴ-Ⅴ 라인을 따라 절개된 단면도이다.
도 6은 도 3에 도시된 제1금속 배선들의 다른 예를 설명하기 위한 평면도이다.
도 7은 도 3에 도시된 제1개구의 다른 예를 설명하기 위한 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 얼라인 키 구조물을 설명하기 위한 평면도이다.
도 9는 도 8에 도시된 제1금속 배선들의 다른 예를 설명하기 위한 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 얼라인 키 구조물 을 설명하기 위한 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 절연 구조물
210 : 제1금속 배선 212 : 제1층간 절연막
220 : 제2금속 배선 222 : 본딩 패드
224 : 제2층간 절연막 230 : 보호막 패턴
232 : 제1개구 234 : 제2개구
본 발명은 반도체 장치의 얼라인 키 구조물(alignment key structure) 및 이를 형성하는 방법에 관한 것이다. 보다 상세하게는, 금선(gold wire)과 같은 도전선을 이용하여 반도체 장치의 본딩 패드와 리드 프레임(lead frame)의 리드를 전기적으로 연결하는 와이어 본딩 공정(wire bonding process)에서 사용되는 얼라인 키를 갖는 얼라인 키 구조물 및 이를 형성하는 방법에 관한 것이다.
일반적으로 반도체 장치는 반도체 기판으로 사용되는 실리콘웨이퍼 상에 전기적인 회로를 형성하는 팹(fabrication; Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하는 EDS(electrical die sorting)공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 공정을 통해 제조된다.
상기 패키지 공정에서 와이어 본딩 공정은 반도체 장치의 상부에 형성된 본딩 패드와 리드 프레임의 리드를 금선과 같은 도전선으로 연결하기 위하여 수행된다.
도 1은 종래의 반도체 장치의 상부 구조물을 설명하기 위한 평면도이고, 도 2는 도 1에 도시된 종래의 반도체 장치의 상부 구조물을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(100) 상에 트랜지스터, 커패시터 등을 포함하는 집적 회로(미도시)를 포함하는 절연 구조물(102)이 형성되어 있으며, 상기 절연 구조물(102) 상에 상기 집적 회로와 전기적으로 연결되는 다수의 제1금속 배선들(110)을 포함하는 제1층간 절연막(112)과 다수의 제2금속 배선들(120)과 본딩 패드(122)를 포함하는 제2층간 절연막(124)이 형성되어 있다.
상기 제2층간 절연막(124) 상에는 상기와 같은 반도체 장치를 보호하기 위한 보호막 패턴(130)이 형성되어 있으며, 상기 보호막 패턴(130)에는 와이어 본딩 공정에서 얼라인 키로서 기능하는 제1개구(132)와 상기 본딩 패드(122)를 노출시키는 제2개구(134)가 형성되어 있다. 상기 제1개구(132)와 제2개구(134)는 도시된 바와 같이 서로 연결될 수도 있으며, 이와는 다르게, 독립적으로 형성될 수도 있다.
상기 제1개구(132)는 일반적으로 꺽쇠 형상을 가지며 상기 본딩 패드(122)와 인접하는 제2금속 배선들(120)을 노출시킨다. 상기 제1개구(132) 및 제2개구(134)를 형성하기 위한 식각 공정은 플라즈마 에천트를 사용하여 수행될 수 있으며, 상 기 식각 공정에서 제2금속 배선들(120)이 손상될 수 있다.
구체적으로, 상기 제2금속 배선들(120)은 다수의 신호 라인들과 파워 라인 및 그라운드 라인을 포함할 수 있으며, 상기 신호 라인들이 상기 제1개구(132)를 통해 상기 신호 라인들이 노출되는 경우, 식각 손상에 의해 전기적 신호에서 노이즈가 발생될 수 있으며, 상기와 같은 신호 노이즈는 반도체 장치의 동작 신뢰도를 저하시킬 수 있다. 또한, 상기 신호 라인들은 상기 파워 라인 또는 그라운드 라인에 비하여 상대적으로 좁은 선폭을 갖기 때문에 상기 식각 공정에서 상기 신호 라인들의 단선 또는 단락이 발생될 수 있다. 더 나아가, 상기 제1개구(132)의 하부에 위치하는 제1금속 배선들(110)에서 플라즈마 손상이 발생될 수 있으며, 상기 플라즈마 손상에 의한 또 다른 신호 노이즈가 발생될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 금속 배선들의 손상을 방지할 수 있는 반도체 장치의 얼라인 키 구조물을 제공하는데 있다.
본 발명의 제2목적은 상술한 바와 같은 반도체 장치의 얼라인 키 구조물을 형성하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제1측면에 따른 반도체 장치의 얼라인 키 구조물은, 기판 상에 형성되며 다수의 금속 배선들을 포함하는 절연막과, 상기 절연막 상에 형성되며, 상기 금속 배선들 중 하나만을 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구(opening)를 갖는 보호막 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 개구는 상기 노출된 금속 배선의 폭보다 좁은 폭을 갖고, 상기 노출된 금속 배선의 양측 가장자리들을 제외한 나머지 표면 부위를 노출시킨다. 또한, 상기 절연막 내에는 상기 노출된 금속 배선과 인접하는 본딩 패드가 형성될 수 있으며, 상기 보호막 패턴에는 상기 본딩 패드를 노출시키는 제2개구가 형성될 수 있다.
상기 노출된 금속 배선은 나머지 금속 배선들에 비하여 상대적으로 넓은 폭을 가질 수 있다. 예를 들면, 상기 노출된 금속 배선은 파워 라인 또는 그라운드 라인일 수 있다.
본 발명의 제2측면에 따른 반도체 장치의 얼라인 키 구조물은, 기판 상에 형성되며 다수의 제1금속 배선들을 포함하는 제1절연막과, 상기 제1절연막 상에 형성되며 다수의 제2금속 배선들과 본딩 패드를 포함하는 제2절연막과, 상기 제2절연막 상에 형성되며, 상기 제2금속 배선들 중에서 상기 본딩 패드와 인접하는 하나만을 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구를 갖는 보호막 패턴을 포함할 수 있다.
본 발명의 제3측면에 따른 반도체 장치의 얼라인 키 구조물은, 기판 상에 형성되며 다수의 제1금속 배선들을 포함하는 제1절연막과, 상기 제1절연막 상에 형성되며 다수의 제2금속 배선들을 포함하는 제2절연막과, 상기 제2절연막 상에 형성되며, 상기 제2금속 배선들 중 서로 인접하는 제2금속 배선들을 각각 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구들을 갖는 보호막 패턴을 포함할 수 있다.
본 발명의 제4측면에 따르면, 반도체 장치의 얼라인 키 구조물은, 기판 상에 다수의 금속 배선들을 포함하는 절연막을 형성하는 단계와, 상기 금속 배선들 중 하나만을 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구(opening)를 갖는 보호막 패턴을 상기 절연막 상에 형성하는 단계를 통해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연막은 상기 기판 상에 상기 금속 배선들을 형성하는 단계와, 상기 금속 배선들 상에 상기 절연막을 형성하는 단계를 통해 형성될 수 있으며, 상기 금속 배선들을 형성하는 동안 상기 노출된 금속 배선과 인접하는 본딩 패드가 상기 금속 배선들과 동시에 형성될 수 있다.
상기 보호막 패턴은 상기 절연막 상에 보호막을 형성하는 단계와, 상기 보호막 및 상기 절연막을 패터닝하여 상기 개구를 형성하는 단계를 통해 형성될 수 있으며, 상기 보호막 및 상기 절연막을 패터닝하는 동안 상기 본딩 패드를 노출시키는 제2개구가 상기 개구와 동시에 형성될 수 있다.
본 발명의 제5측면에 따르면, 반도체 장치의 얼라인 키 구조물은, 기판 상에 다수의 제1금속 배선들을 포함하는 제1절연막을 형성하는 단계와, 상기 제1절연막 상에 다수의 제2금속 배선들과 본딩 패드를 포함하는 제2절연막을 형성하는 단계와, 상기 제2금속 배선들 중에서 상기 본딩 패드와 인접하는 하나만을 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구를 갖는 보호막 패턴을 상기 제2절연막 상에 형성하는 단계를 통해 형성될 수 있다.
본 발명의 제6측면에 따르면, 반도체 장치의 얼라인 키 구조물은, 기판 상에 다수의 제1금속 배선들을 포함하는 제1절연막을 형성하는 단계와, 상기 제1절연막 상에 다수의 제2금속 배선들을 포함하는 제2절연막을 형성하는 단계와, 상기 제2금속 배선들 중 서로 인접하는 제2금속 배선들을 각각 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구들을 갖는 보호막 패턴을 상기 제2절연막 상에 형성하는 단계를 통해 형성될 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 상기 제1개구는 상기 본딩 패드와 리드 프레임의 리드를 전기적으로 연결하기 위한 와이어 본딩 공정에서 얼라인 키로서 기능하며, 다수의 제2금속 배선들 중 하나만을 노출시키거나, 다수의 제2금속 배선들 중 서로 인접하는 제2금속 배선들을 각각 노출시킨다. 따라서, 상기 제1개구를 형성하는 동안 상기 노출된 제2금속 배선(들)을 제외한 나머지 제2금속 배선들에 대한 식각 손상이 방지될 수 있으며, 하부의 제1금속 배선들의 플라즈마 손상을 방지할 수 있다. 따라서, 반도체 장치의 동작 신뢰도 및 생산성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명의 제1실시예에 따른 반도체 장치의 얼라인 키 구조물을 설명하기 위한 평면도이며, 도 4는 도 3에 도시된 Ⅳ-Ⅳ 라인을 따라 절개된 단면도이고, 도 5는 도 3에 도시된 Ⅴ-Ⅴ 라인을 따라 절개된 단면도이다.
도 3 내지 도 5를 참조하면, 실리콘 웨이퍼와 같은 반도체 기판(200) 상에는 집적 회로(미도시)를 포함하는 절연 구조물(202)이 형성되어 있으며, 상기 절연 구조물(202) 상에는 상기 집적 회로와 전기적으로 연결된 다수의 제1금속 배선들 (210)을 포함하는 제1층간 절연막(212)이 형성되어 있고, 상기 제1층간 절연막(212) 상에는 상기 집적 회로와 전기적으로 연결된 다수의 제2금속 배선들(220a, 220b)과 본딩 패드(222)를 포함하는 제2층간 절연막(224)이 형성되어 있다.
구체적으로, 상기 절연 구조물(202)은 DRAM 회로, SRAM 회로, 플래시 메모리 회로 등과 같은 집적 회로를 포함하며, 상기 제1금속 배선들(210) 및 제2금속 배선들(220a, 220b)은 상기 집적 회로와 콘택 플러그 등을 통해 전기적으로 연결된 다수의 신호 라인들, 파워 라인, 그라운드 라인 등을 각각 포함할 수 있다.
상세히 도시되지는 않았으나, 상기 본딩 패드(222)는 제1금속 배선(들)(210)과 콘택 플러그(미도시)를 통해 전기적으로 연결될 수 있으며, 후속하는 와이어 본딩 공정에서 리드 프레임의 리드와 금선을 통해 전기적으로 연결된다.
상기 제1층간 절연막(212) 및 제2층간 절연막(224)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 저유전 물질 등으로 이루어질 수 있으며, 일반적으로 널리 알려진 화학 기상 증착을 통해 형성될 수 있다.
상기 제1금속 배선들(210)과 제2금속 배선들(220a, 220b) 및 본딩 패드(222)는 텅스텐, 알루미늄, 구리 등과 같은 금속으로 이루어질 수 있으며, 물리기상증착, 화학기상증착 등의 막 형성 공정과 포토리소그래피 공정 및 식각 공정 등을 통해 각각 형성될 수 있다. 이와는 다르게, 상기 제1금속 배선들(210)과 제2금속 배선들(220a, 220b) 및 본딩 패드(222)는 다마신 공정을 통해 형성될 수도 있다.
한편, 도시된 바와 같이 제1금속 배선들(210)과 제2금속 배선들(220a, 220b)은 서로 수직하는 제1방향 및 제2방향으로 각각 연장할 수 있다. 또한, 도시되지는 않았으나, 상기 제1금속 배선들(210) 및 제2금속 배선들(220a, 220b)은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등과 같은 장벽 금속막을 각각 더 포함할 수 있다.
상기 제2층간 절연막(224) 상에는 상기 제2금속 배선들(220a, 220b)을 보호하기 위한 보호막 패턴(230)이 형성되어 있으며, 상기 보호막 패턴(230)은 상기 제2금속 배선들(220a, 220b) 중 하나(220a)만을 노출시키는 제1개구(232)와 상기 본딩 패드(222)를 노출시키는 제2개구(234)를 갖는다. 구체적으로, 상기 제1개구(232)에 의해 노출된 제2금속 배선(220a)은 상기 본딩 패드(222)와 인접하며 신호 라인들로서 기능하는 다른 제2금속 배선들(220b)에 비하여 넓은 폭을 갖는 파워 라인 또는 그라운드 라인인 것이 바람직하다.
상기 보호막 패턴은 폴리이미드(polyimide) 수지로 이루어질 수 있으며, 폴리이미드 올리고머(polyimide oligomer)를 사용하는 스핀 코팅 공정, 포토리소그래피 공정, 식각 공정 및 경화 공정을 통해 형성될 수 있다. 이와는 다르게, 상기 보호막 패턴은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수도 있다.
상기 제1개구(232)는 후속하는 와이어 본딩 공정에서 얼라인 키로서 기능하며 다양한 형상을 가질 수 있다. 예를 들면, 상기 제1개구(232)는 도시된 바와 같이 꺽쇠 형상으로 형성될 수 있으며, 이와는 다르게 사각형 또는 원형으로 형성될 수도 있다. 상기 제1개구(232)의 폭은 상기 노출된 제2금속 배선(220a)의 폭보다 작은 것이 바람직하다. 구체적으로, 상기 제1개구(232)는 상기 노출된 제2금속 배선(220a)의 양측 가장자리 부위들을 제외한 나머지 부위(또는 중앙 부위)를 노출시 키며, 상기 양측 가장자리 부위들은 각각 약 0.1㎛ 내지 1㎛ 정도의 폭(L1)을 가질 수 있다.
상기 제1개구(232)의 폭이 상기 노출된 금속 배선(220a)의 폭보다 큰 경우, 상기 제1개구(232)를 형성하는 동안 상기 노출된 금속 배선(220a)과 인접하는 다른 제2금속 배선들(220b)이 플라즈마 에천트에 의해 손상될 수 있다. 또한, 상기 제1층간 절연막(212) 내의 제1금속 배선들(210)에 플라즈마 손상이 발생될 수 있다.
한편, 상기와 같이 상기 제1개구(232)의 폭이 상기 노출된 제2금속 배선(220a)의 폭보다 작으므로, 상기 제1개구(232) 및 제2개구(234)를 형성하는 동안 상기 다른 제2금속 배선들(220b)의 플라즈마 식각 손상을 방지할 수 있으며, 상기 제1금속 배선들(210)은 상기 노출된 제2금속 배선(220a)에 의해 충분히 보호될 수 있다.
그러나, 상기 제1개구(232) 및 제2개구(234)를 형성하기 위한 식각 공정에서 상기 미스얼라인이 발생될 수 있으므로, 도 6에 도시된 바와 같이, 제1금속 배선들(210a, 210b)은 제1개구(232)와 중첩되지 않는 것이 바람직하다. 또한, 상기 제1금속 배선들(210a, 210b)은 상기 제1개구(232)로부터 상기 제2방향(제2금속 배선들(220a, 220b)의 연장 방향)으로 이격되어 형성되는 것이 바람직하다. 이때, 상기 제2방향으로 서로 인접하는 상기 제1개구(232)와 제1금속 배선(210a) 사이의 수평 간격(L2)은 약 0.1㎛ 내지 1㎛ 정도일 수 있다.
또한, 도 7에 도시된 바와 같이, 상기 반도체 장치의 얼라인 키 구조물은 본딩 패드(222)와 인접하는 제2금속 배선(220a, 예를 들면, 파워 라인 또는 그라운드 라인)을 노출시키는 다수의 제1개구들(232a, 232b)을 가질 수도 있다. 상기 제1개구들(232a, 232b)은 상기 제2금속 배선(220a)만을 노출시키므로, 상기 제1개구들(232a, 232b)을 형성하기 위한 식각 공정을 수행하는 동안 다른 제2금속 배선들(220b)의 식각 손상 및 상기 제1금속 배선(210)의 플라즈마 손상을 방지할 수 있다.
한편, 도 3에서, 제1개구(232)와 제2개구(234)는 독립적으로 형성되어 있으나, 상기 제1개구(232)와 제2개구(234)는 연결될 수도 있다. 이 경우, 상기 노출된 제2금속 배선(220a)과 본딩 패드(222)의 사이의 제2층간 절연막(224) 부위의 하부에는 제1금속 배선들(210)이 위치되지 않는 것이 바람직하다. 이는 서로 연결된 제1개구(232)와 제2개구(234)를 형성하는 동안 상기 노출된 제2금속 배선(220a)과 본딩 패드(222) 사이의 제2층간 절연막(224) 부위의 하부에 위치된 제1금속 배선들(210)이 손상될 수 있기 때문이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 얼라인 키 구조물을 설명하기 위한 평면도이다.
도 8을 참조하면, 반도체 기판 상에는 집적 회로를 포함하는 절연 구조물이 형성되어 있으며, 상기 절연 구조물 상에 제1층간 절연막 및 제2층간 절연막이 형성되어 있다. 상기 제1층간 절연막은 상기 집적 회로와 전기적으로 연결된 제1금속 배선들(310)을 포함하며, 상기 제2층간 절연막은 상기 집적 회로와 전기적으로 연결된 제2금속 배선들(320a, 320b, 320c)과 본딩 패드(322)를 포함한다.
도시된 바와 같이, 상기 제1금속 배선들(310)과 제2금속 배선들(320a, 320b, 320c)은 서로 수직하는 제1방향 및 제2방향으로 각각 연장한다. 상기 제2금속 배선들(320a, 320b, 320c)은 상기 본딩 패드(322)와 인접하는 파워 라인(320a)과 그라운드 라인(320b) 및 신호 라인들(320c)을 포함한다. 상기 파워 라인(320a)과 그라운드 라인(320b)은 상기 신호 라인들(320c)보다 상대적으로 넓은 폭을 각각 갖는다. 이와는 다르게, 상기 제2금속 배선들(320a, 320b, 320c)은 상기 본딩 패드(322)와 인접하는 적어도 두 개의 파워 라인들 또는 적어도 두 개의 그라운드 라인들을 포함할 수 있다.
상기 제2층간 절연막 상에는 보호막 패턴(330)이 형성되어 있으며, 상기 보호막 패턴(330)은 상기 파워 라인(320a)과 그라운드 라인(320b)을 각각 노출시키며 후속하는 와이어 본딩 공정에서 얼라인 키로서 기능하는 제1개구들(332a, 332b)과 상기 본딩 패드(322)를 노출시키는 제2개구(334)를 갖는다.
상기 제1개구들(332a, 332b)은 상기 제2방향으로 연장하며, 상기 파워 라인(320a) 및 그라운드 라인(320b)을 각각 노출시키고, 상기 파워 라인(320a) 및 그라운드 라인(320b)의 폭들보다 작은 폭들을 각각 갖는다. 이때, 상기 제1개구들(332a, 332b)은 각각 파워 라인(320a) 및 그라운드 라인(320b)의 양측 가장자리 부위들을 제외한 중앙 부위들을 노출시키며, 상기 제1개구들(332a, 332b) 사이의 수평 간격(L3)은 약 0.4㎛ 내지 2㎛ 정도일 수 있다.
따라서, 상기 제1개구들(332a, 332b) 및 제2개구(334)를 형성하기 위한 식각 공정을 수행하는 동안 상기 신호 라인들(332c)의 식각 손상이 방지될 수 있으며, 상기 제1개구들(332a, 332b)의 하부에 형성된 제1금속 배선들(310)의 플라즈마 손 상을 방지할 수 있다.
그러나, 상기 제1개구들(332a, 332b) 및 제2개구(334)를 형성하기 위한 식각 공정에서 미스얼라인이 발생될 수 있으므로, 도 9에 도시된 바와 같이, 제1금속 배선들(310a, 310b)은 제1개구들(332a, 332b)과 중첩되지 않는 것이 바람직하다. 또한, 상기 제1금속 배선들(310a, 310b)은 상기 제1개구들(332a, 332b)로부터 상기 제2방향(제2금속 배선들(320a, 320b, 320c)의 연장 방향)으로 이격되어 형성되는 것이 바람직하다. 이때, 상기 제2방향으로 서로 인접하는 상기 제1개구들(332a, 332b)과 제1금속 배선(310a) 사이의 수평 간격(L4)은 약 0.1㎛ 내지 1㎛ 정도일 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 얼라인 키 구조물을 설명하기 위한 평면도이다.
도 10을 참조하면, 반도체 기판 상에는 집적 회로를 포함하는 절연 구조물이 형성되어 있으며, 상기 절연 구조물 상에 제1층간 절연막 및 제2층간 절연막이 형성되어 있다. 상기 제1층간 절연막은 상기 집적 회로와 전기적으로 연결된 제1금속 배선들(410)을 포함하며, 상기 제2층간 절연막은 상기 집적 회로와 전기적으로 연결된 제2금속 배선들(420a, 420b)과 본딩 패드(422)를 포함한다.
도시된 바와 같이, 제1금속 배선들(410)은 제1방향으로 연장하며, 제2금속 배선들(420a, 420b)은 상기 본딩 패드(422)와 인접한 지점들로부터 상기 제1방향 및 상기 제1방향에 수직하며 서로 대향하는 제2방향들로 연장한다. 상기 제2금속 배선들(420a, 420b)은 파워 라인(420a)과 그라운드 라인(420b)을 포함할 수 있으 며, 이와는 다르게, 적어도 두 개의 파워 라인 또는 적어도 두 개의 그라운드 라인을 포함할 수도 있다. 상기 파워 라인(420a)과 그라운드 라인(420b)은 다른 신호 라인들(미도시)보다 상대적으로 넓은 폭을 각각 갖는다.
상기 제2층간 절연막 상에는 보호막 패턴(430)이 형성되어 있으며, 상기 보호막 패턴(430)은 상기 파워 라인(420a)과 그라운드 라인(420b)을 각각 노출시키며 후속하는 와이어 본딩 공정에서 얼라인 키로서 기능하는 제1개구들(432a, 432b)과 상기 본딩 패드(422)를 노출시키는 제2개구(434)를 갖는다.
상기 제1개구들(432a, 432b)은 상기 제1방향으로 연장하며, 상기 파워 라인(420a) 및 그라운드 라인(420b)을 각각 노출시키고, 상기 파워 라인(420a) 및 그라운드 라인(420b)의 폭들보다 작은 폭들을 각각 갖는다. 이때, 상기 제1개구들(432a, 432b)은 각각 파워 라인(420a) 및 그라운드 라인(420b)의 양측 가장자리 부위들을 제외한 중앙 부위들을 노출시키며, 상기 제1개구들(432a, 432b) 사이의 수평 간격(L5)은 약 0.4㎛ 내지 2㎛ 정도일 수 있다.
따라서, 상기 제1개구들(432a, 432b) 및 제2개구(434)를 형성하기 위한 식각 공정을 수행하는 동안 상기 제1개구들(432a, 432b)의 하부에 형성된 제1금속 배선들(미도시)의 플라즈마 손상을 방지할 수 있다.
한편, 상기 제1개구들(432a, 432b) 및 제2개구(434)를 형성하기 위한 식각 공정에서 미스얼라인이 발생될 수 있으므로, 상기 제1금속 배선들(410a, 410b)은 상기 제1개구들(432a, 432b)로부터 상기 제2방향으로 이격되어 형성되는 것이 바람직하다. 이때, 상기 제2방향으로 서로 인접하는 상기 제1개구(432b)와 제1금속 배 선(410a) 사이의 수평 간격(L6)은 약 0.1㎛ 내지 1㎛ 정도일 수 있다.
이하, 도 3 내지 도 5를 참조하여 상술한 바와 같은 본 발명의 실시예들에 따른 반도체 장치의 얼라인 키 구조물들을 형성하는 방법을 설명한다.
먼저, 반도체 기판(200) 상에 집적 회로를 포함하는 절연 구조물(202)을 형성한다. 상기 집적 회로의 예로는 DRAM 회로, SRAM 회로, 플래시 메모리 회로 등이 있으며, 상기 집적 회로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전 물질 등에 의해 절연될 수 있으며, 확산 공정, 산화 공정, 증착 공정, 포토리소그래피 공정, 식각 공정, 이온 주입 공정, 평탄화 공정 등과 같은 일련의 단위 공정들을 반복적으로 수행함으로써 형성될 수 있다.
상기 절연 구조물(202) 상에 제1금속 배선들(210)을 형성하기 위한 제1도전막을 형성한다. 상기 제1도전막은 알루미늄, 텅스텐과 같은 금속으로 이루어질 수 있으며, 상기 제1도전막을 형성하기 전후에 장벽 금속막으로서 기능하는 금속 질화막을 각각 형성할 수도 있다. 상기 금속 질화막의 예로는 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등이 있다. 상기 제1도전막 및 상기 장벽 금속막들은 각각 화학 기상 증착, 원자층 증착, 물리 기상 증착 등을 통해 형성될 수 있다.
상기 제1도전막 상에 포토리소그래피 공정을 통하여 제1포토레지스트 패턴을 형성한 후, 상기 제1포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 상기 절연 구조물(202) 상에 제1금속 배선들(210)을 형성한다. 상세히 도시되지는 않았으나, 상기 제1금속 배선들(210)은 상기 절연 구조물(202)의 집적 회로와 전기적으로 연결되며, 신호 라인들로서 기능한다.
상기 제1금속 배선들(210) 상에 제1층간 절연막(212)을 형성한다. 상기 제1층간 절연막(212)은 BPSG, PSG, USG, SOG, TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물로 이루어질 수 있다. 이와는 다르게, 상기 제1층간 절연막(212)은 실리콘 질화물 또는 저유전 물질로 이루어질 수도 있다.
추가적으로, 상기 제1층간 절연막(212)의 표면 부위를 화학적 기계적 연마를 통하여 제거함으로서 상기 제1층간 절연막(212)을 평탄화시킬 수 있다.
상기 제1층간 절연막(212) 상에 제2금속 배선들(220a, 220b)과 본딩 패드(222)를 형성하기 위한 제2도전막을 형성한다. 상기 제2도전막은 상기 제1도전막을 형성하는 방법과 실질적으로 동일한 방법으로 형성될 수 있다.
상기 제2도전막을 패터닝하여 상기 제2금속 배선들(220a, 220b)과 본딩 패드(222)를 형성한다. 구체적으로, 상기 제2도전막 상에 제2포토레지스트 패턴을 형성하고, 상기 제2포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행함으로써 상기 제2금속 배선들(220a, 220b)과 본딩 패드(222)를 형성한다. 이때, 다른 신호 라인들보다 상대적으로 넓은 폭을 갖는 파워 라인 또는 그라운드 라인이 상기 본딩 패드(222)와 인접하도록 제2포토레지스트 패턴을 형성한다.
상기 제2금속 배선들(220a, 220b)과 본딩 패드(222) 상에 제2층간 절연막(224)을 형성하고, 상기 제2층간 절연막(224)을 평탄화시킨다. 상기 제2층간 절연막(224)은 실리콘 질화물로 이루어질 수 있으며, 저압 화학 기상 증착을 통해 형성될 수 있다. 상기 제2층간 절연막(224)의 평탄화는 화학적 기계적 연마에 의해 이루어질 수 있다.
상기 제2층간 절연막(224) 상에 상기 본딩 패드(222)와 인접하는 제2금속 배선(220a)을 노출시키는 제1개구(232) 및 상기 본딩 패드(222)를 노출시키는 제2개구(234)를 갖는 보호막 패턴(230)을 형성한다. 상기 보호막 패턴(230)은 폴리이미드 수지로 이루어질 수 있으며, 폴리이미드 올리고머를 이용하는 상기 제2층간 절연막(224) 상에 보호막을 형성하기 위한 스핀 코팅 공정과, 상기 제1개구(232) 및 제2개구(234)를 형성하기 위한 제3포토레지스트 패턴을 형성하기 위한 포토리소그래피 공정, 상기 제1개구(232) 및 제2개구(234)를 형성하기 위한 식각 공정 및 상기 보호막 패턴(230)을 경화시키기 위한 열처리 공정을 통해 형성될 수 있다.
구체적으로, 상기 제3포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정을 수행하는 동안 상기 본딩 패드(222)와 인접하는 제2금속 배선(220a) 및 상기 본딩 패드(222) 상의 보호막(230) 부분과 제2층간 절연막(224) 부분이 부분적으로 제거된다. 이때, 상기 제1개구(232)의 폭은 상기 노출된 제2금속 배선(220a)의 폭보다 작게 형성된다.
한편, 도 6에 도시된 바와 같이, 제1금속 배선들(210a, 210b)은 제1개구(232)와 중첩되지 않도록 형성될 수 있으며, 도 7에 도시된 바와 같이, 상기 본딩 패드(222)와 인접하는 제2금속 배선(220a)을 노출시키는 다수의 제1개구들(232a, 232b)이 형성될 수도 있다.
또한, 도 8 내지 도 10에 도시된 바와 같이, 상기 파워 라인(320a, 420a) 및 그라운드 라인(320b, 420b)이 본딩 패드(322, 422)와 인접하게 형성될 수 있으며, 상기 파워 라인(320a, 420a) 및 그라운드 라인(320b, 420b)을 각각 노출시키는 제1 개구들(332a, 332b, 432a, 432b)이 형성될 수도 있다.
다시 도 3 내지 도 5를 참조하면, 상기와는 다르게, 상기 제1금속 배선들(210), 제2금속 배선들(220a, 220b) 및 본딩 패드(222)는 다마신 공정을 통해 형성될 수도 있다. 구체적으로, 상기 절연 구조물(202) 상에 상기 제1금속 배선들(210)을 형성하기 위한 제1절연 패턴을 형성하고, 상기 제1절연 패턴 상에 제1도전막을 형성한다. 상기 제1절연 패턴은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있으며, 포토리소그래피 공정과 식각 공정을 통하여 형성될 수 있다. 이어서, 상기 제1절연 패턴의 표면이 노출되도록 상기 제1도전막의 상부를 화학적 기계적 연마를 통하여 제거함으로써 제1금속 배선들(210)을 형성할 수 있다.
계속해서, 상기 제1절연 패턴과 제1금속 배선들(210) 상에 상기 제1절연 패턴과 실질적으로 동일한 물질로 이루어지는 제3층간 절연막을 형성하고, 상기 제3층간 절연막 상에 제2금속 배선들(220a, 220b) 및 본딩 패드(222) 형성을 위한 제2절연 패턴을 형성한다. 상기 제2절연 패턴 상에 제2도전막을 형성하고, 상기 제2도전막의 표면이 노출되도록 상기 제2도전막의 상부를 화학적 기계적 연마를 통해 제거함으로써 상기 제2금속 배선들(220a, 220b) 및 본딩 패드(222)를 형성한다. 이어서, 상기 제2금속 배선들(220a, 220b)과 본딩 패드(222) 및 제2절연 패턴 상에 제4층간 절연막을 형성한다.
상기와 같은 본 발명의 실시예들에 따르면, 와이어 본딩 공정에서 얼라인 키로서 기능하는 제1개구는 본딩 패드와 인접하는 제2금속 배선을 노출시키며, 상기 제2금속 배선의 폭보다 작은 폭을 갖는다. 따라서, 상기 제1개구를 형성하기 위한 식각 공정에서 다른 제2금속 배선의 식각 손상과 제1금속 배선의 플라즈마 손상이 방지될 수 있다.
또한, 상기 제1금속 배선이 상기 제1개구로부터 수평 이격되어 형성되므로 상기 제1개구와 상기 제2금속 배선 사이에서 미스얼라인이 발생될 경우에도 상기 제1금속 배선의 플라즈마 손상을 방지할 수 있다.
상술한 바와 같이, 상기 제1개구를 형성하는 동안, 상기 제1금속 배선들 및 제2금속 배선들이 충분히 보호될 수 있으므로 반도체 장치의 신호 노이즈를 감소시킬 있다. 또한, 반도체 장치의 동작 신뢰도 및 생산성이 크게 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (38)

  1. 기판 상에 형성되며 다수의 금속 배선들을 포함하는 절연막; 및
    상기 절연막 상에 형성되며, 상기 금속 배선들 중 하나만을 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구(opening)를 갖는 보호막 패턴을 포함하는 반도체 장치의 얼라인 키 구조물.
  2. 제1항에 있어서, 상기 개구의 폭은 상기 노출된 금속 배선의 폭보다 좁은 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  3. 제2항에 있어서, 상기 개구는 상기 노출된 금속 배선의 양측 가장자리들을 제외한 나머지 표면 부위를 노출시키는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  4. 제3항에 있어서, 각각의 가장자리들은 0.1㎛ 내지 1㎛의 폭을 갖는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  5. 제1항에 있어서, 상기 절연막 내에는 상기 노출된 금속 배선과 인접하는 본딩 패드가 형성되어 있는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  6. 제5항에 있어서, 상기 보호막 패턴에는 상기 본딩 패드를 노출시키는 제2개구가 형성되어 있는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  7. 제6항에 있어서, 상기 후속 공정은 상기 본딩 패드와 도전선을 전기적으로 연결하는 와이어 본딩 공정인 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  8. 제1항에 있어서, 상기 노출된 금속 배선은 파워 라인 또는 그라운드 라인인 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  9. 제1항에 있어서, 상기 노출된 금속 배선은 나머지 금속 배선들에 비하여 상대적으로 넓은 폭을 갖는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  10. 기판 상에 형성되며 다수의 제1금속 배선들을 포함하는 제1절연막;
    상기 제1절연막 상에 형성되며 다수의 제2금속 배선들과 본딩 패드를 포함하는 제2절연막; 및
    상기 제2절연막 상에 형성되며, 상기 제2금속 배선들 중에서 상기 본딩 패드와 인접하는 하나만을 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구를 갖는 보호막 패턴을 포함하는 반도체 장치의 얼라인 키 구조물.
  11. 제10항에 있어서, 상기 제1금속 배선들과 상기 제2금속 배선들은 서로 수직하는 제1방향 및 제2방향으로 각각 연장하며, 상기 제1금속 배선들은 상기 개구로부터 상기 제2방향으로 이격되어 있는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  12. 제11항에 있어서, 상기 개구와 인접하는 제1금속 배선들 중 하나는 상기 개구로부터 0.1㎛ 내지 1㎛ 이격되어 있는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  13. 제10항에 있어서, 상기 개구의 폭은 노출된 제2금속 배선의 폭보다 작으며, 상기 개구는 상기 노출된 제2금속 배선의 양측 가장자리 부위들을 제외한 중앙 부위를 노출시키는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  14. 제10항에 있어서, 상기 보호막 패턴에는 상기 본딩 패드를 노출시키는 제2개구가 형성되어 있는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  15. 제14항에 있어서, 상기 제1개구와 제2개구는 서로 연결되어 있으며, 상기 제1금속 배선들은 상기 본딩 패드와 상기 노출된 제2금속 배선 사이의 제2절연막 부위와 중첩되지 않는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  16. 기판 상에 형성되며 다수의 제1금속 배선들을 포함하는 제1절연막;
    상기 제1절연막 상에 형성되며 다수의 제2금속 배선들을 포함하는 제2절연막; 및
    상기 제2절연막 상에 형성되며, 상기 제2금속 배선들 중 서로 인접하는 제2금속 배선들을 각각 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구들을 갖는 보호막 패턴을 포함하는 반도체 장치의 얼라인 키 구조물.
  17. 제16항에 있어서, 상기 노출된 제2금속 배선들은 파워 라인 및 그라운드 라인인 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  18. 제16항에 있어서, 상기 노출된 제2금속 배선들은 파워 라인들 또는 그라운드 라인들인 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  19. 제16항에 있어서, 상기 제2절연막 내에는 상기 노출된 제2금속 배선들과 인접하는 본딩 패드가 형성되어 있는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  20. 제19항에 있어서, 상기 보호막 패턴에는 상기 본딩 패드를 노출시키는 제2개구가 형성되어 있는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  21. 제16항에 있어서, 상기 개구들 사이의 간격은 0.4㎛ 내지 2㎛인 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  22. 제16항에 있어서, 상기 제1금속 배선들과 제2금속 배선들은 서로 수직하는 제1방향 및 제2방향으로 각각 연장하며, 상기 제1금속 배선들은 상기 개구들로부터 상기 제2방향으로 이격되어 있는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물.
  23. 기판 상에 다수의 금속 배선들을 포함하는 절연막을 형성하는 단계; 및
    상기 금속 배선들 중 하나만을 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구(opening)를 갖는 보호막 패턴을 상기 절연막 상에 형성하는 단계를 포함하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  24. 제23항에 있어서, 상기 개구의 폭은 상기 노출된 금속 배선의 폭보다 좁게 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  25. 제24항에 있어서, 상기 개구는 상기 노출된 금속 배선의 양측 가장자리들을 제외한 나머지 표면 부위를 노출시키도록 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  26. 제23항에 있어서, 상기 절연막을 형성하는 단계는,
    상기 기판 상에 상기 금속 배선들을 형성하는 단계; 및
    상기 금속 배선들 상에 상기 절연막을 형성하는 단계를 포함하며,
    상기 금속 배선들을 형성하는 동안 상기 노출된 금속 배선과 인접하는 본딩 패드가 상기 금속 배선들과 동시에 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  27. 제26항에 있어서, 상기 보호막 패턴을 형성하는 단계는,
    상기 절연막 상에 보호막을 형성하는 단계; 및
    상기 보호막 및 상기 절연막을 패터닝하여 상기 개구를 형성하는 단계를 포함하며,
    상기 보호막 및 상기 절연막을 패터닝하는 동안 상기 본딩 패드를 노출시키는 제2개구가 상기 개구와 동시에 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  28. 제23항에 있어서, 상기 노출된 금속 배선은 나머지 금속 배선들에 비하여 상대적으로 넓은 폭을 갖도록 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  29. 기판 상에 다수의 제1금속 배선들을 포함하는 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 다수의 제2금속 배선들과 본딩 패드를 포함하는 제2절연막을 형성하는 단계; 및
    상기 제2금속 배선들 중에서 상기 본딩 패드와 인접하는 하나만을 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구를 갖는 보호막 패턴을 상기 제2절연막 상에 형성하는 단계를 포함하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  30. 제29항에 있어서, 상기 제1금속 배선들과 상기 제2금속 배선들은 서로 수직하는 제1방향 및 제2방향으로 각각 연장하며, 상기 제1금속 배선들은 상기 개구로부터 상기 제2방향으로 이격되어 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  31. 제29항에 있어서, 상기 개구의 폭은 노출된 제2금속 배선의 폭보다 작게 형성되며, 상기 개구는 상기 노출된 제2금속 배선의 양측 가장자리 부위들을 제외한 중앙 부위를 노출시키도록 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  32. 제29항에 있어서, 상기 보호막 패턴을 형성하는 단계는,
    상기 제2절연막 상에 보호막을 형성하는 단계; 및
    상기 보호막 및 상기 제2절연막을 패터닝하여 상기 개구를 형성하는 단계를 포함하며,
    상기 보호막 및 상기 제2절연막을 패터닝하는 동안 상기 본딩 패드를 노출시키는 제2개구가 상기 개구와 동시에 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  33. 제32항에 있어서, 상기 제1개구와 제2개구는 서로 연결되며, 상기 제1금속 배선들은 상기 본딩 패드와 상기 노출된 제2금속 배선 사이의 제2절연막 부위와 중첩되지 않도록 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  34. 기판 상에 다수의 제1금속 배선들을 포함하는 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 다수의 제2금속 배선들을 포함하는 제2절연막을 형성하는 단계; 및
    상기 제2금속 배선들 중 서로 인접하는 제2금속 배선들을 각각 노출시키며 후속 공정에서 얼라인 키로서 기능하는 개구들을 갖는 보호막 패턴을 상기 제2절연막 상에 형성하는 단계를 포함하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  35. 제34항에 있어서, 상기 노출된 제2금속 배선들은 나머지 제2금속 배선들보다 상대적으로 넓은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  36. 제34항에 있어서, 상기 제2절연막을 형성하는 단계는,
    상기 제1절연막 상에 상기 제2금속 배선들을 형성하는 단계; 및
    상기 제2금속 배선들 상에 상기 제2절연막을 형성하는 단계를 포함하며,
    상기 제2금속 배선들을 형성하는 동안 상기 노출된 제2금속 배선들과 인접하는 본딩 패드가 상기 제2금속 배선들과 동시에 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  37. 제36항에 있어서, 상기 보호막 패턴을 형성하는 단계는,
    상기 제2절연막 상에 보호막을 형성하는 단계; 및
    상기 보호막 및 상기 제2절연막을 패터닝하여 상기 개구를 형성하는 단계를 포함하며,
    상기 보호막 및 상기 제2절연막을 패터닝하는 동안 상기 본딩 패드를 노출시키는 제2개구가 상기 개구와 동시에 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
  38. 제34항에 있어서, 상기 제1금속 배선들과 제2금속 배선들은 서로 수직하는 제1방향 및 제2방향으로 각각 연장하며, 상기 제1금속 배선들은 상기 개구들로부터 상기 제2방향으로 이격되어 형성되는 것을 특징으로 하는 반도체 장치의 얼라인 키 구조물 형성 방법.
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