CN112447698B - 具有芯片到芯片接合结构的半导体存储器装置 - Google Patents

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Abstract

具有芯片到芯片接合结构的半导体存储器装置。一种半导体存储器装置包括：第一芯片，其在第一表面上具有第一焊盘和第一错位检测图案；以及第二芯片，其在一个表面上具有第二焊盘和第二错位检测图案，并且接合至第一芯片的第一表面，以使得第二焊盘与第一焊盘联接。第二芯片可以包括错位检测电路，该错位检测电路联接在第二错位检测图案和测试焊盘之间，并且在第一芯片和第二芯片之间的错位超过预设值以使得第一错位检测图案和第二错位检测图案彼此短路的情况下，将从第一错位检测图案提供的第一电压输出至测试焊盘。

Description

具有芯片到芯片接合结构的半导体存储器装置
技术领域
各个实施方式总体上涉及一种半导体存储器装置，尤其涉及一种具有芯片到芯片接合结构的半导体存储器装置。
背景技术
作为用于减小半导体存储器装置的尺寸的措施，使用这样一种方法，其中将存储器单元阵列和逻辑电路制造在单独的芯片上而不是制造在单个芯片上，然后将其彼此接合。
发明内容
各种实施方式涉及能够检测在芯片接合期间发生的错位故障的半导体存储器装置。
在一个实施方式中，一种半导体存储器装置可以包括：存储器芯片，其在第一表面上具有多个第一焊盘和第一错位检测图案；以及电路芯片，其在一个表面上具有多个第二焊盘和第二错位检测图案，并接合至存储器芯片的第一表面，使得第二焊盘与第一焊盘联接。电路芯片可以包括错位检测电路，该错位检测电路联接在第二错位检测图案和测试焊盘之间，并且在存储器芯片和电路芯片之间的错位超过预设值以使得第一错位检测图案和第二错位检测图案彼此短路的情况下，将从第一错位检测图案提供的第一电压输出至测试焊盘。
在一个实施方式中，一种半导体存储器装置可以包括：第一芯片，其在第一表面上具有第一焊盘和第一错位检测图案；以及第二芯片，其在一个表面上具有第二焊盘和第二错位检测图案，并且接合至第一芯片的第一表面，使得第二焊盘与第一焊盘联接。第二芯片可以包括错位检测电路，该错位检测电路联接在第二错位检测图案和测试焊盘之间，并且在第一芯片和第二芯片之间的错位超过预设值以使得第一错位检测图案和第二错位检测图案彼此短路的情况下，将从第一错位检测图案提供的第一电压输出至测试焊盘。
附图说明
图1是例示了根据本公开的一个实施方式的半导体存储器装置的示例的框图。
图2是例示了根据本公开的一个实施方式的图1所示的存储器块的示例的等效电路图。
图3是示意性地例示了根据本公开的一个实施方式的半导体存储器装置的示例的截面图。
图4是例示了根据本公开的一个实施方式的半导体存储器装置的示例的截面图。
图5是例示了本公开的一个实施方式中所包括的存储器芯片的示例的图。
图6是例示了本公开的一个实施方式中所包括的电路芯片的示例的图。
图7是例示了根据本公开的一个实施方式的半导体存储器装置中没有发生错位故障的状态的示例的图。
图8是例示了根据本公开的一个实施方式的半导体存储器装置中发生错位故障的状态的示例的图。
图9是例示了根据本公开的一个实施方式的图7中的主要节点的信号的示例的波形图。
图10是例示了根据本公开的一个实施方式的图8中的主要节点的信号的示例的波形图。
图11是例示了根据本公开的一个实施方式的半导体存储器装置中没有发生错位故障的状态的示例的图。
图12是例示了根据本公开的一个实施方式的半导体存储器装置中发生错位故障的状态的示例的图。
图13是例示了根据本公开的一个实施方式的图11中的主要节点的信号的示例的波形图。
图14是例示了根据本公开的一个实施方式的图12中的主要节点的信号的示例的波形图。
图15和图16是例示了根据本公开的一个实施方式的第一错位检测图案和第二错位检测图案的变型例的图。
图17是示意性地例示了包括根据一个实施方式的半导体存储器装置的存储器系统的示例的框图。
图18是示意性地例示了包括根据一个实施方式的半导体存储器装置的计算系统的示例的框图。
具体实施方式
根据以下本文中参照附图描述的示例性实施方式的描述，本公开的优点和特征以及实现这些优点和特征的方法将变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可以以各种不同方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
描述本公开的实施方式的附图中给出的图形、尺寸、比率、角度、元件的数量仅是示例性的而不是限制性的。在整个说明书中，相似的附图标记指代相似的元件。在描述本公开时，当确定已知相关技术的详细描述可能使本公开的要旨或清晰性模糊时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后所列出的装置，除非另有明确说明。当提及单数名词时使用不定冠词或定冠词(例如，“一”、“一个”、“所述(该)”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。
即使在没有明确陈述的情况下，本公开的实施方式也应被解释为包括误差容限。
另外，在描述本公开的组件时，可以使用诸如第一、第二、A、B、(a)和(b)之类的术语。这些术语仅是为了将一个组分与另一组分区别开，而并非暗示或提出组件的本质、顺序、次序或数量。如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可以表示该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B之下的元件A”以及“元件B旁边的元件A”，除非明确使用术语“直接”或“紧接着”，否则另一元件C可以设置在元件A和B之间。
另外，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分开。从技术上讲，各种交互和操作也是可以的。可以单独地或组合地实践各种示例性实施方式。
在下文中，以下将通过本公开的实施方式的各种示例，参照附图详细描述具有芯片至芯片接合结构的半导体存储器装置。
图1是例示了根据本公开的一个实施方式的半导体存储器装置的示例的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(X-DEC)121、页缓冲器电路122和外围电路(PERI电路)123。
存储器单元阵列110可以包括多个存储器块BLK。尽管未示出，但是存储器块BLK中的每一个可以包括多个单元串。每个单元串可以包括全部串联联接在一起的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。每个存储器单元可以是易失性存储器单元或者可以是非易失性存储器单元。尽管以下描述使用垂直NAND闪存装置作为半导体存储器装置100的示例，但是应当理解，本公开的技术精神不限于此。
存储器单元阵列110可以通过行线RL联接至行解码器121。行线RL可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可以通过位线BL联接至页缓冲器电路122。
行解码器121可以响应于从外围电路123提供的行地址X_A而选择存储器单元阵列110中所包括的存储器块BLK当中的任何一个。行解码器121可以将从外围电路123提供的操作电压X_V传送给与从存储器单元阵列110中所包括的存储器块BLK当中选择的存储器块BLK联接的行线RL。
页缓冲器电路122可以包括分别联接至位线BL的多个页缓冲器PB。页缓冲器电路122可以从外围电路123接收页缓冲器控制信号PB_C，并且可以向外围电路123发送数据信号DATA和从外围电路123接收数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以通过响应于页缓冲器控制信号PB_C而感测存储器单元阵列110的位线BL的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向外围电路123发送数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而基于从外围电路123接收到的数据信号DATA将信号施加到位线BL，从而可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路122可以将数据写入与激活字线联接的存储器单元中或从与激活字线联接的存储器单元读取数据。
外围电路123可以从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向半导体存储器装置100的外部装置(例如，存储器控制器)发送数据DATA以及从半导体存储器装置100的外部装置(例如，存储器控制器)接收数据DATA。外围电路123可以基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写入存储器单元阵列110中或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。外围电路123可以生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
在下文中，在附图中，平行于基板的顶表面并且彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，并且从基板的顶表面垂直突出的方向被定义为垂直方向VD。例如，第一方向FD可以对应于字线的延伸方向，并且第二方向SD可以对应于位线的延伸方向。第一方向FD和第二方向SD可以基本上彼此垂直地交叉。垂直方向VD可以对应于与第一方向FD和第二方向SD垂直的方向。在附图中，由箭头指示的方向及其相反方向表示相同的方向。
图2是例示了根据本公开的一个实施方式的图1所示的存储器块BLK中的一个的示例的等效电路图。
参照图2，存储器块BLK可以包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。
位线BL可以沿第二方向SD延伸并且可以沿第一方向FD布置。多个单元串CSTR可以与位线BL中的每一条并联联接。单元串CSTR可以共同地联接至公共源极线CSL。多个单元串CSTR可以设置在多条位线BL与一条公共源极线CSL之间。
每个单元串CSTR可以包括联接至位线BL的漏极选择晶体管DST、联接至公共源极线CSL的源极选择晶体管SST、以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可以在垂直方向VD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可以沿垂直方向VD设置在位线BL和公共源极线CSL之间。漏极选择线DSL可以分别联接至对应的漏极选择晶体管DST的栅极。字线WL可以分别联接至对应的存储器单元MC的栅极。源极选择线SSL可以联接至源极选择晶体管SST的栅极。共同联接至一条字线WL的存储器单元MC可以构成一页。
图3是示意性地例示了根据本公开的一个实施方式的半导体存储器装置的示例的截面图。
参照图3，半导体存储器装置可以包括存储器芯片C1和电路芯片C2。存储器单元阵列110可以限定在存储器芯片C1中。存储器芯片C1可以具有第一表面S11和背向第一表面S11的第二表面S12。第一表面S11和第二表面S12基本上是平坦的并且基本上平行于FD-SD平面。可以在存储器芯片C1的第一表面S11上限定多个第一焊盘PAD1。第一焊盘PAD1可以与存储器单元阵列110联接。
逻辑电路120可以限定在电路芯片C2中。如以上参照图1所描述的，逻辑电路120可以包括行解码器、页缓冲器电路和外围电路。电路芯片C2可以具有第一表面S21和背向第一表面S21的第二表面S22。第一表面S21和第二表面S22基本上是平坦的并且基本上平行于FD-SD平面。可以在电路芯片C2的第一表面S21上限定与第一焊盘PAD1相对应的多个第二焊盘PAD2。第二焊盘PAD2可以与逻辑电路120联接。
第一焊盘PAD1和第二焊盘PAD2可以彼此对应并且可以具有基本相同的尺寸，并且可以彼此对称地分别设置在存储器芯片C1和电路芯片C2中。类似地，与多个第二焊盘PAD2相对应的多个第一焊盘PAD1可以在第一表面S11和第一表面S21的界面上具有对称性并且彼此镜像。电路芯片C2的第一表面S21可以接合到存储器芯片C1的第一表面S11上，从而使彼此对应的第一焊盘PAD1和第二焊盘PAD2可以彼此对准并联接。
在存储器芯片C1和电路芯片C2彼此接合的同时发生错位的情况下，可能导致故障(以下称为“错位故障”)。在错位故障中，彼此对应的第一焊盘PAD1和第二焊盘PAD2彼此未联接，或者彼此对应的第一焊盘PAD1和第二焊盘PAD2之间的接触面积减小，这导致电阻过大。为了提高产品的可靠性，需要检测错位故障，并且当确定半导体存储器装置具有错位故障时，防止将该半导体存储器装置制造为产品。本公开的实施方式可以提出能够检测错位故障的半导体存储器装置。
可以在存储器芯片C1的第一表面S11上限定第一错位检测图案DP1。第一错位检测图案DP1可以由导电材料形成。第一错位检测图案DP1可以在与用于形成第一焊盘PAD1的工艺步骤相同的工艺步骤中形成，并且可以由与第一焊盘PAD1相同的材料形成。第一错位检测图案DP1可以联接至第一电压。在实施方式中，第一电压可以是电源电压VCC。在另一实施方式中，第一电压可以是接地电压VSS。
可以在电路芯片C2的第一表面S21上限定第二错位检测图案DP2。第二错位检测图案DP2可以由导电材料形成。第二错位检测图案DP2和第二焊盘PAD2可以在相同的工艺步骤中形成并且可以由相同的材料形成。
在第一方向FD上，第一焊盘PAD1中的一个第一焊盘PAD1与第一错位检测图案DP1之间的间隔可以定义为第一间隔L1。与所述一个第一焊盘PAD1相对应的第二焊盘PAD2与第二错位检测图案DP2之间的间隔可以定义为第二间隔L2，并且第二间隔L2可以具有与第一间隔L1不同的尺寸。尽管本实施方式例示了第一间隔L1小于第二间隔L2的情况，但是要注意，相反地，在其它实施方式中，第一间隔L1可以大于第二间隔L2。
图3例示了在存储器芯片C1与电路芯片C2之间没有发生错位的状态。如果没有发生错位，则第一错位检测图案DP1和第二错位检测图案DP2之间的间隔定义为第三间隔L3。作为芯片设计时所设置的值，第三间隔L3的尺寸可以具有等于或小于第一焊盘PAD1和第二焊盘PAD2之间的交叠的容限。
如果存储器芯片C1和电路芯片C2之间的错位的大小小于第三间隔L3，则第一错位检测图案DP1和第二错位检测图案DP2将不会彼此短路。另一方面，如果存储器芯片C1和电路芯片C2之间的错位的大小等于或大于第三间隔L3，则第一错位检测图案DP1和第二错位检测图案DP2将彼此短路。
可以在电路芯片C2中限定错位检测电路124和测试焊盘PAD3。错位检测电路124可以联接在第二错位检测图案DP2和测试焊盘PAD3之间。尽管该示例例示了测试焊盘PAD3设置在电路芯片C2的第二表面S22处或附近的情况，但是要注意，测试焊盘PAD3的位置不限于此。
图4是例示了根据本公开的一个实施方式的半导体存储器装置的示例的截面图。
参照图4，存储器芯片C1可以包括交替地层叠在第一基板10上的多个导电层20和多个层间电介质层22。导电层20可以具有板形状并且可以在第一方向FD和第二方向SD上延伸。导电层20可以从单元区CAR延伸到联接区CNR中的不同端点，从而在联接区CNR中形成阶梯结构。导电层20可以构成行线RL。在示例中，导电层20当中的最下层可以构成源极选择线SSL，并且导电层20当中的最上层可以构成漏极选择线DSL。源极选择线SSL和漏极选择线DSL之间的导电层20可以构成字线WL。
可以设置穿过导电层20和层间电介质层22的多个垂直沟道CH。位线BL可以设置在垂直沟道CH上方。位线BL可以在第二方向SD上延伸，并且可以在第一方向FD上设置并间隔开。位线BL可以通过位线接触件BLC与垂直沟道CH联接。尽管未示出，但是垂直沟道CH中的每一个可以包括沟道层和栅极电介质层。沟道层可以包括多晶硅或单晶硅，并且可以在一些区域中包括诸如硼(B)之类的P型杂质。栅极电介质层可以具有围绕沟道层的外壁的径管或圆柱壳的形状。栅极电介质层可以包括从沟道层的外壁起在向内方向上依次层叠的隧道电介质层、电荷储存层和阻挡层。在一些实施方式中，栅极电介质层可以具有其中氧化物层、氮化物层和氧化物层依次层叠的ONO(氧化物-氮化物-氧化物)层叠结构。源极选择晶体管可以形成在其中源极选择线SSL围绕垂直沟道CH的区域中。存储器单元可以形成在其中字线WL围绕垂直沟道CH的区域中。漏极选择晶体管可以形成在其中漏极选择线DSL围绕垂直沟道CH的区域中。
电路芯片C2可以包括在第二基板12上限定的行解码器121和页缓冲器电路122。图4例示了在存储器芯片C1中限定的行线RL和位线BL联接至电路芯片C2中限定的行解码器121和页缓冲器电路122的情况。限定在存储器芯片C1的第一表面S11上的第一焊盘PAD1中的每一个可以通过接触件30和32以及布线34联接至位线BL和行线RL中的一条。限定在电路芯片C2的第一表面S21处的第二焊盘PAD2中的每一个可以通过接触件40和42以及布线44联接至行解码器121和页缓冲器电路122中的一个。
图5是例示了本公开的一个实施方式中所包括的存储器芯片C1的示例的图。
参照图5，第一焊盘PAD1可以在存储器芯片C1的第一表面S11上沿第一方向FD和第二方向SD设置。第一错位检测图案DP1可以设置在存储器芯片C1的第一表面S11的边缘处或附近。在图5中，第一错位检测图案DP1可以设置为围绕第一焊盘PAD1的闭环的形式。第一错位检测图案DP1可以联接至第一焊盘PAD1中的一个第一焊盘，从而可以被提供来自该第一焊盘PAD1的第一电压。
图6是例示了本公开的一个实施方式中所包括的电路芯片C2的示例的图。
参照图6，第二焊盘PAD2可以在电路芯片C2的第一表面S21上或附近沿第一方向FD和第二方向SD设置。第二错位检测图案DP2可以设置在电路芯片C2的第一表面S21的边缘处。第二错位检测图案DP2可以设置为围绕第二焊盘PAD2的闭环的形式。第二错位检测图案DP2可以不联接至第二焊盘PAD2。第二错位检测图案DP2可以联接至错位检测电路124。错位检测电路124可以联接在第二错位检测图案DP2和测试焊盘PAD3之间。在测试工序期间，测试设备TEST的探针尖端或探针头可以与测试焊盘PAD3接触。测试设备TEST可以检测测试焊盘PAD3的信号电平，并且可以基于检测结果确定错位故障。例如，在测试工序中，测试设备TEST可以检测测试焊盘PAD3的信号电平，并且可以在检测到的信号电平没有变化时确定没有发生错位故障。当检测到的信号电平有变化时，测试工序还可以确定出发生了错位故障。
图7是例示了根据本公开的一个实施方式的半导体存储器装置中没有发生错位故障的状态的示例的图。图8是例示了根据本公开的一个实施方式的半导体存储器装置中发生错位故障的状态的示例的图。图9是例示了图7中的主要节点的信号的示例的波形图。图10是例示了图8中的主要节点的信号的示例的波形图。
参照图7和图8，错位检测电路124可以包括预充电电路NMOS、锁存器LC和反相器INV。
预充电电路NMOS可以包括NMOS晶体管，该NMOS晶体管联接在节点A(Node A)和接地电压VSS之间，并且响应于测试使能信号PRECH而操作。如果测试使能信号PRECH被激活，则预充电电路NMOS可以联接节点A(Node A)和接地电压VSS。如果测试使能信号PRECH被停用，则预充电电路NMOS可以断开节点A(Node A)和接地电压VSS。锁存器LC可以基于节点A(Node A)的电压来执行锁存。锁存器LC可以基于其内所存储的信号向节点B(Node B)施加电压。反相器INV可以使施加至节点B(Node B)的电压反相，并且可以将反相的电压传送到测试焊盘PAD3。在实施方式中，第一错位检测图案DP1可以与第一焊盘PAD1当中的电源电压(VCC)焊盘联接。
图7例示了其中存储器芯片C1和电路芯片C2之间的错位的大小小于第三间隔L3(见图3)(即，小于交叠的可接受容限)的情况。在这种情况下，存储器芯片C1的第一错位检测图案DP1和电路芯片C2的第二错位检测图案DP2将不会彼此短路。
参照图7和图9，在错位测试中，测试使能信号PRECH可以从低电平转变为高电平(被激活)。如果测试使信号PRECH转变为高电平，则组成预充电电路NMOS的NMOS晶体管可以导通，并将接地电压VSS施加至节点A(Node A)。施加至节点A(Node A)的接地电压VSS可以通过错位检测电路124传送到测试焊盘PAD3，使得测试焊盘PAD3的信号变为逻辑低L。
此后，电源电压VCC可以施加至第一错位检测图案DP1。因为存储器芯片C1的第一错位检测图案DP1和电路芯片C2的第二错位检测图案DP2处于彼此不短路的状态，所以第二错位检测图案DP2和节点A(Node A)的电位可以保持在接地电压VSS，并且测试焊盘PAD3的信号可以保持在逻辑低L。测试设备TEST可以检测到测试焊盘PAD3的信号没有变化，这对应于没有错位故障的测试结果。
图8例示了其中存储器芯片C1和电路芯片C2之间的错位的大小大于第三间隔L3(见图3)的情况。在这种情况下，存储器芯片C1的第一错位检测图案DP1和电路芯片C2的第二错位检测图案DP2将彼此短路。
参照图8和图10，在错位测试中，测试使能信号PRECH可以从低电平转变(激活)为高电平。如果测试使信号PRECH转变为高电平，则组成预充电电路NMOS的NMOS晶体管可以导通，并将接地电压VSS施加至节点A(Node A)。施加至节点A(Node A)的接地电压VSS可以通过错位检测电路124传送到测试焊盘PAD3，使得测试焊盘PAD3的信号变为逻辑低L。
此后，电源电压VCC可以被施加至第一错位检测图案DP1。因为存储器芯片C1的第一错位检测图案DP1和电路芯片C2的第二错位检测图案DP2处于彼此短路的状态，所以第二错位检测图案DP2和节点A(Node A)的电位可以从接地电压VSS改变为电源电压VCC，并且测试焊盘PAD3的信号可以从逻辑低L改变为逻辑高H。测试设备TEST可以检测到测试焊盘PAD3的信号已变化，并且可以基于该检测结果确定已经发生了错位故障。
图11是例示了根据本公开的一个实施方式的半导体存储器装置中没有发生错位故障的状态的示例的图。图12是例示了根据本公开另一实施方式的半导体存储器装置中发生了错位故障的状态的示例的图。图13是例示了图11中的主要节点的信号的示例的波形图。图14是例示了图12中的主要节点的信号的示例的波形图。
参照图11和图12，错位检测电路124可以包括预充电电路PMOS、锁存器LC和反相器INV。
预充电电路PMOS可以包括PMOS晶体管，该PMOS晶体管联接在电源电压VCC和节点A(Node A)之间，并且响应于测试使能信号PRECH而操作。如果测试使能信号PRECH被激活，则预充电电路PMOS可以联接节点A(Node A)和电源电压VCC。如果测试使能信号PRECH被停用，则预充电电路PMOS可以断开节点A(Node A)和电源电压VCC。锁存器LC可以基于节点A(NodeA)的电压来执行锁存。锁存器LC可以基于其内存储的信号向节点B(Node B)施加电压。反相器INV可以使施加至节点B(Node B)的电压反相，并且可以将反相的电压传送至测试焊盘PAD3。在实施方式中，第一错位检测图案DP1可以与第一焊盘PAD1当中的接地电压(VSS)焊盘联接。
图11例示了其中存储器芯片C1和电路芯片C2之间的错位的大小小于第三间隔L3(见图3)(即，小于交叠的可接受容限)的情况。在这种情况下，存储器芯片C1的第一错位检测图案DP1和电路芯片C2的第二错位检测图案DP2将彼此不短路。
参照图11和图13，在错位测试中，测试使能信号PRECH可以从高电平转变(激活)为低电平。如果测试使能信号PRECH转换为低电平，则组成预充电电路PMOS的PMOS晶体管可以导通，以将电源电压VCC施加至节点A(Node A)。施加至节点A(Node A)的电源电压VCC可以通过错位检测电路124转送至测试焊盘PAD3，使得测试焊盘PAD3的信号变为逻辑高H。
此后，接地电压VSS可以被施加至第一错位检测图案DP1。因为存储器芯片C1的第一错位检测图案DP1和电路芯片C2的第二错位检测图案DP2处于彼此不短路的状态，所以第二错位检测图案DP2和节点A(Node A)的电位可以保持在电源电压VCC，并且测试焊盘PAD3的信号可以保持在逻辑高H。测试设备TEST可以检测到测试焊盘PAD3的信号没有变化，并且可以基于该检测结果确定出未发生错位故障。
图12例示了其中存储器芯片C1和电路芯片C2之间的错位的大小大于第三间隔L3(见图3)的情况。在这种情况下，存储器芯片C1的第一错位检测图案DP1和电路芯片C2的第二错位检测图案DP2将彼此短路。
参照图12和图14，在错位测试中，测试使能信号PRECH可以从高电平转变(激活)为低电平。如果测试使信号PRECH转变为低电平，则组成预充电电路PMOS的PMOS晶体管可以导通，以将电源电压VCC施加至节点A(Node A)。施加至节点A(Node A)的电源电压VCC可以通过错位检测电路124传送至测试焊盘PAD3，使得测试焊盘PAD3的信号变为逻辑高H。
此后，接地电压VSS可以被施加至第一错位检测图案DP1。由于存储器芯片C1的第一错位检测图案DP1和电路芯片C2的第二错位检测图案DP2处于彼此短路的状态，因此第二错位检测图案DP2和节点A(Node A)的电位可以从电源电压VCC改变为接地电压VSS，并且测试焊盘PAD3的信号可以从逻辑高H改变为逻辑低L。测试设备TEST可以检测到测试焊盘PAD3的信号已经变化，并且可以基于该检测结果确定出已经发生错位故障。
上述实施方式例示了第一错位检测图案DP1和第二错位检测图案DP2具有闭环形状的情况，但是要注意，第一错位检测图案DP1和第二错位检测图案DP2的形状不限于此。
图15和图16是例示了第一错位检测图案DP1和第二错位检测图案DP2的修改例的图。
参照图15和图16，第一错位检测图案DP1和第二错位检测图案DP2可以局部地设置在存储器芯片C1和电路芯片C2的边缘角部处。在该示例中，第一错位检测图案DP1和第二错位检测图案DP2局部地设置，并且可以减少由于第一错位检测图案DP1和第二错位检测图案DP2引起的布局面积消耗。
第一错位检测图案DP1和第二错位检测图案DP2可以在边缘角部处具有各种形状。第一错位检测图案DP1和第二错位检测图案DP2可以具有如图15所示的线形状，或者可以具有如图16所示弯曲成L形状的结构。
尽管上述实施方式例示了彼此接合的芯片是存储器芯片C1和电路芯片C2的情况，但是要注意，本公开所考虑的芯片的类型不限于此。
根据本公开的实施方式，当在芯片接合期间发生错位故障时，由于可以检测到错位故障，因此可以防止具有这种故障的半导体存储器装置被制造为产品，从而可以提高产品及其制造工艺的可靠性。另外，由于可以通过检查测试焊盘的信号电平的简单任务来容易地检测错位故障，因此可以减少检测错位故障所需的时间和精力。此外，由于错位故障检测不需要诸如光学设备之类的昂贵设备，因此可以有助于降低制造成本。
图17是示意性地例示了包括根据本公开的一个实施方式的半导体存储器装置的存储器系统的示例的框图。
参照图17，根据实施方式的存储器系统600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置610可以由上述半导体存储器装置组成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储器控制器620的组合可以被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元622的工作存储器。主机接口623包括与存储器系统600联接的主机的数据交换协议。
纠错码块624检测并纠正从非易失性存储器装置610读取的数据中所包含的错误。
存储器接口625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的总体控制操作。
尽管在附图中未示出，但是对于与实施方式所属领域的技术人员显而易见的是，根据实施方式的存储器系统600可以附加地设置有存储用于与主机接口连接的代码数据的ROM。非易失性存储器装置610可以设置为由多个闪存芯片组成的多芯片封装件。
如上所述，根据实施方式的存储器系统600可以设置为具有低错误发生概率的高可靠性的储存介质。具体地，本实施方式的非易失性存储器装置可以被包括在诸如当前正在积极研究的固态磁盘(SSD)的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如以下各种接口协议之一与外部(例如，主机)进行通信：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成装置电子设备)协议。
图18是示意性地例示了包括根据本公开的一个实施方式的半导体存储器装置的计算系统的示例的框图。
参照图18，根据实施方式的计算系统700可以包括电联接至系统总线760的存储器系统710、微处理器720、RAM 730、用户接口740和调制解调器750(诸如基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加提供用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于本实施方式所属领域的技术人员来说显而易见的是，根据实施方式的计算系统700可以附加设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态硬盘/磁盘)。否则，存储器系统710可以设置为融合闪存(例如，OneNAND闪存)。
尽管已经出于示例性目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种变型、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，而不用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围可以解释所附权利要求，并且涵盖落入所附权利要求范围内的所有等同形式。
相关申请的交叉引用
本申请要求于2019年8月30日向韩国知识产权局提交的韩国专利申请No.10-2019-0107213的优先权，该韩国专利申请的全部内容通过引用合并于本文中。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器芯片，该存储器芯片在第一表面上具有多个第一焊盘和第一错位检测图案；以及
电路芯片，该电路芯片在第二表面上具有多个第二焊盘和第二错位检测图案，并且该电路芯片接合至所述存储器芯片的所述第一表面，使得所述多个第二焊盘与所述多个第一焊盘联接，
其中，所述电路芯片包括错位检测电路，该错位检测电路联接在所述第二错位检测图案和测试焊盘之间，并且在所述存储器芯片和所述电路芯片之间的错位超过预设值以使得所述第一错位检测图案和所述第二错位检测图案彼此短路的情况下，将从所述第一错位检测图案提供的第一电压输出至所述测试焊盘。
2.根据权利要求1所述的半导体存储器装置，其中，所述错位检测电路包括：
预充电电路，该预充电电路被配置为响应于测试使能信号而利用与所述第一电压不同的第二电压对所述第二错位检测图案进行预充电；
锁存器，该锁存器的输入端子联接至所述第二错位检测图案；以及
反相器，该反相器联接在所述锁存器的输出端子与所述测试焊盘之间。
3.根据权利要求2所述的半导体存储器装置，其中，所述预充电电路包括联接在所述第二错位检测图案和所述第二电压之间的NMOS晶体管，并且
其中，所述NMOS晶体管响应于所述测试使能信号而导通，所述第一电压包括电源电压，并且所述第二电压包括接地电压。
4.根据权利要求3所述的半导体存储器装置，其中，所述第一错位检测图案与从所述多个第一焊盘当中选择的电源电压焊盘联接。
5.根据权利要求2所述的半导体存储器装置，其中，所述预充电电路包括联接在所述第二错位检测图案与所述第二电压之间的PMOS晶体管，并且
其中，所述PMOS晶体管响应于所述测试使能信号而导通，所述第一电压包括接地电压，并且所述第二电压包括电源电压。
6.根据权利要求5所述的半导体存储器装置，其中，所述第一错位检测图案与所述多个第一焊盘当中的接地电压焊盘联接。
7.根据权利要求1所述的半导体存储器装置，其中，所述多个第一焊盘中的一个第一焊盘与所述第一错位检测图案之间的第一间隔不同于对应的多个第二焊盘中的一个第二焊盘与所述第二错位检测图案之间的第二间隔。
8.根据权利要求1所述的半导体存储器装置，其中，在没有发生错位的情况下，所述第一错位检测图案和所述第二错位检测图案之间的间隔是第三间隔，并且所述预设值具有与所述第三间隔相同的大小。
9.根据权利要求8所述的半导体存储器装置，其中，所述第三间隔与所述第一焊盘和所述第二焊盘之间的交叠容限相同。
10.根据权利要求1所述的半导体存储器装置，
其中，所述多个第一焊盘被设置在所述第一表面的中央部分，并且所述第一错位检测图案被设置在所述第一表面的边缘处，并且
其中，所述多个第二焊盘被设置在所述电路芯片的所述第二表面的中央部分，并且所述第二错位检测图案被设置在所述第二表面的边缘处。
11.一种半导体存储器装置，该半导体存储器装置包括：
第一芯片，该第一芯片在第一表面上具有第一焊盘和第一错位检测图案；以及
第二芯片，该第二芯片在第二表面上具有第二焊盘和第二错位检测图案，并且该第二芯片接合至所述第一芯片的所述第一表面，使得所述第二焊盘与所述第一焊盘联接，
其中，所述第二芯片包括错位检测电路，该错位检测电路联接在所述第二错位检测图案和测试焊盘之间，并且在所述第一芯片和所述第二芯片之间的错位超过预设值以使得所述第一错位检测图案和所述第二错位检测图案彼此短路的情况下，将从所述第一错位检测图案提供的第一电压输出至所述测试焊盘。
12.根据权利要求11所述的半导体存储器装置，其中，所述错位检测电路包括：
预充电电路，该预充电电路被配置为响应于测试使能信号而利用与所述第一电压不同的第二电压对所述第二错位检测图案进行预充电；
锁存器，该锁存器的输入端子联接至所述第二错位检测图案；以及
反相器，该反相器联接在所述锁存器的输出端子和所述测试焊盘之间。
13.根据权利要求12所述的半导体存储器装置，其中，所述预充电电路包括NMOS晶体管，该NMOS晶体管联接在所述第二错位检测图案与所述第二电压之间并且响应于所述测试使能信号而导通，所述第一电压包括电源电压，并且所述第二电压包括接地电压。
14.根据权利要求12所述的半导体存储器装置，其中，所述预充电电路包括PMOS晶体管，该PMOS晶体管联接在所述第二错位检测图案和所述第二电压之间并且响应于所述测试使能信号而导通，所述第一电压包括接地电压，并且所述第二电压包括电源电压。
15.根据权利要求11所述的半导体存储器装置，其中，所述第一焊盘和所述第一错位检测图案之间的间隔是第一间隔，并且所述第二焊盘和所述第二错位检测图案之间的间隔是与所述第一间隔不同的第二间隔。
16.根据权利要求11所述的半导体存储器装置，其中，在没有发生错位的情况下，所述第一错位检测图案和所述第二错位检测图案之间的间隔是第三间隔，并且所述预设值与所述第三间隔相同。
17.根据权利要求16所述的半导体存储器装置，其中，所述第三间隔与所述第一焊盘和所述第二焊盘之间的交叠容限相同。
18.一种半导体存储器装置，该半导体存储器装置包括：
存储器芯片，该存储器芯片在第一表面上具有多个第一焊盘和第一错位检测图案；以及
电路芯片，该电路芯片在第二表面上具有多个第二焊盘和第二错位检测图案，
其中，所述电路芯片的所述第二表面接合至所述存储器芯片的所述第一表面，使得所述多个第二焊盘中的每一个与所述多个第一焊盘中的相应一个联接，
其中，所述电路芯片包括联接在所述第二错位检测图案和测试焊盘之间的错位检测电路，并且
其中，当所述存储器芯片和所述电路芯片之间的错位超过预设值并且所述第一错位检测图案和所述第二错位检测图案彼此短路时，从所述第一错位检测图案提供的第一电压被输出到所述测试焊盘。
19.根据权利要求18所述的半导体存储器装置，其中，当所述第一错位检测图案和所述第二错位检测图案之间的第三间隔等于或小于所述预设值时，不向所述测试焊盘输出所述第一电压。
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