CN108417504A - 半导体器件 - Google Patents

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Abstract

半导体器件可以包括被配置为提供第一电压的第一焊盘。半导体器件可以包括第二焊盘。半导体器件可以包括：连接电路，其被配置为基于连接信号而将第一焊盘耦接至第二焊盘，或者基于连接信号而将第二焊盘与第一焊盘电分离。半导体器件可以包括：检测电路，其被配置为基于测试模式信号和从第二焊盘接收的第二电压来产生缺陷检测信号。

Description

半导体器件
相关申请的交叉引用
本申请要求基于2017年2月10日提交的申请号为10-2017-0018830的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
总体而言，本发明的实施例可以涉及一种半导体器件，并且更具体而言，涉及一种与焊盘相关的半导体器件。
背景技术
由晶片的不稳定的制造工艺引起的弯曲晶片的产生被称为翘曲(warpage)。由于翘曲，在半导体器件中可能会发生各种缺陷。作为代表性示例，在半导体中可能发生电源焊盘的接触不良。
发明内容
根据本公开的实施例，可以提供一种半导体器件。所述半导体器件可以包括被配置为提供第一电压的第一焊盘。半导体器件可以包括第二焊盘。所述半导体器件可以包括：连接电路，其被配置为基于连接信号而将第一焊盘耦接至第二焊盘，或者基于连接信号而将第二焊盘与第一焊盘电分离。所述半导体器件可以包括：检测电路，其被配置为基于测试模式信号和从第二焊盘接收的第二电压来产生缺陷检测信号。
附图说明
图1A是示出了由根据本公开的实施例的半导体器件的翘曲引起的电源焊盘接触不良的示例表示的图。
图1B是示出了用于使用测试设备检测半导体器件接触不良的示例表示的图。
图2是示出了根据本公开的实施例的半导体器件的示例表示的框图。
图3是示出了图2所示的半导体器件的示例表示的电路图。
图4是示出了指示图3所示的半导体器件的各个组成元件的操作或电压电平的图表的示例表示的图。
图5是示出了图2所示的半导体器件的示例表示的电路图。
图6是示出了指示图5所示的半导体器件的各个组成元件的操作或电压电平的图表的示例表示的图。
图7A、图7B和图7C示出了根据本公开的实施例的第一焊盘和第二焊盘的示例表示。
具体实施方式
本公开的各种实施例可以涉及提供一种半导体器件，其基本上消除了由于现有技术的限制和缺点而引起的一个或多个问题。
总体而言，本公开的实施例可以涉及用于预先检测电源焊盘的接触不良的半导体器件。
现在将详细地参考本公开的实施例，其示例在附图中示出。尽可能地，在整个附图中将使用相同的附图标记来指代相同或相似的部件。
图1A是示出了由根据本公开的实施例的半导体器件10的翘曲引起的电源焊盘接触不良的示例表示的图。
参见图1A，半导体器件10可以包括半导体芯片110和半导体衬底120。半导体芯片110可以包括电源焊盘111、112和113，以向半导体芯片110内部提供电源电压，并且可以经由分别形成在与电源焊盘111、112和113相对应的特定位置处的接触构件130与半导体衬底120接触。连接构件130可以由接合材料形成。电源焊盘111、112和113可以通过连接构件130接合至半导体衬底120。
然而，参见图1A，如果半导体芯片110由于其翘曲而弯曲，则仅电源焊盘112的一些部分可以接合至半导体衬底120，而剩余的电源焊盘111和113可能不接合至半导体衬底120。在这种情况下，电力可能不会经由电源焊盘111和113供应至半导体芯片110，使得半导体芯片110可能难以稳定地工作。
图1B是示出了使用测试设备检测半导体器件110的接触不良的示例表示的图。
参考图1B，测试设备(未示出)可以包括多个探针210、220和230。测试设备可以将电源电压经由探针210、220和230提供至电源焊盘111、112和113。
在这种情况下，半导体芯片110弯曲，并且探针210和230分别接触电源焊盘111和113，使得电源电压不被供应至电源焊盘111和113。然而，由于探针220接触电源焊盘112，所以电源电压可以经由电源焊盘112供应至半导体芯片110。因此，由于半导体芯片110输出正常信号，所以半导体芯片110不可能检测到电源焊盘111和113的接触不良。
图2是示出了根据本公开的实施例的半导体器件20的示例表示的框图。参见图2，包含在半导体器件20中的电源焊盘可以包括耦接至电源电压供应线的第一焊盘(PD1)21以及能够与第一焊盘21分离的第二焊盘(PD2)22。半导体器件20可以包括第一初始化电路100、连接电路200、检测电路300和输出电路400。
第一初始化电路100可以基于第一初始化信号INIT1产生初始第二电压VPD2_INIT。初始第二电压VPD2_INIT可以是用于建立第二电压VPD2的初始化值的值。初始第二电压VPD2_INIT可以是与第一焊盘21的电压电平相反的电压电平。
例如，如果在正常连接状态期间第一焊盘21耦接至电源电压供应线，则初始第二电压VPD2_INIT可以是接地电压电平。例如，如果第一焊盘21在正常连接状态下耦接至接地电压供应线，则初始第二电压VPD2_INIT可以是电源电压电平。
连接电路200可以基于连接信号CPL将第一电压VPD1输出至第二焊盘22。连接电路200可以通过将第一焊盘21耦接至第二焊盘22而将第一电压VPD1输出至第二焊盘22。因此，第一焊盘21的第一电压VPD1被施加至第二焊盘22，使得第一电压VPD1基本上与第二电压VPD2相同。也就是说，连接电路200可以允许第二电压VPD2基本上与第一电压VPD1相同。在第一初始化信号INIT1被使能预定的时间之后，连接信号CPL可以被使能。连接信号CPL可以是低使能信号。例如，假设当在正常连接状态期间第一焊盘21耦接至电源电压供应线时，第一焊盘21正常地接合至(或正常地接触)电源电压供应线，则第一电压VPD1可以具有电源电压(VDD)电平。如果第一初始化信号INIT1被使能，则在正常状态期间，第一初始化电路100可以将初始第二电压VPD2_INIT设定为与第一电压VPD1的相反电平相对应的接地电压(VSS)电平。
此后，如果第一初始化信号INIT1被禁止并且连接信号CPL被使能，则连接电路200可以通过将第一焊盘21连接至第二焊盘22来使得第二电压VPD2具有与第一电压VPD1基本相同的电源电压(VDD)电平。也就是说，第二电压VPD2可以由第一初始化电路100设定为接地电压(VSS)电平，然后可以由连接电路200转变至电源电压(VDD)电平。
假设当在正常连接状态期间第一焊盘21耦接至电源电压供应线时，在半导体衬底120的第一焊盘21和电源电压供应线之间发生接触不良(接合不良)，则第一电压VPD1可以被浮置。在这种情况下，当连接信号CPL被使能时，连接电路200可以将第一焊盘21耦接至第二焊盘22，并且第二电压VPD2可以通过第二初始化电路100被设定为接地电压(VSS)电平，使得即使当被浮置在第二焊盘22上的第一电压VPD1通过连接电路200被供应至半导体器件10时，第二电压VPD2也可以保持在接地电压(VSS)电平。
此外，例如，假设在正常连接状态期间，当第一焊盘21连接至接地电压供应线时，第一焊盘21正常地接合至(或者正常地接触)半导体衬底120的接地电压供应线，则第一电压VPD1具有接地电压(VSS)电平。如果第一初始化信号INIT1被使能，则第一初始化电路100可以在正常连接状态期间将初始第二电压VPD2_INIT设定为与第一电压VPD1的相反电平相对应的电源电压(VDD)电平。
此后，当第一初始化信号INIT1被禁止并且连接信号CPL被使能时，连接电路200可以通过将第一焊盘21耦接至第二焊盘22来允许第二电压VPD2具有与第一电压VPD1基本相同的接地电压(VSS)电平。也就是说，第二电压VPD2可以通过第一初始化电路100被设定为电源电压(VDD)电平，然后可以通过连接电路200被转变至接地电压(VSS)电平。
假设当第一焊盘21在正常连接状态下耦接至电源电压供应线时，在半导体衬底120的第一焊盘21和电源电压供应线之间发生不良接触(不良接合)，则第一电压VPD1可以被浮置。在这种情况下，假设连接信号CPL被使能，则即使当第一焊盘21通过连接电路200耦接至第二焊盘22时，第二电压VPD2也通过第一初始化电路100被设定为电源电压(VDD)电平。因此，即使当浮置在第二焊盘22上的第一电压VPD1被供应至半导体器件10时，第二电压VPD2也可以保持在电源电压(VDD)电平。
也就是说，假设当电源电压经由第一焊盘21被供应至半导体器件10时，第一焊盘21的接触(接合)被认为是正常的，则连接电路200可以产生具有电源电压(VDD)电平的第二电压VPD2。相反，假设当电源电压经由第一焊盘21供应至半导体器件10时，第一焊盘21的接触(接合)被认为是异常的，则连接电路200可以产生具有接地电压(VSS)电平的第二电压VPD2。另外，假设当接地电压经由第一焊盘21被供应至半导体器件10时，第一焊盘21的接触(接合)被认为是正常的，则连接电路200可以产生具有接地电压(VSS)电平的第二电压VPD2。相反，假设第一焊盘21的接触(接合)被认为是异常的，则连接电路200可以产生具有电源电压(VDD)电平的第二电压VPD2。
检测电路300可以基于测试模式信号TM和第二电压VPD2而产生缺陷检测信号VALERT。另外，检测电路300可以基于第二初始化信号INIT2建立检测电路300的内部电压VOUT的初始值(参见图3和图5)。在第二初始化信号INIT2被使能预定的时间之后，测试模式信号TM可以被使能。第二初始化信号INIT2可以是测试模式信号TM的反相信号。测试模式信号TM可以与连接信号CPL相同。
例如，假设在正常状态下，当电源电压经由第一焊盘被供应至半导体器件时，测试模式信号TM被使能并且第二电压VPD2处于接地电压(VSS)电平，则检测电路300可以将缺陷检测信号VALERT使能。假设当电源电压经由第一焊盘21被供应至半导体器件时，测试模式信号TM被使能并且第二电压VPD2处于电源电压(VDD)电平，则检测电路300可以将缺陷检测信号VALERT禁止。
假设当在正常状态下，接地电压经由第一焊盘21被供应至半导体器件时，测试模式信号TM被使能并且第二电压VPD2处于电源电压(VDD)电平，则检测电路300可以将缺陷检测信号VALERT使能。假设在正常状态下，当接地电压经由第一焊盘21被供应至半导体器件时，测试模式信号TM被使能且第二电压VPD2处于接地电压(VSS)电平，则检测电路可以将缺陷检测信号VALERT禁止。
输出电路400可以基于测试模式信号TM将用作数据DQ信号的缺陷检测信号VALERT输出至半导体器件20的外部。例如，当测试模式信号TM被使能时，输出电路400可以将缺陷检测信号VALERT输出至包含在半导体器件20中的信号输入和输出(输入/输出)(I/O)焊盘。当测试模式信号TM被禁止时，输出电路400可以将正常信号VNOR输出至信号输入和输出I/O焊盘。
图3是示出了图2所示的半导体器件的示例表示的电路图。例如，图3示出了第一焊盘21在其正常地接触(或者正常地接合至)半导体衬底时耦接至半导体器件120的电源电压供应线的示例。参见图3，半导体器件20a可以包括与图2的半导体器件20相同的第一初始化电路100a、连接电路200a、检测电路300a以及输出电路400a。
参见图3，第一初始化电路100a可以包括NMOS晶体管N1，其中栅极端子接收第一初始化信号INIT1，源极端子接收接地电压，并且漏极端子耦接至第二节点ND2。在这种情况下，第二节点ND2可以耦接至第二焊盘22。因此，第二节点ND2的电压(即，NMOS晶体管N1的漏极电压)可以是第二焊盘22的电压VPD2。
如果第一初始化信号INIT1通过上述构成元件而被使能，则第一初始化电路100a可以通过导通NMOS晶体管N1来使第一节点ND1的电位放电，使得第二电压VPD2可以被初始化为接地电压(VSS)电平。
参见图3，连接电路200a可以包括PMOS晶体管P1，其中栅极端子接收测试模式信号TM，源极端子耦接至第二节点ND2，并且漏极端子耦接至第一节点ND1。根据本实施例，用作图2的连接信号CPL的测试模式信号TM可以被施加至连接电路200a。在第一初始化信号INIT1从逻辑高电平被禁止到逻辑低电平之后，测试模式信号TM可以开始被供应至连接电路200a，并且可以从逻辑低电平转变至逻辑高电平。换句话说，在第一初始化信号INIT1被禁止之后，测试模式信号TM可以开始被供应至连接电路200a。当测试模式信号TM处于低电平时，测试模式信号TM可以导通PMOS晶体管P1，使得测试模式信号TM可以用作图2的连接信号CPL。
第一焊盘21可以耦接至第一节点ND1。因此，当第一焊盘21正常地接触(正常地接合)半导体器件120的电源电压供应线时(即，当在第一焊盘21与半导体器件120的电源电压供应线之间不发生接触不良时)，第一节点ND1的电压(即，PMOS晶体管P1的源极电压)可以与电源电压(VDD)电平相同。然而，当第一焊盘21异常地耦接至衬底的电源电压供应线时(即，当在第一焊盘21和衬底的电源电压供应线之间发生接触不良(接合不良)时)，第一节点ND1的电压可以被浮置。在测试模式信号TM被使能之前(即，当测试模式信号TM处于低电平时)，连接电路200a可以将第一节点ND1耦接至第二节点ND2。因此，当第一焊盘21正常地耦接至衬底的电源电压供应线时，第二节点ND2的电压可以是电源电压(VDD)电平。然而，假设第一焊盘21异常地耦接至衬底的电源电压供应线，则尽管浮置的第一节点ND1耦接至第二节点ND2，第二节点ND2也预先设定为接地电压(VSS)电平，使得第二节点ND2的电压(即，第二电压VPD2)可以保持在接地电压(VSS)电平。
参见图3，检测电路300a可以包括：反相器INV1，其被配置为在接收到测试模式信号TM时产生反相测试模式信号(TM_B)；第二PMOS晶体管P2，其中栅极端子接收反相测试模式信号TM_B，漏极端子耦接至第二节点ND2，并且源极端子耦接至第三节点ND3；缓冲器BUF，其耦接至第三节点ND3，以保持第三节点ND3的电压(即，输出电压VOUT)；以及NAND运算器NAND1，其被配置为通过在测试模式信号TM和输出电压VOUT之间执行NAND运算来产生缺陷检测信号VALERT。当通过上述结构来使能测试模式信号TM时，检测电路300a的第二PMOS晶体管P2导通，第二节点ND2的电压(即，第二电压VPD2)作为第三节点ND3的电压(即，输出电压VOUT)输出。因此，在第一焊盘21的正常连接期间，输出电压VOUT可以具有电源电压(VDD)电平，而缺陷检测信号VALERT可以具有逻辑低电平。然而，在第一焊盘21的异常连接期间，输出电压VOUT可以具有接地电压(VSS)电平，而缺陷检测信号VALERT可以具有逻辑高电平。
参见图3，检测电路300a还可以包括具有第二NMOS晶体管N2的第二初始化电路310a，其中栅极端子接收反相测试模式信号TM_B，源极端子接收接地电压，并且漏极端子耦接至第三节点ND3。根据本实施例，反相测试模式信号TM_B可以用作图2的第二初始化信号INIT2。如上所述，由于测试模式信号TM从低电平状态转变至高电平状态，所以反相测试模式信号TM_B可以从高电平状态转变至低电平状态。因此，由于在反相测试模式信号TM_B被使能为高电平预定的时间之后，测试模式信号TM被使能为高电平，所以反相测试模式信号TM_B可以用作第二初始化信号INIT2。因此，在测试模式信号TM被使能之前(即，当反相测试模式信号TM_B被使能时)，第二NMOS晶体管N2导通，使得第三节点ND3的电压(即，输出电压VOUT)可以被初始化为接地电压(VSS)电平。
参见图3，输出电路400a可以是多路复用器MUX，其被配置为基于测试模式信号TM而将缺陷检测信号VALERT和正常信号VNOR中的任何一个输出至信号I/O焊盘。正常信号VNOR可以表示除了经由信号I/O焊盘输出的缺陷检测信号VALERT之外的任何信号。例如，当测试模式信号TM被使能时，输出电路400a可以将缺陷检测信号VALERT输出至信号I/O焊盘。当测试模式信号TM被禁止时，输出电路400a可以将正常信号VNOR输出至信号I/O焊盘。
图4是示出了指示图3所示的半导体器件20a的各个构成元件的操作或电压电平的图表的示例表示的图。
首先，例如，下面将参照图4来描述一种情况，其中，第一焊盘21正常地耦接(接合)到衬底的电源电压供应线。
如果第一焊盘21正常地耦接至衬底的电源电压供应线，则第一电压VPD1可以是电源电压(VDD)电平。当测试模式信号TM被禁止时，第一PMOS晶体管P1导通，使得第一节点ND1耦接至第二节点ND2。因此，第二电压VPD2可以是电源电压(VDD)电平。当测试模式信号TM被禁止时，第二NMOS晶体管N2导通，使得输出电压VOUT被初始化为接地电压(VSS)电平。在这种情况下，第二PMOS晶体管P2关断，使得第二电压VPD2可以不作为输出电压VOUT输出。虽然由于输出电压VOUT具有接地电压(VSS)电平(即，L)而缺陷检测信号VALERT处于高电平，但测试模式信号TM被禁止(即，L)，使得多路复用器MUX可以不输出缺陷检测信号VALERT。
当测试模式信号TM从低电平转变至高电平时，第一PMOS晶体管P1关断，使得第一节点ND1和第二节点ND2彼此分离。第二PMOS晶体管P2导通，使得第二节点ND2耦接至第三节点ND3。因此，电源电压(VDD)电平的第二电压VPD2可以作为输出电压VOUT输出。在这种情况下，第二NMOS晶体管N2关断。输出电压处于电源电压(VDD)电平，并且测试模式信号TM被使能(即，H)，使得缺陷检测信号VALERT可以处于低电平。多路复用器MUX可以将低电平缺陷检测信号VALERT输出至信号I/O焊盘。
随后，下面将参照图4来描述另一种情况，其中，第一焊盘21异常地耦接(接合)至衬底的电源电压供应线。
当第一焊盘21异常地耦接至衬底的电源电压供应线时，第一电压VPD1可以被浮置。当测试模式信号TM被禁止(即，L)时，第一PMOS晶体管P2导通，使得第一节点ND1耦接至第二节点ND2。由于第二电压VPD2通过第一NMOS晶体管N1而预先初始化为接地电压(VSS)电平，所以即使当第一节点ND1耦接至第二节点ND2时，第二电压VPD2也可以保持在接地电压(VSS)电平。当测试模式信号TM被禁止时，第二NMOS晶体管N2导通，输出电压VOUT可以被初始化为接地电压(VSS)电平(即，低电平)。在这种情况下，由于第二PMOS晶体管P2关断，所以第二电压VPD2可以不作为输出电压VOUT输出。虽然由于输出电压VOUT处于接地电压(VSS)电平而缺陷检测信号VALERT处于高电平(即，H)，但是由于测试模式信号TM被禁止，所以多路复用器MUX可以不输出缺陷检测信号VALERT。
如果测试模式信号TM从低电平转变至高电平，则第一PMOS晶体管P1关断，使得第一节点ND1和第二节点ND2彼此分离。第二PMOS晶体管P2导通，使得第二节点ND2耦接至第三节点ND3。因此，输出电压VOUT可以保持在接地电压(VSS)电平(即，低电平)。在这种情况下，第二NMOS晶体管N2可以关断。由于输出电压VOUT处于低电平并且测试模式信号TM被使能，所以缺陷检测信号VALERT处于高电平。多路复用器MUX可以将高电平缺陷检测信号VALERT输出至信号I/O焊盘。
如上所述，假设即使当测试模式信号TM通过图3的半导体器件20a被使能时，缺陷检测信号VALERT也保持在高电平，则可以确定第一焊盘21存在接触不良。
图5是示出了图2所示的半导体器件的示例表示的电路图。例如，图5示出了一种情况，其中，当第一焊盘21正常地接触(或者正常地接合至)衬底时，第一焊盘21耦接至接地电压供应线。参见图5，半导体器件20b可以包括与图2的半导体器件20相同的第一初始化电路100b、连接电路200b、检测电路300b和输出电路400b。
参见图5，第一初始化电路100b可以包括：反相器INV3，其被配置为生成第一初始化信号INIT1的反相信号；以及第三PMOS晶体管P3，其中，栅极端子接收第一初始化信号INIT1的反相信号，漏极端子接收电源电压VDD，并且源极端子耦接至第二节点ND2。如果第一初始化信号INIT1通过上述组成元件被使能至高电平，则第三PMOS晶体管P3通过第一初始化信号INIT1的反相信号而导通，以对第二节点ND2充电，第二电压VPD2可以被初始化为电源电压(VDD)电平。
参见图5，连接电路200b可以包括：反相器INV4，其被配置为在接收到测试模式信号TM时产生反相测试模式信号TM_B；以及第三NMOS晶体管N3，其中，栅极端子接收反相测试模式信号TM_B，源极端子耦接至第二节点ND2，并且漏极端子耦接至第一节点ND1。测试模式信号TM可以在早期从低电平状态转变至高电平状态。根据本实施例，测试模式信号TM可以用作图2的连接信号CPL。在第一初始化信号INIT1从高电平被禁止至低电平之后，测试模式信号TM可以开始被施加至半导体器件，并且可以在早期从低使能状态禁止到高禁止状态。例如，在将第一初始化信号INIT1从高电平禁止至低电平之后，测试模式信号TM可以开始被施加至半导体器件。当测试模式信号TM处于低电平时，测试模式信号TM使NMOS晶体管N3导通，使得测试模式信号TM可以用作图2的连接信号CPL。
第一焊盘21耦接至第一节点ND1。因此，当第一焊盘21正常地耦接至半导体衬底120的接地电压供应线时(即，当在第一焊盘21和半导体衬底120的接地电压供应线之间没有接触不良(没有接合不良)时)，第一节点ND1的电压可以是接地电压(VSS)电平。当第一焊盘21异常地耦接至半导体衬底120的接地电压供应线时(即，当在第一焊盘21和接地电压供应线之间存在接触不良(接合不良)时)，第一节点ND1的电压可以被浮置。在测试模式信号TM被使能之前(即，当测试模式信号TM处于低电平时)，连接电路200b可以将第一节点ND1耦接至第二节点ND2。因此，在第一焊盘21的正常连接期间，第二节点ND2的电压(即，第二电压VPD2)可以是接地电压(VSS)电平。相反，在第一焊盘21的异常连接期间，尽管被浮置的第一节点ND连接至第二节点ND2，但是第二节点ND2被预先初始化为电源电压(VDD)电平，使得第二节点ND2的电压(即，第二电压VPD2)可以保持在电源电压(VDD)电平。
参见图5，检测电路300b可以包括：第四NMOS晶体管N4，其中，栅极端子接收测试模式信号TM，源极端子耦接至第二节点ND2，并且漏极端子耦接至第三节点ND3；缓冲器BUF，其连接至第三节点ND3，以保持第三节点ND3的电压；第二反相器INV2，其被配置为通过将第三节点ND3的电压反相来产生输出电压VOUT；以及NAND运算器NAND2，其被配置成通过在测试模式信号TM和输出电压VOUT之间执行NAND运算来产生缺陷检测信号VALERT。
如果测试模式信号TM通过上述结构被使能，则检测电路300b的第四NMOS晶体管N4导通，使得第二电压VPD2作为第三节点ND3的电压被输出。因此，在第一焊盘21的正常连接期间，第三节点ND3的电压可以具有接地电压(VSS)电平，输出电压VOUT可以具有电源电压(VDD)电平，并且缺陷检测信号VALERT可以处于低电平。相反，在第一焊盘21的异常连接期间，第三节点ND3的电压可以具有电源电压(VDD)电平，输出电压VOUT可以具有接地电压(VSS)电平，并且缺陷检测信号VALERT可以处于高电平。
参见图5，检测电路300b还可以包括：第二初始化电路310，其具有第四PMOS晶体管P4，其中，栅极端子接收测试模式信号TM，源极端子接收电源电压VDD，并且漏极端子耦接至第三节点ND3。根据本实施例，测试模式信号TM可以用作图2的第二初始化信号INIT2。如上所述，测试模式信号TM从低电平转变至高电平，并且当测试模式信号TM处于低电平时，PMOS晶体管P4可以导通。因此，在测试模式信号TM操作PMOS晶体管P4预定的时间之后，测试模式信号TM转变至高电平并且操作检测电路300b(具体地，NMOS晶体管N4)，使得测试模式信号TM可以用作第二初始化信号INIT2。因此，在测试模式信号TM转变至高电平之前，第四PMOS晶体管P4导通，并且第三节点ND3的电压被初始化为电源电压(VDD)电平，使得输出电压VOUT可以被初始化为接地电压(VSS)电平。
参见图5，输出电路400b可以是多路复用器MUX，其被配置为基于测试模式信号TM来选择缺陷检测信号VALERT和正常信号VNOR中的任何一个作为数据DQ信号，以将被选择的数据DQ信号输出至信号I/O焊盘。正常信号VNOR可以是除了经由信号I/O焊盘输出的缺陷检测信号VALERT之外的任何信号。例如，当测试模式信号TM被使能时，输出电路500b可以将缺陷检测信号VALERT输出至信号I/O焊盘。当测试模式信号TM被禁止时，输出电路500b可以将正常信号VNOR输出至信号I/O焊盘。
图6是示出了指示图5所示的半导体器件20b的各个构成元件的操作或电压电平的图表的示例表示的图。
首先，例如，下面将参照图6的左侧来描述一种情况，其中，第一焊盘21正常地连接(接合)至半导体衬底120的接地电压供应线。
当第一焊盘21正常地耦接至半导体衬底120的接地电压供应线时，第一电压VPD1可以具有接地电压(VSS)电平。当测试模式信号TM被禁止时，第三NMOS晶体管N3导通，使得第一节点ND1耦接至第二节点ND2。因此，第二电压VPD2可以具有接地电压(VSS)电平。当测试模式信号TM被禁止时，第四PMOS晶体管P4导通，第三节点ND3的电压可以被初始化为电源电压(VDD)电平，并且输出电压VOUT可以被初始化为接地电压电平(VSS)。在这种情况下，由于第四NMOS晶体管N4关断，所以第二电压VPD2可以不输出至第三节点ND3。虽然由于输出电压VOUT处于接地电压(VSS)电平而缺陷检测信号VALERT处于高电平，但测试模式信号TM被禁止，使得多路复用器MUX可以不输出缺陷检测信号VALERT。
如果测试模式信号TM从低电平转变至高电平，则第三NMOS晶体管N3关断，使得第一节点ND1和第二节点ND2彼此分离。第四NMOS晶体管N4导通，使得第二节点ND2耦接至第三节点ND3。因此，具有接地电压(VSS)电平的第二电压VPD2可以输出至第三节点ND3，并且输出电压VOUT可以具有电源电压(VDD)电平。在这种情况下，第四PMOS晶体管P4可以关断。由于输出电压VOUT处于电源电压(VDD)电平并且测试模式信号TM被使能，所以缺陷检测信号VALERT可以处于低电平。多路复用器MUX可以将低电平缺陷检测信号VALERT输出至信号I/O焊盘。
随后，下面将参照图6的右侧来描述另一种情况，其中，第一焊盘21异常地连接(接合)到衬底的接地电压供应线。
当第一焊盘21异常地耦接至衬底的电源电压供应线时，第一电压VPD1可以被浮置。当测试模式信号TM被禁止时，第三NMOS晶体管N3导通，并且第一节点ND1耦接至第二节点ND2。由于第二电压VPD2通过第三PMOS晶体管N1预先初始化为电源电压(VDD)电平，所以即使当第一节点ND1耦接至第二节点ND2，第二电压VPD2也可以保持在电源电压(VDD)电平。当测试模式信号TM被禁止时，第四PMOS晶体管P4导通，使得第三节点ND3的电压被初始化为电源电压(VDD)电平并且输出电压VOUT被初始化为接地电压(VSS)电平(即，低电平)。在这种情况下，第四NMOS晶体管N4关断，使得第二电压VPD2不输出至第三节点ND3。虽然由于输出电压VOUT具有接地电压(VSS)电平而缺陷检测信号VALERT处于高电平，但是由于测试模式信号TM被禁止，所以多路复用器MUX不输出缺陷检测信号VALERT。
当测试模式信号TM从低电平转变至高电平时，第三NMOS晶体管N3关断，使得第一节点ND1和第二节点ND2彼此分离。第四NMOS晶体管N4导通，使得第二节点ND2耦接至第三节点ND3。因此，第三节点ND3的电压可以保持在电源电压(VDD)电平，并且输出电压VOUT可以保持在接地电压(VSS)电平(即，低电平)。在这种情况下，第四PMOS晶体管P4关断。由于输出电压VOUT处于低电平并且测试模式信号TM被使能，所以缺陷检测信号VALERT可以处于高电平。多路复用器MUX可以将高电平缺陷检测信号VALERT输出至信号I/O焊盘。
如上所述，假设尽管测试模式信号TM通过图5的半导体器件20b转变至使能状态，缺陷检测信号VALERT也保持在高电平，则可以确定第一焊盘21存在不良接触。
图7A、图7B和图7C示出了根据本公开的实施例的第一焊盘和第二焊盘的示例表示。
根据本实施例，连接至电源线的焊盘可以包括能够彼此分离的第一焊盘21和第二焊盘22。连接至电源电压供应线的焊盘(电源焊盘)可以由三个金属层M1、M2和M3(参见图7A和7B)形成，或者可以由两个金属层M4和M5形成。
参见图7A，第一焊盘21可以对应于第一金属层M1，而第二焊盘22可以对应于第二金属层M2和第三金属层M3的连接结构。或者，如图7B所示，第一焊盘21可以对应于第一金属层M1和第二金属层M2的连接结构，而第二焊盘22可以对应于第三金属层M3。或者，如图7C所示，第一焊盘21可以对应于第四金属层M4，而第二焊盘22可以对应于第五金属层M5。
上述描述已经公开了实施例的说明。供作参考，尽管附加结构与本公开的技术思想没有直接关联，但是实施例可以包括用于在必要时更好地理解本公开的附加结构。另外，可以根据实施例改变用于指示信号和电路的去激活状态的激活高(Active High)或激活低(Active Low)结构。为了实现相同的功能，可以根据需要改变晶体管结构。也就是说，PMOS晶体管和NMOS晶体管可以根据需要彼此替换，并且可以根据需要使用各种晶体管来实现。可以非常频繁地发生上述电路修改，使得可以存在大量的情况并且本领域技术人员可以容易地理解相关的修改，并且为了便于说明，这里省略其详细说明。
从上面的描述显而易见的是，根据本公开的实施例的半导体器件可以检测电源焊盘的接触不良。
本领域技术人员将理解的是，在不脱离本公开的精神和基本特性的情况下，可以采用除了本文中所阐述的那些方式之外的其它具体方式来执行本实施例。因此，上述实施例在所有方面都被解释为说明性的，而不是限制性的。本公开的范围应当由所附权利要求及其合法等同体来确定，而不是由上述描述来确定。此外，落入所附权利要求的含义和等同范围内的所有改变旨在包含在其中。另外，对于本领域技术人员显而易见的是，在所附权利要求中彼此未明确引用的权利要求可以组合地呈现为实施例，或者在提出申请之后通过随后的修改而将其包括为新的权利要求。
尽管已经描述了与本公开一致的若干说明性实施例，但是应当理解的是，本领域技术人员可以设计落入本公开的原理的精神和范围内的许多其它修改和实施例。具体地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置中可以进行许多变化和修改。除了部件和/或布置的变化和修改之外，替代用途对于本领域技术人员来说也是显而易见的。
附图中各个元件的附图标记
10：半导体器件
110：半导体芯片
120：半导体衬底
111、112、113：电源焊盘
130：接触构件
210、220、230：探针
21，PD1：第一焊盘
22，PD2：第二焊盘
100、100a、100b：第一初始化电路
200、200a、200b：连接电路
300、300a、300b：检测电路
400、400a、400b：输出电路
N1、N2、N3、N4：NMOS晶体管
P1、P2、P3、P4：PMOS晶体管
BUF：缓冲器
INV1、INV2，INV3，INV4：反相器
NAND1、NAND2：NAND运算器
M1、M2、M3、M4、M5：金属层

Claims (20)

1.一种半导体器件，其包括：
第一焊盘，其被配置为提供第一电压；
第二焊盘；
连接电路，其被配置为基于连接信号而将第一焊盘耦接至第二焊盘，或者基于连接信号而将第二焊盘与第一焊盘电分离；以及
检测电路，其被配置为基于测试模式信号和从第二焊盘接收的第二电压而产生缺陷检测信号。
2.根据权利要求1所述的半导体器件，其中，测试模式信号在连接信号被使能之后被使能。
3.根据权利要求1所述的半导体器件，其中，连接信号是测试模式信号的反相信号。
4.根据权利要求1所述的半导体器件，其中：
第一电压提供电源电压；并且
连接电路包括PMOS晶体管，其中，栅极端子接收连接信号，源极端子耦接至第二焊盘，而漏极端子耦接至第一焊盘。
5.根据权利要求1所述的半导体器件，其中：
第一电压提供电源电压；并且
连接电路包括NMOS晶体管，其中，栅极端子接收连接信号，源极端子耦接至第二焊盘，而漏极端子耦接至第一焊盘。
6.根据权利要求1所述的半导体器件，其中：
第一电压提供电源电压；并且
检测电路被配置为：在测试模式信号被使能的条件下，当第二焊盘的电压处于电源电压电平时禁止缺陷检测信号。
7.根据权利要求6所述的半导体器件，其中，检测电路包括：
PMOS晶体管，其中，栅极端子接收测试模式信号的反相信号，漏极端子接收第二焊盘的电压，而源极端子输出输出电压；以及
与非运算器，其被配置为通过在测试模式信号和输出电压的电平之间执行与非运算来产生缺陷检测信号。
8.根据权利要求7所述的半导体器件，还包括：
第一初始化电路，其被配置为基于第一初始化信号而将第二焊盘的电压设定为从第一焊盘提供的电压电平的相反电平；以及
第二初始化电路，其被配置为基于第二初始化信号而将PMOS晶体管的源极电压初始化为接地电压电平。
9.根据权利要求8所述的半导体器件，其中，第二初始化信号与测试模式信号的反相信号相同。
10.根据权利要求8所述的半导体器件，其中，第二初始化电路：
NMOS晶体管，其中，栅极端子接收第二初始化信号，源极端子接收接地电压，而漏极端子耦接至PMOS晶体管的源极端子。
11.根据权利要求1所述的半导体器件，其中：
第一电压提供接地电压；并且
检测电路被配置为：在测试模式信号被使能的条件下，当第二焊盘的电压处于接地电压电平时禁止缺陷检测信号。
12.根据权利要求11所述的半导体器件，其中，检测电路包括：
NMOS晶体管，其中，栅极端子接收测试模式信号，而源极端子接收第二焊盘的电压；以及
与非运算器，其被配置为通过在测试模式信号和NMOS晶体管的漏极电压电平的反相信号之间执行与非运算来产生缺陷检测信号。
13.根据权利要求12所述的半导体器件，还包括：
第一初始化电路，其被配置为基于第一初始化信号而将第二焊盘的电压设定为从第一焊盘提供的电压电平的相反电平；以及
第二初始化电路，其被配置为基于第二初始化信号而将NMOS晶体管的漏极电压初始化为电源电压电平。
14.根据权利要求13所述的半导体器件，其中，第二初始化电路包括：
PMOS晶体管，其中，栅极端子接收测试模式信号，源极端子接收电源电压，而漏极端子耦接至NMOS晶体管的漏极端子。
15.根据权利要求8所述的半导体器件，其中，第一初始化信号在测试模式信号被使能之前被使能，并且当测试模式信号被使能时被禁止。
16.根据权利要求8所述的半导体器件，其中：
第一电压提供电源电压；并且
第一初始化电路包括NMOS晶体管，其中，栅极端子接收第一初始化信号，源极端子接收接地电压，而漏极端子耦接至第二焊盘。
17.根据权利要求13所述的半导体器件，其中：
第一电压提供接地电压；并且
第一初始化电路包括PMOS晶体管，其中，栅极端子接收到第一初始化信号的反相信号，漏极端子接收电源电压，而源极端子耦接至第二焊盘。
18.根据权利要求1所述的半导体器件，其中:
第一焊盘和第二焊盘中的每一个包括一个或多个金属层。
19.根据权利要求1所述的半导体器件，其中，第一焊盘被配置为基于第一焊盘和电源电压供应线之间的接触来提供第一电压。
20.根据权利要求19所述的半导体器件，
其中，当第一焊盘异常地耦接至电源电压供应线时，第一电压被浮置，
其中，当第一焊盘正常地耦接至电源电压供应线并且当电源电压供应线连接至接地电压供应线时，第一电压具有接地电压电平，并且
其中，当第一焊盘正常地耦接至电源电压供应线并且电源电压供应线连接至电源电压时，第一电压具有电源电压电平。
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