KR20180138472A - 테스트 회로를 포함하는 반도체 장치 - Google Patents

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Abstract

본 기술은 테스트 회로를 포함하는 반도체 장치를 개시한다. 본 기술의 일 실시예에 따른 반도체 장치는 웨이퍼 테스트시 테스트 장비의 프로브와 접속되는 테스트 패드, 노말 모드시 전원 또는 신호가 전달되는 노말 패드, 및 상기 테스트 패드를 통해 인가되는 테스트 신호에 따라 기 설정된 테스트 동작을 수행하는 테스트 회로를 포함하되, 상기 테스트 회로는 상기 노말 패드의 아래에 배치될 수 있다.

Description

테스트 회로를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE HAVING TEST CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 웨이퍼 테스트시 사용되는 테스트 회로에 대한 배치 구조를 개선한 반도체 장치에 관한 것이다.
일반적으로 반도체 장치의 집적회로(Integrated Circuit)는 반도체 웨이퍼 상에서 다이(die) 형태로 제조된 후 서로 분리되어 패키징된다. 이때, 불량 집적회로들을 패키징하는 비용이 발생하지 않도록 하기 위하여 웨이퍼 상태에서 집적회로들을 테스트하는 것이 바람직하다.
이러한 웨이퍼 테스트는 테스트 모드 신호가 하이 레벨이 되어 테스트 모드로 진입하면, 노말 패드와 별도로 구비된 테스트 패드에 프로브를 접촉시켜 테스트 패드를 통해 테스트 회로에 테스트 신호(test signal)를 전송하고, 그러한 테스트 신호에 따라 테스트 회로가 출력하는 신호들을 모니터링하는 일련의 과정들로 이루어진다.
종래에는 이러한 웨이퍼 테스트시 사용되는 테스트 회로를 반도체 장치의 메인 회로 영역에 형성한 후 반도체 장치의 테스트 모드시 패드 또는 입/출력 핀을 이용하여 테스트 회로의 EPM(Electric Parameter Monitor) 측정을 실시하였다.
그런데, 반도체 장치의 넷다이(netdie) 확보 및 PDN(Power Distribution Network) 특성 확보가 중요해지면서 반도체 장치 내부에 형성되는 테스트 회로의 면적 비중이 커지고 있다.
또한, 반도체 장치의 내부와 외부를 연결하는 패드를 사용함에 있어서, 반도체 장치의 전체 면적에서 패드가 차지하는 면적 비중이 크다. 그런데, 웨이퍼 테스트시 발생하는 프로브의 물리적 접촉에 의한 충격 때문에 패드의 아래에는 회로를 형성하지 않고 있다.
본 발명의 실시예는 웨이퍼 테스트시에 사용되는 테스트 회로의 배치 구조를 개선함으로써 넷다이를 최대로 확보할 수 있고 PDN 특성을 확보할 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는 웨이퍼 테스트시 테스트 장비의 프로브와 접속되는 테스트 패드, 노말 모드시 전원 또는 신호가 전달되는 노말 패드, 및 상기 테스트 패드를 통해 인가되는 테스트 신호에 따라 기 설정된 테스트 동작을 수행하는 테스트 회로를 포함하되, 상기 테스트 회로는 상기 노말 패드의 아래에 배치될 수 있다.
본 발명의 실시예는 반도체 장치에서 웨이퍼 테스트를 위해 사용되는 테스트 회로의 배치 구조를 개선함으로써 넷다이를 최대로 확보할 수 있고 PDN 특성을 확보할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 구조를 나타내는 도면.
도 2는 도 1에서의 스위칭부와 스위칭 제어부의 구성을 예시적으로 보다 구체적으로 나타낸 도면.
도 3은 본 발명의 다른 실시예를 보여주는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 구조를 나타내는 도면이다.
본 실시예에 따른 반도체 장치(반도체 칩)는 테스트 패드(12), 노말 패드(14), 테스트 회로(20), 전원 공급부(30), 스위칭부(40) 및 스위칭 제어부(50)를 포함한다.
테스트 패드(12)는 웨이퍼 테스트시 테스트 장비의 테스트용 프로브 카드 핀(Probe card Pin)과의 전기적인 접속을 위해 사용되는 패드이다. 즉, 테스트 패드(12)는 웨이퍼 상태에서 반도체 장치를 테스트하기 위한 용도로만 사용되며, 테스트가 완료된 후 패키징된 상태에서는 사용되지 않는다. 이러한 테스트 패드(12)는 메탈3(M3) 레이어에 형성될 수 있다. 테스트 패드(12)는 콘택(Contact)을 통해 하부의 메탈 라인들(M2, M1, M0)과 연결될 수 있다. 도 1에서는, 설명의 편의상, 하나의 테스트 패드(12)만을 예시적으로 도시하였으나 복수개의 테스트 패드들이 존재할 수 있다.
노말 패드(14)는 반도체 장치가 본래의 기능들을 정상적으로 수행하는 노말 모드시, 외부 전원을 공급받거나 신호(데이터)의 전달을 위한 패드이다. 즉, 노말 패드(14)는 웨이퍼 테스트시에는 사용되지 않는 패드이며, 패키징시 와이어 본딩 또는 범핑되는 패드이다. 이러한 노말 패드(14)도 메탈3(M3) 레이어에 형성될 수 있다. 노말 패드(14)와 테스트 회로(20) 사이에는 적어도 하나의 메탈 라인들(M2, M1, M0)이 형성될 수 있다.
테스트 회로(20)는 스위칭부(40)의 스위치(SW0)를 통해 테스트 패드(12)와 전기적으로 연결된다. 테스트 회로(20)는 테스트 패드(12)에 인가되는 테스트 신호를 스위칭부(40)를 통해 제공받으면, 그 테스트 신호에 따라 기 설정된 테스트 동작들을 수행하고 그에 따른 결과를 출력한다. 이러한 테스트 회로(20)는 테스트 패드(12)가 사용되는 웨이퍼 테스트시에만 사용되며, 노말 패드(14)가 사용되는 노말 동작에는 영향을 주지 않는 회로들이다. 특히, 본 실시예에서의 테스트 회로(20)는 노말 패드(14) 아래에 형성된다. 즉, 테스트 회로(20)는 노말 패드(14)의 아래에 있는 기판(액티브 영역, ISO) 및 메탈 라인들(M0, M1)을 이용하여 형성될 수 있다. 이때, 테스트 회로(20)는 전체 또는 일부가 노말 패드(14)와 수직한 방향으로 중첩되도록 노말 패드(14)의 아래에 배치될 수 있다.
전원 공급부(30)는 테스트 회로(20)에 동작 전원을 공급한다. 이러한 전원 공급부(30)는 스위칭부(40)의 스위치(SW1)를 통해 테스트 회로(20)와 선택적으로 연결되어 동작 전원을 공급한다.
스위칭부(40)는 스위칭 제어부(50)에서 출력되는 스위칭 신호(SS)에 따라 온/오프되어 테스트 회로(20)를 테스트 패드(12) 및 전원 공급부(30)로부터 선택적으로 분리시킨다. 예컨대, 스위칭부(40)의 스위치들(SW0, SW1)은 스위칭 제어부(50)로부터 스위칭 신호(SS)가 활성화되어 출력되면 온 되며, 이 경우 테스트 회로(20)는 테스트 패드(12) 및 전원 공급부(30)와 전기적으로 연결된다. 반면에, 스위칭부(40)는 스위칭 신호(SS)가 비활성화되면 오프 되며, 이 경우 테스트 회로(20)는 테스트 패드(12) 및 전원 공급부(30)와 전기적으로 분리된다. 이러한 스위칭부(40)는 스위칭 신호(SS)에 따라 테스트 패드(12)와 테스트 회로(20) 사이를 선택적으로 연결시켜주는 제 1 스위치(SW0) 및 스위칭 신호(SS)에 따라 테스트 패드(12)와 전원 공급부(30) 사이를 선택적으로 연결시켜주는 제 2 스위치(SW1)를 포함할 수 있다.
스위칭 제어부(50)는 웨이퍼 테스트시에는 스위칭 신호(SS)를 출력하여 스위칭부(40)의 스위치들(SW0, SW1)을 온 시키고, 웨이퍼 테스트가 완료된 후 노말 모드시에는 스위칭 신호(SS)를 출력하지 않음으로써 스위칭부(40)의 스위치들(SW0, SW1)을 오프시킨다. 예컨대, 스위칭 제어부(50)는 웨이퍼 테스트 시에 생성되는 테스트 모드 신호(TMS)를 이용하여 스위칭 신호(SS)를 출력할 수 있다.
도 2는 도 1에서의 스위칭부(40)와 스위칭 제어부(50)에 대한 일 실시예를 보여주는 도면이다.
도 2에서와 같이, 스위칭부(40)의 스위치들(SW0, SW1)은 스위칭 신호(SS)에 따라 선택적으로 온/오프 되는 MOS 트랜지스터(예컨대, NMOS 트랜지스터)를 포함한다.
스위칭 제어부(50)는 테스트 모드 신호(TMS)가 입력되는 단자와 스위칭부(40)의 스위치들(SW0, SW1) 사이에 연결되는 퓨즈(fuse)를 포함할 수 있다. 이러한 퓨즈는 웨이퍼 테스트시에는 커팅되지 않은 상태로 존재하며, 웨이퍼 테스트 후에는 커팅된다.
따라서, 스위칭 제어부(50)는 웨이퍼 테스트시에는 테스트 모드 신호(TMS)를 그대로 전달하여 스위칭 신호(SS)로서 출력한다. 이에 따라, 스위치들(SW0, SW1)이 온 됨으로써, 테스트 회로(20)는 전원 공급부(30)로부터 동작 전원을 공급받고 테스트 패드(12)를 통해 인가받은 테스트 신호에 따라 테스트 동작을 수행한다.
반면에, 웨이퍼 테스트 후에는 더 이상 테스트 회로(30)가 필요하지 않으므로, 퓨즈를 커팅하여 테스트 모드 신호(TMS)의 전달 경로를 차단시킴으로써 스위칭 신호(SS)가 출력되지 않도록 하여 스위치들(SW0, SW1)을 오프시킨다. 이로써, 테스트 회로(20)는 테스트 패드(12) 및 전원 공급부(30)와 전기적으로 분리시킨다.
도 3은 본 발명의 다른 실시예를 보여주는 도면이다.
상술한 실시 예에서는 스위칭부(40)가 스위칭 신호(SS)에 따라 선택적으로 온/오프 되는 스위칭 소자 예컨대 MOS 트랜지스터로 이루어지는 경우를 설명하였으나, 본 실시 예에서와 같이 퓨즈로 스위칭부(60)를 형성할 수도 있다.
본 발명에서 스위칭부의 역할은 웨이퍼 테스트시에는 테스트 패드(12) 및 전원 공급부(30)와 테스트 회로(20)를 전기적으로 연결시켜주고, 테스트가 종료되면 테스트 회로(20)를 테스트 패드(12) 및 전원 공급부(30)와 전기적으로 분리시키는 것이다.
따라서, 본 실시 예에서와 같이, 스위칭부(60)를 퓨즈로 형성하는 경우, 웨이퍼 테스트 후 웨이퍼 상태에서 스위칭부(60)의 퓨즈를 커팅함으로써 본래의 목적이 달성될 수 있다.
이러한 경우, 스위칭 제어부(50)가 형성되지 않을 수도 있다.
상술한 바와 같이, 본 실시예에서는 웨이퍼 테스트시에만 사용되는 테스트 회로(20)를 다른 회로 구성들과 구분하여 웨이퍼 테스트시에는 사용되지 않는 노말 패드(14)의 아래에 배치시킨다.
이로써, 웨이퍼 테스트시에는 프로브와의 물리적 접촉에 의해 테스트 패드(12)에 가해지는 물리적 충격(stress)이 테스트 회로(20)에 전달되는 것을 최소화할 수 있다.
그리고, 종래에는 회로를 형성하지 않았었던 노말 패드(14)의 아래쪽 영역 즉 패드 영역에 웨이퍼 테스트시에만 일시적으로 사용되는 테스트 회로(10)를 형성하여 반도체 장치 내에서 회로를 구성하기 위해 필요했던 면적을 그만큼 줄일 수 있음으로써, 필요 면적을 최소화하여 넷다이를 최대로 확보할 수 있다. 또한, 웨이퍼 테스트 이후에는 테스트 회로(10)를 전기적으로 분리시킴으로써 PDN 특성을 확보할 수 있다.
이러한 테스트 회로(20)는 테스트 회로(20)를 노말 패드(14)의 아래에 형성하더라도, 웨이퍼 테스트 이외에는 필요하지 않은 구성이며 웨이퍼 테스트 이후에는 다른 회로 구성들과 전기적으로 분리시킴으로써, 패키징 공정시 와이어 본딩 등으로 인해 노말 패드(14)에 충격이 가해지더라도 반도체 장치의 동작에는 별다른 영향을 주지 않는다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
12 : 테스트 패드
14 : 노말 패드
20 : 테스트 회로
30 : 전원 공급부
40, 60 : 스위칭부
50 : 스위칭 제어부
SW0, SW1 : 스위치

Claims (10)

  1. 웨이퍼 테스트시 테스트 장비의 프로브와 접속되는 테스트 패드;
    노말 모드시 전원 또는 신호가 전달되는 노말 패드; 및
    상기 테스트 패드를 통해 인가되는 테스트 신호에 따라 기 설정된 테스트 동작을 수행하는 테스트 회로를 포함하되,
    상기 테스트 회로는
    상기 노말 패드의 아래에 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    스위칭 신호에 따라 상기 테스트 패드와 상기 테스트 회로 사이를 선택적으로 전기적으로 연결시켜주는 제 1 스위치; 및
    상기 웨이퍼 테스트시 활성화되는 제어신호를 이용하여 상기 스위칭 신호를 출력하는 스위칭 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 스위칭 제어부는
    상기 웨이퍼 테스트시에는 상기 제어신호를 전달하여 상기 스위칭 신호로서 출력하고, 상기 노말 모드시에는 상기 제어신호의 전달을 차단하는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서, 상기 스위칭 제어부는
    상기 제어신호 입력단과 상기 제 1 스위치 사이에 연결되는 퓨즈를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 2항에 있어서,
    상기 테스트 회로에 동작 전원을 공급하는 전원 공급부; 및
    상기 스위칭 신호에 따라 상기 전원 공급부와 상기 테스트 회로 사이를 선택적으로 전기적으로 연결시켜주는 제 2 스위치를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 테스트 회로는
    상기 테스트 회로의 일부 또는 전체가 상기 노말 패드의 하부면과 수직한 방향으로 상기 노말 패드와 중첩되도록 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 노말 패드와 상기 테스트 회로 사이에 위치하는 메탈 라인들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    따라 상기 테스트 패드와 상기 테스트 회로 사이를 전기적으로 연결시켜주는 퓨즈를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 패드;
    제 2 패드; 및
    상기 제 1 패드와 전기적으로 연결되되, 상기 제 2 패드 아래에 위치하는 스위칭 소자를 포함하는 반도체 장치.
  10. 제 8 항에 있어서, 상기 스위칭 소자는
    상기 제 2 패드의 하부면과 수직한 방향으로 상기 제 2 패드와 중첩되도록 배치되는 것을 특징으로 하는 반도체 장치.
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