KR20060066500A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20060066500A
KR20060066500A KR1020040105131A KR20040105131A KR20060066500A KR 20060066500 A KR20060066500 A KR 20060066500A KR 1020040105131 A KR1020040105131 A KR 1020040105131A KR 20040105131 A KR20040105131 A KR 20040105131A KR 20060066500 A KR20060066500 A KR 20060066500A
Authority
KR
South Korea
Prior art keywords
semiconductor device
chip
cutting
disposed
scribe lane
Prior art date
Application number
KR1020040105131A
Other languages
English (en)
Inventor
박종욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040105131A priority Critical patent/KR20060066500A/ko
Publication of KR20060066500A publication Critical patent/KR20060066500A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 칩 면적을 감소시킬 수 있는 반도체 장치를 공개한다. 이 장치는 복수개의 칩 영역, 상기 복수개의 칩 영역 사이에 배치되고, 상기 복수개의 칩을 분할할 때 사용하는 스크라이브 레인 영역, 상기 스크라이브 레인 영역에 배치되는 복수개의 모니터링 패드들, 및 상기 스크라이브 레인 영역에 배치되고, 상기 복수개의 모니터링 패드들 각각과 상기 복수개의 모니터링 패드들 각각에 대응하는 회로 사이에 연결되는 복수개의 퓨즈들을 구비하는 것을 특징으로 한다. 따라서, 반도체 장치의 칩의 면적을 감소시킬 수 있다.

Description

반도체 장치{Semiconductor device}
도 1은 종래의 반도체 장치의 실시예를 나타낸 도면이다.
도 2는 본 발명의 반도체 장치의 제1 실시예를 나타낸 도면이다.
도 3은 본 발명의 반도체 장치의 제2 실시예를 나타낸 도면이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 모니터링 패드 및 이와 연결된 퓨즈를 적절히 배치하여 반도체 칩(chip)의 면적을 감소시킬 수 있는 반도체 장치에 관한 것이다.
알려진 바와 같이, 반도체 장치는 복수개의 패드(pad)들을 가진다. 이러한 복수개의 패드(pad)들은 패키지(package) 레벨에서 패키지의 핀들과 연결되는 본딩 패드(bonding pad)들과, 패키지 레벨에서 패키지의 핀들과 연결되지 않고, 웨이퍼(wafer) 레벨에서 DC 레벨의 측정하거나, 또는, 테스트 신호를 인가하는데 사용되는 모니터링 패드(monitoring pad)들로 구분된다.
종래의 반도체 장치에서는 상기 본딩 및 모니터링 패드들을 모두 반도체 장치의 칩 영역에 배치하였기 때문에 반도체 장치의 칩 면적을 줄일 수 없는 제한 요 소가 되었다. 따라서, 이를 개선하기 위해 상기 패드들 중 모니터링 패드들을 각 칩을 분리하기 위해 잘려지는 영역인 스크라이브 레인(scribe lane) 영역에 배치하여 반도체 장치의 칩 면적을 감소시켰다. 그런데, 이 경우에도 상기 모니터링 패드들과 반도체 장치의 칩 내부의 회로들을 연결하는 퓨즈(fuse)는 반도체 장치의 칩 영역에 배치하였기 때문에 칩 면적을 줄일 수 없는 또 다른 제한 요소가 존재하였다.
도 1은 모니터링 패드들을 스크라이브 레인 영역에 배치한 종래의 반도체 장치를 나타낸 도면으로서, 반도체 메모리 장치의 경우를 예시한 것이다. 도 1에 나타낸 바와 같이, 반도체 장치(1)는 복수개의 칩 영역(10-1∼10-4)과 상기 복수개의 칩 영역 사이에 상기 칩들을 분리할 때 잘려지는 영역인 스크라이브 레인 영역(빗금 부분)으로 구성되어 있다. 도 1에서, MCA는 메모리 셀 어레이를 나타낸다.
도 1을 참고하여 종래의 반도체 장치의 배치를 설명하면 다음과 같다.
메모리 셀 어레이(MCA) 주변에는 회로들이 배치된다. 이 회로들은 서로 다른 전압을 발생시키는 회로들을 포함한다. 또한, 이 회로들은 일부의 모니터링 패드(30)를 통하여 입력되는 테스트 신호에 응답하여 테스트를 수행하기도 하며, 본딩 패드들(20)을 통하여 각종 신호들을 입력받거나 출력한다.
본딩 패드들(20)은 칩 영역(10-1∼10-4)에 배치된다. 모니터링 패드들(30)은 스크라이브 레인 영역(빗금 부분)에 배치되고, 각각 퓨즈(40)를 통해 대응하는 메모리 셀 어레이 주변에 배치된 회로들과 연결된다. 상기 퓨즈(40)들은 반도체 장치의 칩 영역(10-1∼10-4)에 배치된다.
상술한 바와 같이, 모니터링 패드들(30)은 패키지 레벨에서는 패키지의 핀들과 연결되지 않으며, 웨이퍼 레벨에서 테스트를 할 경우에, 회로의 특정 부분에서 발생한 여러 가지 DC 전압 레벨(예를 들면, 반도체 메모리 장치의 경우에는 내부 전원전압, 비트라인 프리 차지 전압, 고전압 등)을 측정하거나, 테스트에 필요한 신호를 인가할 때 사용한다. 즉, 모니터링 패드들(30)은 반도체 장치가 각 칩으로 분할된 경우에는 필요가 없어진다. 따라서, 반도체 장치를 각 칩으로 분할할 경우에는 상기 모니터링 패드들(30)과 회로들을 연결한 퓨즈들(40)을 컷팅하게 된다.
그런데, 도 1에 나타낸 종래의 반도체 장치의 경우에는 상기 퓨즈들(40)이 칩 영역(10-1∼10-4)에 배치되어 있으므로, 반도체 장치의 칩의 면적을 감소시키는데 또 다른 제한요소가 되었다. 즉, 상기 퓨즈들(40)도 반도체 장치가 각 칩으로 분할된 경우에는 필요가 없어지지만, 이를 칩 영역(10-1∼10-4)에 배치함으로써 불필요하게 반도체 장치의 칩 면적을 증가시키고 있었다.
본 발명의 목적은 반도체 장치의 칩 면적을 감소시킬 수 있는 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 복수개의 칩 영역, 상기 복수개의 칩 영역 사이에 배치되고, 상기 복수개의 칩을 분할할 때 사용하는 스크라이브 레인 영역, 상기 스크라이브 레인 영역에 배치되는 복수개의 모니터링 패드들, 및 상기 스크라이브 레인 영역에 배치되고, 상기 복수개의 모니터링 패드들 각각과 상기 복수개의 모니터링 패드들 각각에 대응하는 회로 사이에 연결되는 복 수개의 퓨즈들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 상기 복수개의 퓨즈들 각각을 둘러싸는 복수개의 흡습 방어막들을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 상기 흡습 방어막의 일면이 상기 칩 영역을 둘러싸는 칩 가드 링을 이용하여 구현되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 절단 명령에 응답하여 상기 퓨즈를 절단하는 절단 회로를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 상기 절단 명령은 별도의 패드를 통하여 인가되거나, 또는, 모드 설정 명령에 응답하여 외부로부터 입력되는 어드레스 신호를 입력하여 발생되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 장치를 설명하면 다음과 같다.
도 2는 본 발명의 반도체 장치의 실시예의 일부분을 나타낸 도면으로서, 두 개의 회로들(12), 복수개의 본딩 패드들(20), 두 개의 모니터링 패드들(30), 두 개의 퓨즈들(40), 및 절단 회로(50)로 구성되어 있으며, 절단 회로(50)는 두 개의 NMOS 트랜지스터(N1, N2)로 구성되어 있다. 도 2에서 14는 칩 가드 링(chip guard ring)을, 60은 흡습 방어막(fuse dam)을 각각 나타낸다. 또한, FTI는 퓨즈들(40)을 절단하기 위한 절단 명령을 나타낸다. 도 1에서 설명한 바와 같이, 두 개의 회로들 (12) 각각은 서로 다른 전압을 발생시키는 여러 가지 회로들 및/또는 소정의 모니터링 패드(40)를 통해 인가되는 테스트 명령에 응답하여 테스트를 수행하는 회로들을 구비한다.
도 2에서는 모니터링 패드들(30) 및 퓨즈들(40)이 두 개인 것을 예시하였으나, 필요에 따라 복수개가 배치될 수 있으며, 이 경우 절단 회로(50)의 NMOS 트랜지스터도 복수개로 구성될 수 있다.
즉, 도 2는 반도체 장치에서 모니터링 패드(40)와 연관된 일부분(도 1에서 점선으로 표시한 부분)을 나타낸 것으로서, 반도체 메모리 장치의 경우에는 도 2에 나타낸 구성요소들 외의 나머지 구성요소들은 도 1에 나타낸 것과 동일하게 배치된다.
도 2를 참고하여 본 발명의 반도체 장치의 제1 실시예의 배치를 설명하면 다음과 같다.
회로들(12), 본딩 패드들(20), 및 절단 회로(50)는 칩 영역에 배치된다. 상기 절단 회로(50)는 절단 명령(FTI)에 응답하여 퓨즈(40)를 절단하는 기능을 수행한다. 즉, 반도체 장치를 칩으로 분할할 경우에는 모니터링 패드(30)에 소정 전압 이상의 전원전압을 인가하고, 하이 레벨의 절단 명령(FTI)을 입력함으로써 퓨즈(40)들을 절단한다. 상기 절단 명령(FTI)은 별도의 패드를 통해 입력될 수 있으며, 반도체 메모리 장치의 경우에는 모드 설정 레지스터(MRS)를 이용하여 모드 설정 명령에 응답하여 외부로부터 입력되는 어드레스 신호를 입력해서 상기 절단 명령(FTI)을 발생시킬 수도 있다.
모니터링 패드들(30) 및 퓨즈들(40)은 칩 영역(10) 바깥쪽의 스크라이브 레인(scribe lane) 영역에 배치된다. 또한, 퓨즈(40) 주위에는 흡습 방어막(60)을 설치하여 반도체 장치를 칩으로 분할할 경우에 발생할 수 있는 도선의 단락 등을 방지한다.
도 3은 본 발명의 반도체 장치의 제2 실시예를 나타낸 도면으로서, 두 개의 회로들(12), 두 개의 본딩 패드들(20), 두 개의 모니터링 패드들(30), 두 개의 퓨즈들(40), 및 절단 회로(50)로 구성되어 있다. 도 2에서 14는 칩 가드 링(chip guard ring)을, 60은 흡습 방어막(fuse dam)을 각각 나타낸다.
도 3을 참고하여 본 발명의 반도체 장치의 제2 실시예의 배치를 설명하면 다음과 같다.
도 3에 나타낸 본 발명의 반도체 장치의 제2 실시예는 흡습 방어막(60)의 일면을 칩의 칩 가드 링(14)을 이용하여 설치한 것을 제외하면 도 2에 나타낸 본 발명의 반도체 장치의 제1 실시예와 동일하다.
즉, 칩 가드 링(14)은 흡습 방어막(60)과 유사한 구조를 가지며 그 기능도 유사하다. 따라서, 흡습 방어막(60)의 일면을 칩 가드 링(14)을 이용하여 구현하는 것도 가능하다. 만일, 스크라이브 레인(scribe lane) 영역의 공간이 부족하다면 도 3에 나타낸 본 발명의 반도체 장치의 제2 실시예과 같이 퓨즈(40) 및 흡습 방어막(60)을 배치함으로써 공간 부족 문제를 해결할 수 있다.
도 2 및 도 3에서는 상기 퓨즈(40)로서 퓨즈(40)를 절단할 때, 소정값 이상의 전류를 흘려줌으로써 퓨즈를 절단하는 전기적 퓨즈(e-fuse)를 사용하는 경우를 예시하였으나, 광을 이용하여 절단하는 레이저 퓨즈(laser fuse)를 사용할 수도 있다. 레이저 퓨즈(laser fuse)를 사용하는 경우에는 상기 절단 회로(50)는 필요없게 된다.
도한, 도 2 및 도 3에서는 절단 회로(50)를 칩 영역에 배치하는 것을 예시하였으나, 상기 절단 회로(50) 역시 스크라이브 레인 영역에 배치할 수도 있다.
즉, 본 발명의 반도체 장치는 모니터링 패드와 반도체 장치 내부의 회로 사이에 연결된 퓨즈를 스크라이브 레인(scribe lane) 영역에 배치함으로써 반도체 장치의 칩의 면적을 감소시킬 수 있다.
상기에서는 반도체 메모리 장치의 경우를 예시하여 본 발명을 설명하였지만, 반도체 메모리 장치 외에 다른 반도체 장치에도 본 발명은 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 장치는 반도체 장치의 칩의 면적을 감소시킬 수 있다.

Claims (6)

  1. 복수개의 칩 영역;
    상기 복수개의 칩 영역 사이에 배치되고, 상기 복수개의 칩을 분할할 때 사용하는 스크라이브 레인 영역;
    상기 스크라이브 레인 영역에 배치되는 복수개의 모니터링 패드들; 및
    상기 스크라이브 레인 영역에 배치되고, 상기 복수개의 모니터링 패드들 각각과 상기 복수개의 모니터링 패드들 각각에 대응하는 상기 칩 영역 내의 소정 회로 사이에 연결되는 복수개의 퓨즈들을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는
    상기 복수개의 퓨즈들 각각을 둘러싸는 복수개의 흡습 방어막들을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 흡습 방어막은
    상기 흡습 방어막의 일면이 상기 칩 영역을 둘러싸는 칩 가드 링을 이용하여 구현되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 장치는
    절단 명령에 응답하여 상기 퓨즈를 절단하는 절단 회로를 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 절단 명령은
    별도의 패드를 통하여 인가되는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 절단 명령은
    모드 설정 명령에 응답하여 외부로부터 입력되는 어드레스 신호를 입력하여 발생되는 것을 특징으로 하는 반도체 장치.
KR1020040105131A 2004-12-13 2004-12-13 반도체 장치 KR20060066500A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040105131A KR20060066500A (ko) 2004-12-13 2004-12-13 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040105131A KR20060066500A (ko) 2004-12-13 2004-12-13 반도체 장치

Publications (1)

Publication Number Publication Date
KR20060066500A true KR20060066500A (ko) 2006-06-16

Family

ID=37161314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040105131A KR20060066500A (ko) 2004-12-13 2004-12-13 반도체 장치

Country Status (1)

Country Link
KR (1) KR20060066500A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791340B1 (ko) * 2006-09-04 2008-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100847011B1 (ko) * 2006-11-08 2008-07-17 주식회사 에이디텍 트리밍 장치 및 칩 외부에 패드가 형성된 웨이퍼
CN105470159A (zh) * 2015-11-17 2016-04-06 无锡中微腾芯电子有限公司 芯片测试中监控烧熔丝达成率的方法
CN110648964A (zh) * 2019-10-30 2020-01-03 华虹半导体(无锡)有限公司 修复芯片的fuse电路的方法
US10935597B2 (en) 2017-06-21 2021-03-02 SK Hynix Inc. Semiconductor device including test circuit
CN113410209A (zh) * 2021-06-09 2021-09-17 合肥中感微电子有限公司 一种修调电路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791340B1 (ko) * 2006-09-04 2008-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7763887B2 (en) 2006-09-04 2010-07-27 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR100847011B1 (ko) * 2006-11-08 2008-07-17 주식회사 에이디텍 트리밍 장치 및 칩 외부에 패드가 형성된 웨이퍼
CN105470159A (zh) * 2015-11-17 2016-04-06 无锡中微腾芯电子有限公司 芯片测试中监控烧熔丝达成率的方法
US10935597B2 (en) 2017-06-21 2021-03-02 SK Hynix Inc. Semiconductor device including test circuit
CN110648964A (zh) * 2019-10-30 2020-01-03 华虹半导体(无锡)有限公司 修复芯片的fuse电路的方法
CN113410209A (zh) * 2021-06-09 2021-09-17 合肥中感微电子有限公司 一种修调电路
CN113410209B (zh) * 2021-06-09 2023-07-18 合肥中感微电子有限公司 一种修调电路

Similar Documents

Publication Publication Date Title
EP0405586B1 (en) Semiconductor device and method of burning in the same
KR100283030B1 (ko) 반도체 장치의 레이 아웃 구조
KR100308749B1 (ko) 1칩혼재형반도체집적회로장치및그검사방법
KR100395880B1 (ko) 테스트 소자 그룹 구조
US20060214721A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
US20070200587A1 (en) Versatile semiconductor test structure array
US6992356B2 (en) Semiconductor device
Mano et al. A redundancy circuit for a fault-tolerant 256K MOS RAM
KR20060066500A (ko) 반도체 장치
GB2370691A (en) Multi chip module ESD protection
JP3786527B2 (ja) 半導体装置及び半導体チップ上レイアウト設計方法
JPH06349926A (ja) 半導体装置
KR100331973B1 (ko) 반도체 웨이퍼용 특성 평가회로 및 그 평가방법
KR100302252B1 (ko) 반도체 기억 장치
US10269789B2 (en) Protection circuit for integrated circuit die-let after scribe cut
JP4880942B2 (ja) 半導体集積チップ、及び半導体集積装置
JP3834050B2 (ja) 半導体集積回路装置の検査装置
JP2000040792A (ja) 半導体装置
KR20080079051A (ko) 반도체 메모리 장치의 동작 속도 측정회로 및 이측정회로를 구비하는 반도체 메모리 장치
JP2008270472A (ja) 半導体装置および製造方法
US7782581B1 (en) Method and apparatus for providing electrostatic discharge protection for a polysilicon fuse
KR900001020A (ko) 반도체 집적회로 장치
KR0164801B1 (ko) 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로
KR100200698B1 (ko) 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로
JP2792356B2 (ja) 半導体装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination