KR20080079051A - 반도체 메모리 장치의 동작 속도 측정회로 및 이측정회로를 구비하는 반도체 메모리 장치 - Google Patents

반도체 메모리 장치의 동작 속도 측정회로 및 이측정회로를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 웨이퍼 레벨에서 동작 속도를 측정할 수 있는 반도체 메모리 장치의 동작 속도 측정회로 및 이 측정회로를 구비하는 반도체 메모리 장치를 공개한다. 본 발명에 따른 반도체 메모리 장치의 동작 속도 측정회로는 반도체 메모리 장치의 다이 내부에 상기 반도체 메모리 장치의 비동기 접근 시간 경로의 길이에 대응하는 길이의 복수개의 연결라인, 및 상기 비동기 접근 시간 경로 상의 지연 요소에 의한 지연 시간에 대응하는 지연 시간을 갖는 복수개의 지연부를 구비하는 것을 특징으로 한다. 따라서 동작 속도 측정회로가 반도체 메모리 장치의 동작 속도를 나타내는 비동기 접근 시간에 대한 경로에 대응하는 길이와 지연 요소를 가지도록 구성되어 동작 속도 측정회로의 특성이 반도체 메모리 장치의 특성과 유사하므로, 정확하게 반도체 메모리 장치의 동작 속도를 측정 할 수 있도록 한다.

Description

반도체 메모리 장치의 동작 속도 측정회로 및 이 측정회로를 구비하는 반도체 메모리 장치 {Operation speed measurement circuit of semiconductor memory device and semiconductor memory device having it}
도1 은 동작 속도 측정을 위한 측정회로를 구비한 반도체 칩의 일예를 나타내는 도면이다.
도2 는 본 발명에 따른 측정회로를 구비하는 반도체 메모리칩의 다이를 나타내는 일 실시예이다.
도3 은 본 발명에 따른 측정회로를 구비하는 반도체 메모리칩의 다이를 나타내는 다른 실시예이다.
도4 는 본 발명에 따른 측정회로를 구비하는 반도체 메모리칩의 다이를 나타내는 또 다른 실시예이다.
본 발명은 반도체 메모리 장치의 동작 속도 측정 회로 및 이 측정회로를 구비하는 반도체 메모리 장치에 관한 것으로서, 특히 웨이퍼 레벨에서 동작 속도를 정확히 측정 할 수 있는 반도체 메모리 장치의 동작 속도 측정 회로 및 이 측정회 로를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 장치는 생산성과 비용 절감을 위하여 패키지(package) 조립이전에 웨이퍼(wafer) 상에서 반도체 칩(chip)을 미리 테스트함으로써 반도체 장치의 동작 속도를 확인하는 작업이 반드시 필요하다. 일반적인 반도체 장치의 동작 속도는 스펙(spec)에 의해 미리 정해지게 되며 장치 설계자는 스펙에 정해진 동작 속도를 고려하여 반도체 장치를 설계한다. 그리고 설계된 반도체 장치는 웨이퍼 상에 집적화함에 의해서 반도체 칩으로 만들어진다. 그런데 반도체 제조 공정의 특성상 동일 웨이퍼 상에서 제조되는 반도체 칩일지라도 각 반도체 칩의 동작 속도는 일정하지 않다. 즉 장치 설계자가 설계한 반도체 장치의 동작 속도보다 빠르거나 느린 동작 속도를 가질 수 있게 된다.
스펙에서 정해진 동작 속도 보다 느린 동작 속도의 반도체 칩은 사용할 수가 없으므로, 이를 패키징하는 것은 불필요한 낭비이다. 따라서 반도체 칩의 동작 속도를 웨이퍼 상에서 미리 테스트하여 동작 속도가 스펙보다 느린 반도체 칩은 이후 공정에서 제외한다. 또한 일반적으로 빠른 동작 속도를 가지는 반도체 장치일수록 제품의 가격이 높아지므로 반도체 칩을 동작 속도에 따라 정렬(sorting)할 필요성이 있다.
웨이퍼 레벨에서 반도체 장치의 동작 속도를 측정하는 방법으로 가장 좋은 방법은 반도체 칩의 동작 속도를 직접 측정하는 것이다. 그러나 통상적으로 반도체 장치의 동작 속도는 테스트 장치보다 매우 빠르게 동작하기 때문에 테스트 장치가 반도체 장치의 동작 속도를 직접 측정하기는 매우 어렵다. 즉 테스트 장치는 반도 체 장치가 정상적인 동작을 할 수 있는 고주파수의 입력 신호를 인가하기 어려우며, 반도체 장치에서 출력되는 고주파수의 출력 신호를 측정하기도 어렵다. 따라서 테스트 장치가 반도체 장치의 동작 속도를 측정하는 경우에 반도체 칩을 직접 측정하는 방법보다는 반도체 칩의 동작 속도를 대변할 수 있는 측정회로를 반도체 칩에 추가로 구비하여 측정회로의 동작 속도를 측정하는 간접 측정 방법이 많이 이용된다.
측정회로는 일반적으로 복수개의 지연 소자들로 구성되므로 테스트 장치는 측정회로에 저주파수의 입력신호를 인가하고, 측정회로에서 저주파수로 출력되는 출력신호를 측정한다. 그리고 동작시간이 측정된 측정회로에 대응하는 반도체 칩이 패키징 된 반도체 장치의 동작 속도와 비교하여 웨이퍼 상의 측정회로의 동작 속도와 반도체 장치의 동작 속도 사이의 상관관계식을 도출한다. 이후 제작되는 반도체 칩은 구비된 측정회로의 동작 속도를 측정하고, 측정된 값을 미리 도출된 상관관계식에 대입하여 반도체 칩이 패키징 된 반도체 장치의 동작 속도를 예측한다.
측정회로는 반도체 장치의 동작과 관련된 회로가 아니므로 패키징할 필요가 없다. 따라서 측정회로는 반도체 칩의 다이(Die) 외부를 둘러싸는 형태로 배치되거나 다이 외부의 일부 영역에 지그재그 패턴으로 배치된다. 그리고 패키징 시에는 반도체 칩의 크기를 줄이기 위하여 반도체 칩을 웨이퍼에서 잘라낼 때 측정회로를 제외한 다이 부분만을 잘라낸다.
도1 은 동작 속도 측정을 위한 측정회로를 구비한 반도체 칩의 일예를 나타내는 도면이다. 도1 의 반도체 칩은 다이(11)의 외부에 측정회로로서 복수개의 스 피드 상관 회로(13 ~ 16)를 구비하며, 한국 등록 특허(제10-0505664-0000호 : 공정 중의 칩 상의 변화를 용이하게 모니터링할 수 있는 스피드 비닝 테스트 회로를 구비한 반도체 장치, 및 그 테스트 방법, 2003년 1월 7일 출원)에 나타나 있다.
도1 에서 복수개의 스피드 상관회로(23 ~ 26)는 각각 직렬로 연결된 소정 개수의 인버터를 지연소자로 구비한다. 그리고 각각의 스피드 상관회로(13 ~ 16)가 구비하는 지연소자 개수의 비는 A:B:C:D = a:b:c:d 이다. A는 제1 스피드 상관회로(13)가 구비하는 지연소자의 개수에서 1을 뺀 수, B는 제2 스피드 상관회로(14)가 구비하는 지연소자의 개수, C는 제1 스피드 상관회로(15)가 구비하는 지연소자의 개수, 및 D는 제4 스피드 상관회로(16)가 구비하는 지연소자의 개수이다. 그리고 a, b, c, d는 서로소(relatively prime / disjoint)인 서로 다른 임의의 계수이다.
제1 상관회로(13)가 최종 지연신호를 지연하여 제1 지연신호를 출력하고, 제2 상관회로(14)가 제1 지연신호를 지연하여 제2 지연신호를 출력하고, 제3 상관회로(15)는 제2 지연신호를 지연하여 제3 지연신호를 출력하며, 제4 상관회로(16)는 제3 지연신호를 지연하여 최종 지연신호를 출력한다. 그리고 각각의 상관 회로(13 ~ 16)는 입출력 패드(17)를 통하여 연결된다. 입출력 패드(17)는 제1 내지 최종 지연신호를 인가받아 제1 내지 최종 지연신호를 인접한 상관회로(13 ~ 16)로 출력하거나 외부로 출력한다.
도1 의 반도체 칩은 측정회로로서 복수개의 지연소자를 구비한 상관회로(13 ~ 16)를 구비하여 반도체 장치의 동작 속도를 측정할 수 있도록 한다. 그리고 다이 외부를 둘러싸는 형태로 배치되는 측정회로이면서도 각 상관회로(13 ~ 16)가 구비하는 지연소자의 개수를 서로 다르게 하여 동일한 칩 상에서도 각 영역에 따른 OCV(On Chip Variation)를 측정할 수 있도록 한다.
반도체 장치에서도 반도체 메모리 장치는 비동기 접근 시간(Asynchronous access time : tAA)으로 동작 속도를 판단한다. 비동기 접근 시간(tAA)은 외부에서 리드 명령이 인가되고부터 데이터가 외부로 출력되기까지의 시간을 나타내며, 비동기 접근 시간(tAA)이 짧을수록 동작 속도가 빠르다. 반도체 메모리 장치는 SOC와 같은 반도체 장치에 비하여 그 구조가 간단하며, 동작 속도가 빠르다. 그리고 집적도가 매우 높다. 이러한 반도체 메모리 장치의 동작 속도를 측정하기 위하여 반도체 칩 상의 다이의 외부에 구비되어 반도체 메모리 장치의 동작 속도를 측정하는 측정회로는 크기가 반도체 메모리 장치에 비하여 상대적으로 크며, 반도체 메모리 장치의 회로 구조와 서로 상이하다. 즉 측정회로의 크기, 측정회로에 구비되는 지연소자들의 개수, 및 각각의 지연소자들을 연결하는 연결라인들의 길이에 의해 나타날 수 있는 측정회로 자체의 특성으로 인하여 측정되는 반도체 메모리 장치의 동작 속도와 차이가 크게 발생할 수 있다. 특히 반도체 메모리 장치의 동작 속도가 빠를수록 반도체 메모리 장치의 정확한 동작 속도를 대변하기 어렵다.
본 발명의 목적은 웨이퍼 레벨에서 반도체 메모리 장치의 동작 속도를 정확하게 측정하기 위한 반도체 메모리 장치의 동작 속도 측정회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 측정회로를 구비하는 반 도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 동작 속도 측정회로는 반도체 메모리 장치의 다이 내부에 상기 반도체 메모리 장치의 비동기 접근 시간 경로의 길이에 대응하는 길이의 복수개의 연결라인, 및 상기 비동기 접근 시간 경로 상의 각종 지연 요소에 의한 지연 시간에 대응하는 지연 시간을 갖는 복수개의 지연부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 동작 속도 측정회로는 동작 속도 테스트 시에 외부에서 인가되는 입력 테스트 데이터를 상기 동작 속도 측정회로로 전송하는 입력 테스트 패드, 및 상기 입력 테스트 데이터를 상기 동작 속도 측정회로에서 지연한 출력 테스트 데이터를 외부로 출력하는 출력 테스트 패드를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 연결라인은 전체 연결라인의 길이가 상기 비동기 접근 시간 경로 길이의 1/2에 비례하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 지연부는 전체 지연 시간이 상기 비동기 접근 시간 경로 상의 명령 디코더나, 칼럼 디코더와 같은 각종 지연 요소에 의한 지연 시간의 1/2에 비례하는 지연시간을 가지도록 각각 소정 개수의 지연 소자를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 연결라인은 전체 연결라인의 길이가 상기 비동기 접근 시간 경로 길이에 비례하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 지연부는 전체 지연 시간이 상기 비동기 접근 시간 경로 상의 명령 디코더나, 칼럼 디코더와 같은 각종 지연 요소에 의한 지연 시간에 비례하는 지연시간을 가지도록 각각 소정 개수의 지연 소자를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 동작 속도 측정회로는 상기 반도체 메모리 장치의 다이 내부에 배치되어 상기 어드레스, 명령, 데이터를 외부로 입출력하는 입출력 패드의 하부, 및 상기 다이의 가장자리에 배치되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부와 어드레스와 명령 및 데이터를 입출력하는 복수개의 입출력 패드, 복수개의 메모리 셀을 구비하는 적어도 하나의 메모리 뱅크, 상기 복수개의 메모리 셀 중 상기 어드레스에 대응하는 메모리 셀을 지정하는 디코더부, 상기 입출력 패드를 통하여 인가되는 명령에 응답하여 내부 명령을 생성하고, 상기 내부 명령에 대응하여 상기 디코더부에 의해 지정되는 메모리 셀의 데이터를 상기 복수개의 입출력 패드로 출력하거나, 상기 입출력 패드를 통해 인가되는 데이터를 상기 메모리 셀에 저장하는 제어부, 상기 명령과 어드레스를 상기 복수개의 입출력 패드에서 상기 제어부로 인가하는 제1 라인, 상기 어드레스에 대응하는 상기 메모리 셀을 선택하는 제2 라인, 상기 선택된 메모리 셀의 데이터를 상기 제어부로 전송하는 제3 라인, 상기 제어부에 전송된 데이터를 상기 입출력 패드로 전송하는 제4 라인, 및 상기 제1 내지 제4 라인의 지연시간에 대응하는 지연시간을 갖는 연결라인과 상기 디코더부 및 상기 제어부의 지연시간에 대응하는 지연시간을 갖는 지연부를 구비하는 동작 속도 측정 회로를 다이 내부에 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 연결라인은 전체 지연시간이 상기 제1 내지 제4 라인 전체 지연시간의 1/2에 비례하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 지연부는 전체 지연 시간이 상기 디코더부 및 상기 제어부에 의한 지연 시간의 합의 1/2에 비례하는 지연시간을 가지도록 소정 개수의 지연 소자를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 연결라인은 전체 지연시간이 상기 제1 내지 제4 라인 지연시간의 합에 비례하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상기 연결라인은 상기 제1 라인의 지연시간에 대응하는 지연시간을 가지는 제1 연결라인, 상기 제2 라인의 지연시간에 대응하는 지연시간을 가지는 제2 연결라인, 상기 제3 라인의 지연시간에 대응하는 지연시간을 가지는 제3 연결라인, 및 상기 제4 라인의 지연시간에 대응하는 지연시간을 가지는 제4 연결라인을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 지연부는 전체 지연 시간이 상기 디코더부 및 상기 제어부에 의한 지연 시간의 합에 비례하는 지연시간을 가지도록 소정 개수의 지연 소자를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 동작 속도 측정회로는 상기 입출력 패드의 하부, 및 상기 다이의 가장자리에 배치되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 동작 속도 테스트 시에 외부에서 인가되는 입력 테스트 데이터를 상기 동작 속도 측정회로로 전송하는 입력 테스트 패드, 및 상기 입력 테스트 데이터를 상기 동작 속도 측정회로에서 지연한 출력 테스트 데이터를 외부로 출력하는 출력 테스트 패드를 추가로 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 동작 속도 측정 회로 및 이 측정회로를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도2 는 본 발명에 따른 측정회로를 구비하는 반도체 메모리칩의 다이를 나타내는 일 실시예이다.
도1 의 측정회로를 이용하여 반도체 메모리 장치의 동작 속도를 측정하는 경우의 문제점은 반도체 메모리 장치 내부 회로의 구조와 측정회로의 구조가 서로 상이하여 동작 특성에 차이가 발생할 수 있다는 것이다. 즉 측정회로의 각 지연 소자의 특성이나 각각의 지연 소자를 연결하는 연결라인의 길이에 따른 특성 등으로 인하여 측정된 동작 속도와 실제 반도체 메모리 장치와 편차가 크게 나타날 수 있다. 따라서 도2 에 도시된 반도체 메모리 장치의 동작 속도를 측정하기 위한 측정회로는 반도체 메모리 장치의 특성에 대응하도록 구성한다.
도2 에서 반도체 메모리칩의 다이(100)는 복수개의 메모리 뱅크(111 ~ 114)와 로우 디코더(121 ~ 124), 칼럼 디코더(131 ~ 134) 및 제어부(140)를 구비한다. 각각의 메모리 뱅크(111 ~ 114)는 복수개의 워드 라인(WL)과 복수개의 비트 라인(BL), 및 복수개의 워드 라인(WL)과 복수개의 비트 라인(BL)이 사이에 복수개의 메모리 셀(MC)을 구비한다. 로우 디코더(121 ~ 124)는 각각 메모리 뱅크(111 ~ 114)의 복수개의 워드 라인(WL)중에서 로우 어드레스에 의해 지정되는 워드 라인(WL)을 활성화 한다. 칼럼 디코더(131 ~ 134)는 각각 메모리 뱅크(111 ~ 114)의 복수개의 비트 라인(BL)중에서 칼럼 어드레스에 의해 지정되는 비트 라인(BL)을 활성화 한다. 제어부(140)는 명령 디코더(미도시)등의 제어 회로를 구비하여 반도체 메모리 장치를 제어한다. 또한 반도체 메모리칩의 다이(100)는 뱅크 어드레스나 로우 어드레스 또는 칼럼 어드레스 등의 어드레스와 리드 명령이나 라이트 명령 등의 명령을 입력 받고, 데이터를 입출력하기 위한 복수개의 입출력 패드(170)를 구비한다.
반도체 메모리 장치는 입출력 패드(170)로 뱅크 어드레스와 로우 어드레스가 인가되면 뱅크 어드레스에 응답하여 해당 뱅크(111 ~ 114)에 대응하는 로우 디코더(121 ~ 124)를 활성화하고, 로우 디코더(121 ~ 124)는 복수개의 워드 라인(WL)중 로우 어드레스에 대응하는 워드 라인(WL)을 선택하여 활성화한다. 그리고 입출력 패드(170)로 명령이 인가되면 명령 디코더(미도시)에서 인가된 명령을 디코딩하여 내부 명령을 생성한다. 또한 칼럼 어드레스가 입출력 패드(170)를 통해 인가되면 칼럼 디코더(131 ~ 134)는 복수개의 비트 라인(BL)중 칼럼 어드레스에 대응하는 비트 라인(BL)을 선택한다. 인가되는 명령이 리드 명령이면 다이(100)는 선택된 워드 라인(WL)과 선택된 비트 라인(BL) 사이의 메모리 셀(MC)의 데이터를 입출력 패드(170)를 통하여 출력한다. 그리고 출력된 데이터는 도1 및 도2 에서와 같이 다이(100) 외부의 반도체 메모리칩의 입출력 핀(미도시)을 통하여 외부로 출력된다.
반도체 메모리 장치의 동작 속도를 나타내는 비동기 접근 시간(tAA)은 리드 명령이 인가되어 데이터가 출력될 때까지의 시간이다. 도2 에서 점선으로 표시된 경로는 비동기 접근 시간에 대한 경로의 일 예를 나타낸 것이다. 즉 비동기 접근 시간은 입출력 패드(170)로 리드 명령이 인가되어 제어부(140)의 명령 디코더(미도시)에서 리드 명령을 디코딩하여 내부 리드 명령을 생성하고, 칼럼 어드레스가 인가되어 칼럼 디코더(131)에서 해당 비트 라인(BL)을 활성화하여 선택된 메모리 셀(MC)의 데이터를 입출력 패드(170)로 출력되는 시간이며 점선으로 표시된 경로는 비동기 접근 시간 경로를 간략히 나타낸 것이다.
도2 를 참조로 하여 비동기 접근 시간 경로를 설명하면, 복수개의 입출력 패드(170)중에서 명령과 어드레스를 인가받는 입출력 패드(170)를 통하여 리드 명령과 칼럼 어드레스가 인가된다. 명령과 어드레스는 일반적으로 복수개의 입출력 패드(170)를 통하여 복수 비트 단위로 병렬로 인가되고, 명령과 어드레스가 인가되는 입출력 패드(170)의 위치 또한 반도체 메모리칩의 설계에 따라 다양하게 변화될 수 있다. 그리고 명령과 어드레스가 동일한 입출력 패드(170)를 통하여 인가될 수도 있다. 그러나 반도체 메모리 장치는 입출력 패드(170)로 인가되는 복수 비트의 명령 중에서 가장 늦게 명령 디코더에 인가되는 비트의 명령과 복수 비트의 어드레스 중에서 가장 늦게 칼럼 디코더(131 ~ 134)에 인가되는 비트의 어드레스에 대응하여 동작한다. 즉 복수 비트의 명령이 모두 인가되어야 명령 디코더는 해당 인가된 명령을 디코딩하며, 복수 비트의 칼럼 어드레스가 모두 인가되어야 칼럼 디코더(131 ~ 134)는 인가된 칼럼 어드레스에 대응하는 비트 라인(BL)을 활성화한다. 명 령과 어드레스를 인가받는 입출력 패드(170)중에서 제어부(140)와 칼럼 디코더(131 ~ 134)에서 가장 먼 거리의 입출력 패드(170)가 가장 늦은 비트의 명령 또는 어드레스이며, 이 비트의 명령 또는 어드레스를 기준으로 반도체 메모리 장치의 제어부(140) 또는 칼럼 디코더(131 ~ 134)가 동작한다. 따라서 명령과 어드레스를 인가받는 입출력 패드(170)중에서 제어부(140)와 칼럼 디코더(131 ~ 134)에서 가장 먼 거리의 입출력 패드(170)가 비동기 접근 시간 경로의 기준이 된다. 도2 에서는 복수개의 입출력 패드(170)중에서 좌측 최하단의 입출력 패드(170)가 명령과 어드레스를 인가받는 입출력 패드(170)중에서 제어부(140)와 칼럼 디코더(131 ~ 134)에서 가장 먼 거리의 입출력 패드(170)이며, 비동기 접근 시간 경로의 기준인 것으로 가정하였다.
입출력 패드(170)로 인가되는 리드 명령과 칼럼 어드레스는 각각 제어부(140)와 칼럼 디코더(131 ~ 134)로 인가된다. 제어부(140)는 인가된 리드 명령에 응답하여 내부 리드 명령을 생성하여 출력하고, 칼럼 디코더(131 ~ 134)는 인가된 칼럼 어드레스에 응답하여 복수개의 비트 라인(BL)중에서 특정 비트 라인(BL)을 선택하여 활성화한다. 로우 디코더(121 ~ 124)가 리드 명령이나 칼럼 어드레스보다 먼저 인가되는 뱅크 어드레스와 로우 어드레스에 응답하여 해당 메모리 뱅크(111 ~ 114)의 복수개의 워드 라인(WL)중 특정 워드 라인(WL)을 선택하여 활성화해 두었으므로 칼럼 디코더(131 ~ 134)에 의해 비트 라인(BL)이 선택되면, 선택된 워드 라인(WL)과 선택된 비트 라인(BL) 사이의 메모리 셀(MC)이 지정된다. 그리고 제어부(140)에서 생성된 내부 리드 명령에 응답하여 지정된 메모리 셀(MC)의 데이터는 선택된 비트 라인(BL)을 통하여 칼럼 디코더(131 ~ 134)와 제어부(140)의 데이터 출력 경로로 인가되며, 데이터 출력 경로에 인가된 데이터는 복수개의 입출력 패드(170)중에서 데이터를 입출력하는 입출력 패드(170)로 출력한다. 데이터 또한 명령이나 어드레스와 같이 복수 비트의 데이터가 출력될 수 있으며, 이 경우 복수개의 입출력 패드(170)로 데이터를 출력한다. 명령과 어드레스가 인가되는 입출력 패드(170)중에서 제어부(140)와 칼럼 디코더(131 ~ 134)에서 가장 먼 거리의 입출력 패드(170)를 비동기 접근 시간 경로의 기준으로 한 것과 마찬가지로 데이터를 입출력하는 입출력 패드(170)도 제어부(140)에서 가장 먼 거리의 입출력 패드(170)를 기준으로 한다. 그리고 도2 에서 선택된 워드 라인(WL)과 선택된 비트 라인(BL)에 의해 지정되는 메모리 셀(MC)은 해당 메모리 뱅크(111 ~ 114)에서 제어부(140)와 칼럼 디코더(131 ~ 134)로부터 가장 먼 거리의 메모리 셀(MC)을 나타내었다. 지정된 메모리 셀(MC)의 위치에 따라 데이터가 입출력 패드(170)로 출력되는 시간의 차이가 발생할 수 있으나, 비동기 접근 시간은 가장 긴 시간을 기준으로 하여야 하므로 도2 에서 제어부(140)와 칼럼 디코더(131 ~ 134)에서 가장 먼 거리의 메모리 셀(MC)이 선택되도록 하였다.
도2 에서와 같이 4개의 메모리 뱅크(111 ~ 114)를 구비한 반도체 메모리칩의 다이(100)에서 상기한 비동기 접근 시간 경로를 로우 디코더(121 ~ 124)와 칼럼 디코더(131 ~ 134)를 포함한 메모리 뱅크(111 ~ 114)의 가로와 세로 길이를 각각 구간 단위로 하여 X축 방향의 길이와 Y축 방향의 길이로 표현하면, 해당 메모리 뱅크(111 ~ 114)의 메모리 셀(MC)에 접근하는 경로로서 대략 X축으로 2구간이며 Y축 으로도 2구간이다. 그리고 선택된 메모리 셀(MC)의 데이터가 입출력 패드(170)로 출력되는 경로도 대략 X축으로 2구간과 Y축으로 2구간이다. 즉 도2 에 도시된 반도체 메모리 장치의 비동기 접근 시간(tAA) 경로 전체는 대략 X축으로 4구간이며 Y축으로 4구간의 길이를 가지는 경로이다.
도2 에서 실선으로 표시된 경로는 본 발명에 따른 측정회로의 경로를 나타낸다. 본 발명의 측정회로는 도1 의 측정회로와는 달리 반도체 메모리칩의 다이(100)의 내부에 배치된다. 그리고 반도체 메모리칩의 다이(100)는 입력 테스트 데이터(TDI)를 인가받는 입력 테스트 패드(180)와 출력 테스트 데이터(TDO) 출력하는 출력 테스트 패드(190)를 구비한다. 측정회로는 제1 연결라인(line11)과 제1 지연부(D11)를 구비하고, 입력 테스트 패드(180)와 연결되는 제1 경로부와 제2 연결라인(line12)과 제2 지연부(D12)를 구비하는 제2 경로부와 제3 연결라인(line13)과 제1 지연부(D13)를 구비하는 제3 경로부, 및 제4 연결라인(line14)과 제4 지연부(D14)를 구비하고, 출력 테스트 패드(190)에 연결되는 제4 경로부를 구비한다. 테스트 동작 시에 테스트 장치에서 입력 테스트 패드(180)로 인가되는 입력 테스트 데이터(TDI)는 제1 내지 제4 경로에서 소정시간 지연되어 출력 테스트 데이터(TDO)로서 출력 테스트 패드(190)로 출력된다.
제1 내지 제4 지연부(D11 ~ D14)는 각각 소정 개수의 지연 소자를 구비한다. 제1 내지 제4 지연부(D11 ~ D14)의 전체 지연 소자의 개수는 동작 속도를 측정하고자 하는 반도체 메모리칩의 구조에 의해 결정된다. 즉 비동기 접근 시간은 비동기 접근 시간 경로의 길이에 의한 지연 시간 외에도 칼럼 디코더(131 ~ 134)에서 칼럼 어드레스를 디코딩하는 시간이나, 제어부(140)의 명령 디코더에서 명령을 디코딩하는 시간 또는 제어부(140)의 데이터 입출력 경로 상에서 데이터를 처리하는 시간 등의 비동기 접근 시간 경로의 길이와는 별도의 지연요소에 의한 지연시간을 가진다. 따라서 측정회로의 제1 내지 제4 지연부(D11 ~ D14)의 지연 소자의 개수는 비동기 접근 시간에서 지연요소에 의한 지연시간을 고려하여 결정한다.
상기한 측정회로 경로의 길이를 비동기 접근 시간 경로와 같이 로우 디코더(121 ~ 124)와 칼럼 디코더(131 ~ 134)를 포함한 메모리 뱅크(111 ~ 114)의 가로와 세로 길이를 각각 구간 단위로 하여 X축 방향의 길이와 Y축 방향의 길이로 표현하면, 제1 및 제4 경로는 각각 X축으로 1구간의 길이이며, 제2 및 제3 경로는 각각 Y축으로 1구간의 길이이므로, 측정회로 경로의 총 길이는 대략 X축으로 2구간, Y축으로 2구간의 길이이다. 도2 에 도시된 비동기 접근 시간 경로의 길이는 X축으로 4구간, Y축으로 4구간의 길이이므로, 대략 측정회로의 경로의 2배이다.
측정회로 경로의 길이가 비동기 접근 시간 경로 길이의 1/2 이므로, 제1 내지 제4 지연부(D11 ~ D14)의 전체 지연 소자에 의한 지연시간이 비동기 접근 시간 경로상의 지연요소에 의해 지연되는 시간의 1/2정도가 되도록 지연 소자의 개수를 결정한다.
따라서 측정회로는 비동기 접근 시간 경로상의 지연 성분의 1/2정도의 지연 성분을 가지도록 지연 소자를 구비하고, 측정회로 경로의 길이 또한 비동기 접근 시간 경로의 1/2 정도의 길이를 가지게 된다.
결과적으로 측정회로는 대략 비동기 접근 시간의 1/2정도의 지연시간을 가지 도록 구성된다. 그러므로 반도체 메모리 장치가 정상 동작을 수행할 수 있는 주파수의 입력 테스트 데이터(TDI)를 입력 테스트 패드(180)로 인가하면, 출력 테스트 패드(190)로 출력 테스트 데이터(TDO)가 출력될 때까지의 시간은 대략 비동기 접근 시간(tAA)의 1/2로 출력되게 된다.
도2 에 도시된 측정회로는 비동기 접근 시간 경로를 보다 정확하게 대변할 수 있도록 하기위하여 비동기 접근 시간 경로의 길이 및 지연 요소에 대응되는 구성을 가지도록 구성하였다. 따라서 도2 의 측정회로는 반도체 메모리 장치 비동기 접근 시간 경로의 특성과 유사한 특성을 가지며, 지연부(D11 ~ D14)와 연결라인(line11 ~ line14)만으로 구성되므로 인가할 수 있는 입력 테스트 데이터(TDI)의 주파수 범위가 넓다.
도2 에 도시된 측정회로를 구비한 반도체 메모리 장치의 동작 속도를 웨이퍼 레벨에서 측정하는 방법은 도1 에서와 같이 저주파수의 입력 테스트 데이터(TDI)를 인가하고 출력 테스트 데이터(TDO)가 출력될 때까지의 시간을 측정한다. 그리고 동작시간이 측정된 측정회로에 대응하는 반도체 칩이 패키징 된 반도체 메모리 장치의 비동기 접근 시간(tAA)과 비교하여 웨이퍼 상의 측정회로의 동작 속도와 반도체 장치의 동작 속도 사이의 상관관계식을 도출한다. 이후 제작되는 반도체 칩은 구비된 측정회로의 동작 속도를 측정하고, 측정된 값을 미리 도출된 상관관계식에 대입하여 반도체 칩이 패키징된 반도체 장치의 동작 속도를 예측한다.
도2 에 도시된 본 발명의 측정회로는 도1 의 측정회로와는 달리 다이의 내부에 배치되고, 또한 비동기 접근 시간 경로의 길이 및 특성에 대응하도록 구성되므 로 반도체 메모리 장치의 동작 속도인 비동기 접근 시간을 보다 정확하게 측정할 수 있도록 한다.
도2 에서 반도체 메모리 장치는 4개의 뱅크를 구비하고, 다이(100)의 양단에 입출력 패드(170)가 배치되는 것을 예로 들었다. 그리고 비동기 접속 시간 경로에서 다이(100)의 좌측 하단의 입출력 패드(170)로 명령과 데이터가 입력되고, 우측 상단의 입출력 패드(170)로 데이터가 출력되는 것으로 설정하였다. 그리고 측정회로 경로의 길이가 비동기 접근 시간 경로 길이의 1/2가 되도록 입력 테스트 패드(180)는 좌측단에 배치하였으며, 출력 테스트 패드(190)는 우측단에 배치하였다.
메모리 뱅크의 개수나 명령, 어드레스 및 데이터를 입출력하는 입출력 패드(170)의 위치는 반도체 메모리 장치의 구조에 따라 다양하게 변화될 수 있다. 반도체 메모리 장치의 구조에 대응하여 측정회로의 구조와 입력 테스트 패드(180) 및 출력 테스트 패드(190)의 위치는 변화될 수 있다.
도3 은 본 발명에 따른 측정회로를 구비하는 반도체 메모리칩의 다이를 나타내는 다른 실시예로서 도2 의 다이(100)와 동일하며, 측정회로만이 다르게 구성된다.
도2 의 반도체 메모리칩은 다이(100)에 측정회로를 구비하며, 측정회로는 비동기 접근 시간 경로와 유사한 경로를 가지기 위하여 메모리 뱅크(111 ~ 114)들 사이, 칼럼 디코더(131 ~ 134) 및 제어부(140)를 가로질러 배치된다. 그러나 집적도가 높은 반도체 메모리칩의 다이(100) 내부에, 그 중에서도 비동기 접근 시간 경로에 대응하여 측정회로를 배치하는 것은 반도체 메모리칩의 제조 공정을 매우 어렵 게 하며, 반도체 메모리칩의 크기를 크게 한다.
또한 도2 에서 비동기 접근 시간 경로는 X축으로 4구간이며 Y축으로 4구간의 길이를 가지는 경로이며, 측정회로의 경로는 X축으로 2구간이며 Y축으로 2구간의 길이를 가지는 경로이다. 즉 측정회로의 경로 길이가 비동기 접근 시간 경로 길이의 1/2이다. 그러나 측정회로의 경로 길이를 비동기 접근 시간 경로 길이와 동일하게 구성한다면 보다 정확하게 반도체 장치의 동작 속도를 측정할 수 있을 것이다.
도3 에서 측정회로는 비동기 접근 시간 경로 길이와 동일한 길이를 갖도록 측정회로를 구성한다. 도3 의 반도체 메모리칩의 다이(100)는 도2 와 동일하므로 비동기 접근 시간 경로는 X축으로 4구간이며 Y축으로 4구간의 길이를 가지는 경로이다. 따라서 측정회로도 X축으로 4구간이며 Y축으로 4구간의 길이를 가지도록 구성한다.
그리고 도3 에서는 입출력 패드(170)의 하부에 측정회로를 배치한다. 반도체 메모리칩의 다이(100)에서 메모리 뱅크(111 ~ 114)나 로우 디코더(121 ~ 124), 칼럼 디코더(131 ~ 134) 및 제어부(140)는 웨이퍼 상의 단일 층에 형성되는 것이 아니라 복수 층에 각종 소자를 적층하는 적층 구조로 형성된다. 그러나 일반적으로 입출력 패드(170)는 입출력되는 어드레스나 명령, 및 데이터의 지연 및 왜곡을 방지하기 위하여 적층구조를 사용하지 않는다. 따라서 입출력 패드(170)의 하부 층에 측정회로를 배치하는 것은 공정이 용이하다. 또한 측정회로는 반도체 메모리 장치의 동작 속도를 측정하기 위한 테스트 시에만 사용되므로 반도체 메모리칩이 정상동작시에 측정회로에 의해 입출력 패드(170)로 입출력되는 명령, 어드레스, 데이터 가 지연되거나 왜곡되지 않는다.
측정회로는 각각 연결라인(line21 ~ 28)과 지연부(D21 ~ D28)를 구비하는 복수개의 경로부를 구비한다. 제2, 제3, 제6, 및 제7 경로부가 각각 X축으로 1구간씩의 길이이며, 제1, 제4, 제5, 제8 경로부가 각각 Y축으로 1구간씩의 길이이다. 그리고 제1 경로부는 입력 테스트 패드(180)와 연결되고, 제8 경로부는 출력 테스트 패드(190)에 연결된다. 도2 에서와 같이 다이(100)의 좌측단에 입력 테스트 패드(180)가 배치되는 경우에 측정회로는 입력 테스트 패드(180)로부터 제1 내지 제8 경로부를 거쳐 출력 테스트 패드(190)와 연결되므로 출력 테스트 패드(190)는 입력 테스트 패드(180)와 인접하여 배치된다.
도3 에서 입력 테스트 패드(180)의 위치는 다양하게 변화될 수 있으며, 출력 테스트 패드(190)는 입력 테스트 패드(180)의 위치에 따라 비동기 접속 시간 경로 길이에 대응하여 배치된다.
테스트 동작 시에 테스트 장치에서 입력 테스트 패드(180)로 인가되는 입력 테스트 데이터(TDI)는 제1 내지 제8 경로에서 소정시간 지연되어 출력 테스트 데이터(TDO)로서 출력 테스트 패드(190)로 출력된다.
도2 에서와 같이 제1 내지 제8 지연부(D21 ~ D28)는 각각 소정 개수의 지연 소자를 구비한다. 제1 내지 제8 지연부(D21 ~ D287)의 전체 지연 소자의 개수는 동작 속도를 측정하고자 하는 반도체 메모리칩의 구조에 따라 비동기 접근 시간에서 지연요소에 의한 지연시간을 고려하여 결정한다.
도3 에서 측정회로 경로의 길이는 대략 X축으로 4구간, Y축으로 4구간의 길 이로 비동기 접근 시간 경로의 길이는 X축으로 4구간, Y축으로 4구간의 길이와 동일하므로 제1 내지 제8 지연부(D21 ~ D28)의 전체 지연 소자에 의한 지연시간이 비동기 접근 시간 경로상의 지연요소에 의해 지연되는 시간과 유사하도록 지연 소자의 개수를 결정한다.
따라서 측정회로는 비동기 접근 시간 경로상의 지연 성분과 유사하도록 지연 성분을 가지도록 지연 소자를 구비하고, 측정회로 경로의 길이 또한 비동기 접근 시간 경로 길이와 거의 동일한 길이를 가지게 된다.
결과적으로 측정회로는 대략 비동기 접근 시간과 유사한 지연시간을 가지도록 구성된다. 그러므로 반도체 메모리 장치가 정상 동작을 수행할 수 있는 주파수의 입력 테스트 데이터(TDI)를 입력 테스트 패드(180)로 인가하면, 출력 테스트 패드(190)로 출력 테스트 데이터(TDO)가 출력될 때까지의 시간은 비동기 접근 시간(tAA)과 대략 동일하게 출력되게 된다. 즉 측정회로를 비동기 접근 시간 경로의 길이 및 특성에 대응하도록 구성하였으므로 보다 정확하게 반도체 장치의 동작 속도를 측정할 수 있다.
도2 와 마찬가지로 도3 에 도시된 측정회로를 구비한 반도체 메모리 장치의 동작 속도를 웨이퍼 레벨에서 측정하는 방법은 저주파수의 입력 테스트 데이터(TDI)를 인가하고 출력 테스트 데이터(TDO)가 출력될 때까지의 시간을 측정한다. 그리고 동작시간이 측정된 측정회로에 대응하는 반도체 칩이 패키징 된 반도체 메모리 장치의 비동기 접근 시간(tAA)과 비교하여 웨이퍼 상의 측정회로의 동작 속도와 반도체 장치의 동작 속도 사이의 상관관계식을 도출한다. 이후 제작되는 반도체 칩은 구비된 측정회로의 동작 속도를 측정하고, 측정된 값을 미리 도출된 상관관계식에 대입하여 반도체 칩이 패키징된 반도체 장치의 동작 속도를 예측한다.
그리고 메모리 뱅크의 개수나 명령, 어드레스 및 데이터를 입출력하는 입출력 패드(170)의 위치는 반도체 메모리 장치의 구조에 따라 다양하게 변화될 수 있으므로, 측정회로의 구조와 입력 테스트 패드(180) 및 출력 테스트 패드(190)의 위치는 반도체 메모리 장치의 구조에 대응하여 변화될 수 있다.
도4 는 본 발명에 따른 측정회로를 구비하는 반도체 메모리칩의 다이를 나타내는 또 다른 실시예이다.
도4 에서는 입출력 패드(270)가 반도체 메모리칩의 다이(200)의 중앙에 배치된다. 도2 와 도3 에서 반도체 메모리칩의 다이(100)는 입출력 패드(170)가 다이의 양단에 배치되어 있었으나, 입출력 패드(270)가 다이(200)의 중앙에 배치되면 다이(100)의 양단에 배치되는 것보다 최대 배선 길이가 짧아지므로 동작 속도가 빨라진다. 반도체 장치의 패키지 기술의 발전으로 인하여 리드 프레임(Lead Frame)이 다이(200)의 위를 가로 질러 입출력 패드(270)와 연결하는 LOC(Lead-On-Chip)기술이 등장하였다. LOC 기술에 의해 패키지의 크기를 작게 할 수 있으며, 입출력 패드(270)를 자유롭게 배치할 수 있게 되었다. 도4 에서 도시된 바와 같이 입출력 패드(170)를 다이(200)의 가운데 배치하는 것 또한 패키징 공정시에 LOC 기술을 적용하여 가능하다.
도4 의 반도체 메모리칩의 다이(200)는 도2 , 도3 의 반도체 메모리칩의 다이(100)와 유사한 구조를 가진다. 즉 도4 의 반도체 메모리칩의 다이(200) 또한 복 수개의 메모리 뱅크(211 ~ 214)와 로우 디코더(221 ~ 224), 칼럼 디코더(231 ~ 234) 및 제어부(240)를 구비한다. 그리고 반도체 메모리칩의 다이(200)는 뱅크 어드레스나 로우 어드레스 또는 칼럼 어드레스 등의 어드레스와 리드 명령이나 라이트 명령 등의 명령을 입력 받고, 데이터를 입출력하기 위한 복수개의 입출력 패드(270)를 다이(200)의 가운데 구비한다.
도4 에서 점선으로 표시된 경로는 비동기 접근 시간에 대한 경로의 일 예를 나타낸 것이다. 도4 를 참조로 하여 비동기 접근 시간 경로를 설명하면, 복수개의 입출력 패드(270)중에서 명령과 어드레스를 인가받는 입출력 패드(270)를 통하여 리드 명령과 칼럼 어드레스가 인가된다. 상기한 바와 같이 명령과 어드레스는 일반적으로 복수개의 입출력 패드(270)를 통하여 복수 비트 단위로 병렬로 인가되고, 명령과 어드레스가 인가되는 입출력 패드(270)의 위치 또한 반도체 메모리칩의 설계에 따라 다양하게 변화될 수 있다. 그리고 명령과 어드레스가 동일한 입출력 패드(270)를 통하여 인가될 수도 있다. 반도체 메모리 장치가 입출력 패드(270)로 인가되는 복수 비트의 명령 중에서 가장 늦게 명령 디코더에 인가되는 비트의 명령과 복수 비트의 어드레스 중에서 가장 늦게 칼럼 디코더(231 ~ 234)에 인가되는 비트의 어드레스에 대응하여 동작하므로, 명령과 어드레스를 인가받는 입출력 패드(270)중에서 제어부(240)와 칼럼 디코더(231 ~ 234)에서 가장 먼 거리의 입출력 패드(270)가 가장 늦은 비트의 명령 또는 어드레스이며, 이 비트의 명령 또는 어드레스를 기준으로 반도체 메모리 장치의 제어부(240) 또는 칼럼 디코더(231 ~ 234)가 동작한다. 따라서 명령과 어드레스를 인가받는 입출력 패드(270)중에서 제어 부(240)와 칼럼 디코더(231 ~ 234)에서 가장 먼 거리의 입출력 패드(270)가 비동기 접근 시간 경로의 기준이 된다. 도4 에서는 복수개의 입출력 패드(270)중에서 좌측 의 입출력 패드(270)가 명령과 어드레스를 인가받는 입출력 패드(270)중에서 제어부(240)와 칼럼 디코더(231 ~ 234)에서 가장 먼 거리의 입출력 패드(270)이며, 비동기 접근 시간 경로의 기준인 것으로 가정하였다.
입출력 패드(270)로 인가되는 리드 명령과 칼럼 어드레스는 각각 제어부(240)와 칼럼 디코더(231 ~ 234)로 인가된다. 제어부(240)는 인가된 리드 명령에 응답하여 내부 리드 명령을 생성하여 출력하고, 칼럼 디코더(231 ~ 234)는 인가된 칼럼 어드레스에 응답하여 복수개의 비트 라인(BL)중에서 특정 비트 라인(BL)을 선택하여 활성화한다. 로우 디코더(221 ~ 224)가 리드 명령이나 칼럼 어드레스보다 먼저 인가되는 뱅크 어드레스와 로우 어드레스에 응답하여 해당 메모리 뱅크(211 ~ 214)의 복수개의 워드 라인(WL)중 특정 워드 라인(WL)을 선택하여 활성화해 두었으므로 칼럼 디코더(231 ~ 234)에 의해 비트 라인(BL)이 선택되면, 선택된 워드 라인(WL)과 선택된 비트 라인(BL) 사이의 메모리 셀(MC)이 지정된다. 그리고 제어부(240)에서 생성된 내부 리드 명령에 응답하여 지정된 메모리 셀(MC)의 데이터는 선택된 비트 라인(BL)을 통하여 칼럼 디코더(231 ~ 234)와 제어부(240)의 데이터 출력 경로로 인가되며, 데이터 출력 경로에 인가된 데이터는 복수개의 입출력 패드(270)중에서 데이터를 입출력하는 입출력 패드(270)로 출력한다. 데이터 또한 명령이나 어드레스와 같이 복수 비트의 데이터가 출력될 수 있으며, 복수개의 입출력 패드(270)로 데이터를 출력한다. 그리고 데이터를 입출력하는 입출력 패드(270)중 에서 제어부(240)에서 가장 먼 거리의 입출력 패드(270)를 기준으로 한다. 도4 에서도 선택된 워드 라인(WL)과 선택된 비트 라인(BL)에 의해 지정되는 메모리 셀(MC)은 해당 메모리 뱅크(211 ~ 214)에서 제어부(240)와 칼럼 디코더(231 ~ 234)로부터 가장 먼 거리의 메모리 셀(MC)을 나타내었다.
도4 에서도 4개의 메모리 뱅크(211 ~ 214)를 구비한 반도체 메모리칩의 다이(200)에서 상기한 비동기 접근 시간 경로를 로우 디코더(221 ~ 224)와 칼럼 디코더(231 ~ 234)를 포함한 메모리 뱅크(211 ~ 214)의 가로와 세로 길이를 각각 구간 단위로 하여 X축 방향의 길이와 Y축 방향의 길이로 표현하면, 해당 메모리 뱅크(211 ~ 214)의 메모리 셀(MC)에 접근하는 경로로서 대략 X축으로 2구간, Y축으로 1구간이다. 그리고 선택된 메모리 셀(MC)의 데이터가 입출력 패드(270)로 출력되는 경로도 대략 X축으로 2구간, Y축으로 1구간이다. 즉 도4 에 도시된 반도체 메모리 장치의 비동기 접근 시간(tAA) 경로 전체는 대략 X축으로 4구간이며 Y축으로 2구간의 길이를 가지는 경로이며, 도2 나 도3 에 도시된 비동기 접근 시간 경로보다 Y축으로 2구간의 길이가 줄어든 길이다. 도4 에 도시된 반도체 메모리 장치의 비동기 접근 시간 경로 길이가 도2 나 도3 에 도시된 반도체 메모리 장치의 비동기 접근 시간 경로 길이보다 짧은 것은 입출력 패드(270)가 다이(200)의 가운데 배치되어있기 때문이다.
도4 에서 실선으로 표시된 경로는 본 발명에 따른 측정회로의 경로를 나타낸다. 도4 의 측정회로 또한 도2 나 도3 의 측정회로와 같이 반도체 메모리칩의 다이(200)의 내부에 배치되며, 도3 에서와 같이 입출력 패드(270)의 하부와 다이의 가장자리로 배치된다. 그리고 반도체 메모리칩의 다이(200)는 입력 테스트 데이터(TDI)를 인가받는 입력 테스트 패드(280)와 출력 테스트 데이터(TDO) 출력하는 출력 테스트 패드(290)를 구비한다. 도4 에서 측정회로는 각각 연결라인(line31 ~ 36)과 지연부(D31 ~ D36)를 구비하는 복수개의 경로부를 구비한다. 제1, 제3, 제4, 및 제6 경로부가 각각 X축으로 1구간씩의 길이이며, 제2, 제5 경로부가 각각 Y축으로 1구간씩의 길이이다. 제1 경로부는 입력 테스트 패드(280)와 연결되고, 제6 경로부는 출력 테스트 패드(290)에 연결된다. 입력 테스트 패드(280)를 제어부(240)의 일단에 인접하여 배치하는 경우에 측정회로는 입력 테스트 패드(280)로부터 제1 내지 제6 경로부를 거쳐 출력 테스트 패드(290)와 연결되므로 출력 테스트 패드(290)는 제어부의 타단에 인접하여 배치된다.
도4 에서도 입력 테스트 패드(280)의 위치는 다양하게 변화될 수 있으며, 출력 테스트 패드(290)는 입력 테스트 패드(280)의 위치에 따라 비동기 접속 시간 경로 길이에 대응하여 배치된다.
테스트 동작 시에 테스트 장치에서 입력 테스트 패드(280)로 인가되는 입력 테스트 데이터(TDI)는 제1 내지 제4 경로에서 소정시간 지연되어 출력 테스트 데이터(TDO)로서 출력 테스트 패드(290)로 출력된다.
도4 에서 측정회로 경로의 길이는 대략 X축으로 4구간, Y축으로 2구간의 길이로 비동기 접근 시간 경로의 길이 X축으로 4구간, Y축으로 2구간의 길이와 동일하므로 제1 내지 제6 지연부(D31 ~ D36)의 전체 지연 소자에 의한 지연시간이 비동기 접근 시간 경로상의 지연요소에 의해 지연되는 시간과 유사하도록 지연 소자의 개수를 결정한다.
따라서 측정회로는 비동기 접근 시간 경로상의 지연 성분과 유사하도록 지연 성분을 가지도록 지연 소자를 구비하고, 측정회로 경로의 길이 또한 비동기 접근 시간 경로 길이와 거의 동일한 길이를 가지게 된다.
결과적으로 측정회로는 대략 비동기 접근 시간과 유사한 지연시간을 가지도록 구성된다. 그러므로 반도체 메모리 장치가 정상 동작을 수행할 수 있는 주파수의 입력 테스트 데이터(TDI)를 입력 테스트 패드(280)로 인가하면, 출력 테스트 패드(290)로 출력 테스트 데이터(TDO)가 출력될 때까지의 시간은 비동기 접근 시간(tAA)과 대략 동일하게 출력되게 된다. 즉 측정회로를 비동기 접근 시간 경로의 길이 및 특성에 대응하도록 구성하였으므로 보다 정확하게 반도체 장치의 동작 속도를 측정할 수 있다.
도4 에 도시된 측정회로를 구비한 반도체 메모리 장치의 동작 속도를 웨이퍼 레벨에서 측정하는 방법 또한 저주파수의 입력 테스트 데이터(TDI)를 인가하고 출력 테스트 데이터(TDO)가 출력될 때까지의 시간을 측정한다. 그리고 동작시간이 측정된 측정회로에 대응하는 반도체 칩이 패키징 된 반도체 메모리 장치의 비동기 접근 시간(tAA)과 비교하여 웨이퍼 상의 측정회로의 동작 속도와 반도체 장치의 동작 속도 사이의 상관관계식을 도출한다. 이후 제작되는 반도체 칩은 구비된 측정회로의 동작 속도를 측정하고, 측정된 값을 미리 도출된 상관관계식에 대입하여 반도체 칩이 패키징된 반도체 장치의 동작 속도를 예측한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 동작 속도 측정회로 및 이 측정회로를 구비하는 반도체 메모리 장치는 비동기 접근 시간 경로의 길이와 유사한 길이를 가지고, 비동기 접근 시간 경로 상의 지연 요소에 의한 지연 시간과 유사한 지연 시간을 가지도록 복수개의 지연소자를 구비하는 측정회로를 구비하여, 웨이퍼 레벨에서 반도체 메모리 장치의 동작 속도를 정확하게 측정할 수 있도록 한다.

Claims (15)

  1. 반도체 메모리 장치의 다이 내부에
    상기 반도체 메모리 장치의 비동기 접근 시간 경로의 길이에 대응하는 길이의 복수개의 연결라인; 및
    상기 비동기 접근 시간 경로 상의 각종 지연 요소에 의한 지연 시간에 대응하는 지연 시간을 갖는 복수개의 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 속도 측정회로.
  2. 제1 항에 있어서, 상기 동작 속도 측정회로는
    동작 속도 테스트 시에 외부에서 인가되는 입력 테스트 데이터를 상기 동작 속도 측정회로로 전송하는 입력 테스트 패드; 및
    상기 입력 테스트 데이터를 상기 동작 속도 측정회로에서 지연한 출력 테스트 데이터를 외부로 출력하는 출력 테스트 패드를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 속도 측정회로.
  3. 제2 항에 있어서, 상기 복수개의 연결라인은
    전체 연결라인의 길이가 상기 비동기 접근 시간 경로 길이의 1/2에 비례하는 것을 특징으로 하는 반도체 메모리 장치의 동작 속도 측정회로.
  4. 제3 항에 있어서, 상기 복수개의 지연부는
    전체 지연 시간이 상기 비동기 접근 시간 경로 상의 명령 디코더나, 칼럼 디코더와 같은 각종 지연 요소에 의한 지연 시간의 1/2에 비례하는 지연시간을 가지도록 각각 소정 개수의 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 속도 측정회로.
  5. 제2 항에 있어서, 상기 복수개의 연결라인은
    전체 연결라인의 길이가 상기 비동기 접근 시간 경로 길이에 비례하는 것을 특징으로 하는 반도체 메모리 장치의 동작 속도 측정회로.
  6. 제5 항에 있어서, 상기 복수개의 지연부는
    전체 지연 시간이 상기 비동기 접근 시간 경로 상의 명령 디코더나, 칼럼 디코더와 같은 각종 지연 요소에 의한 지연 시간에 비례하는 지연시간을 가지도록 각각 소정 개수의 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 속도 측정회로.
  7. 제4 항 또는 제6 항에 있어서, 상기 동작 속도 측정회로는
    상기 반도체 메모리 장치의 다이 내부에 배치되어 상기 어드레스, 명령, 데이터를 외부로 입출력하는 입출력 패드의 하부, 및 상기 다이의 가장자리에 배치되는 것을 특징으로 하는 반도체 메모리 장치의 동작 속도 측정회로.
  8. 외부와 어드레스와 명령 및 데이터를 입출력하는 복수개의 입출력 패드;
    복수개의 메모리 셀을 구비하는 적어도 하나의 메모리 뱅크;
    상기 복수개의 메모리 셀 중 상기 어드레스에 대응하는 메모리 셀을 지정하는 디코더부;
    상기 입출력 패드를 통하여 인가되는 명령에 응답하여 내부 명령을 생성하고, 상기 내부 명령에 대응하여 상기 디코더부에 의해 지정되는 메모리 셀의 데이터를 상기 복수개의 입출력 패드로 출력하거나, 상기 입출력 패드를 통해 인가되는 데이터를 상기 메모리 셀에 저장하는 제어부;
    상기 명령과 어드레스를 상기 복수개의 입출력 패드에서 상기 제어부로 인가하는 제1 라인;
    상기 어드레스에 대응하는 상기 메모리 셀을 선택하는 제2 라인;
    상기 선택된 메모리 셀의 데이터를 상기 제어부로 전송하는 제3 라인;
    상기 제어부에 전송된 데이터를 상기 입출력 패드로 전송하는 제4 라인; 및
    상기 제1 내지 제4 라인의 지연시간에 대응하는 지연시간을 갖는 연결라인과 상기 디코더부 및 상기 제어부의 지연시간에 대응하는 지연시간을 갖는 지연부를 구비하는 동작 속도 측정회로를 다이 내부에 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 연결라인은
    전체 지연시간이 상기 제1 내지 제4 라인 전체 지연시간의 1/2에 비례하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 지연부는
    전체 지연 시간이 상기 디코더부 및 상기 제어부에 의한 지연 시간의 합의 1/2에 비례하는 지연시간을 가지도록 소정 개수의 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8 항에 있어서, 상기 연결라인은
    전체 지연시간이 상기 제1 내지 제4 라인 지연시간의 합에 비례하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 연결라인은
    상기 제1 라인의 지연시간에 대응하는 지연시간을 가지는 제1 연결라인;
    상기 제2 라인의 지연시간에 대응하는 지연시간을 가지는 제2 연결라인;
    상기 제3 라인의 지연시간에 대응하는 지연시간을 가지는 제3 연결라인; 및
    상기 제4 라인의 지연시간에 대응하는 지연시간을 가지는 제4 연결라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 지연부는
    전체 지연 시간이 상기 디코더부 및 상기 제어부에 의한 지연 시간의 합에 비례하는 지연시간을 가지도록 소정 개수의 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10 항 또는 제13 항에 있어서, 상기 동작 속도 측정회로는
    상기 입출력 패드의 하부, 및 상기 다이의 가장자리에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제8 항에 있어서, 상기 반도체 메모리 장치는
    동작 속도 테스트 시에 외부에서 인가되는 입력 테스트 데이터를 상기 동작 속도 측정회로로 전송하는 입력 테스트 패드; 및
    상기 입력 테스트 데이터를 상기 동작 속도 측정회로에서 지연한 출력 테스트 데이터를 외부로 출력하는 출력 테스트 패드를 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5511204B2 (ja) * 2009-03-19 2014-06-04 ラピスセミコンダクタ株式会社 半導体記憶装置
KR20160146402A (ko) * 2015-06-12 2016-12-21 에스케이하이닉스 주식회사 메모리 시스템

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785655A (ja) * 1993-09-16 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
US6111812A (en) * 1999-07-23 2000-08-29 Micron Technology, Inc. Method and apparatus for adjusting control signal timing in a memory device
US6327218B1 (en) * 2000-03-07 2001-12-04 Texas Instruments Incorporated Integrated circuit time delay measurement apparatus
KR100399355B1 (ko) * 2001-03-12 2003-09-26 삼성전자주식회사 로컬 모니터 회로를 포함하는 반도체 집적 회로
KR100505664B1 (ko) * 2003-01-07 2005-08-04 삼성전자주식회사 공정 중의 칩 상의 변화를 용이하게 모니터링할 수 있는스피드 비닝 테스트 회로를 구비한 반도체 장치, 및 그테스트 방법
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits

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