KR20160146402A - 메모리 시스템 - Google Patents

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KR20160146402A KR1020150083634A KR20150083634A KR20160146402A KR 20160146402 A KR20160146402 A KR 20160146402A KR 1020150083634 A KR1020150083634 A KR 1020150083634A KR 20150083634 A KR20150083634 A KR 20150083634A KR 20160146402 A KR20160146402 A KR 20160146402A
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강혁중
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Abstract

본 발명은 메모리 시스템에 관한 것으로, DIMM(Dual In-line Memory Module)에서 테스트 비용을 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 기 설정된 목표 속도 이하의 동작 속도를 갖고 속도 비닝 테스트가 수행되는 복수의 칩 및 복수의 칩 중 목표 속도가 초과되는 동작 속도를 갖는 칩들의 에러를 보정하는 에러 정정 코드 회로를 포함한다.

Description

메모리 시스템{Memory system}
본 발명은 메모리 시스템에 관한 것으로, DIMM(Dual In-line Memory Module)에서 테스트 비용을 줄일 수 있도록 하는 기술이다.
디바이스의 개발 후 고속 제품을 출하하기 위해서는 저속으로부터 고속에 이르기까지 모든 테스트를 거쳐야 하는데, 이러한 경우 테스트 비용이 증가하게 된다.
저속 테스트에서 로오 성 패일, 컬럼 성 패일 및 비트 패일과 같이 대다수의 불량을 해결할 수 있다. 하지만, 고속으로 갈수록 비트 패일 양상을 보이므로 적은 수의 셀 불량을 해결하기 위해 테스트 비용이 늘어나게 된다. 특히, 메모리가 노후화되는 경우 고속 제품에서 보장된 기간 이전에 제품 패일이 발생할 수도 있다.
디바이스의 동작 속도가 빨라짐에 따라 제품의 사양을 만족하기 위해서는 그에 따른 테스트가 필요하게 되고 테스트 비용은 점차적으로 증가하고 있는 추세이다. 이에 따라, 테스트 비용을 포함한 제품의 개발 비용을 줄이면서도 고속 동작을 수행할 수 있도록 하는 메모리 시스템의 개발이 지속적으로 요구되고 있다.
본 발명의 실시예는 저속 특성을 갖는 칩과 고속 특성을 갖는 칩을 하나의 DIMM(Dual In-line Memory Module)으로 구현하되 각각의 칩에 대하여 상이한 성능를 갖는 ECC를 적용하여 테스트 비용을 줄일 수 있도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 메모리 시스템은, 기 설정된 목표 속도 이하의 동작 속도를 갖고 속도 비닝 테스트가 수행되는 복수의 칩; 및 복수의 칩 중 목표 속도가 초과되는 동작 속도를 갖는 칩들의 에러를 보정하는 에러 정정 코드 회로를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리 시스템은, 기 설정된 표준 특성보다 낮은 속도로 동작하는 복수의 칩을 포함하는 저속 칩 그룹; 표준 특성보다 높은 속도로 동작하는 복수의 칩을 포함하는 고속 칩 그룹; 저속 칩 그룹의 에러를 정정하는 제 1에러 정정 코드 회로; 및 고속 칩 그룹의 에러를 정정하는 제 2에러 정정 코드 회로를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 메모리 시스템은, 데이터 전송 속도가 제 1속도 이하인 칩들로 분류되어 속도 비닝 테스트가 수행되는 제 1칩 그룹; 데이터 전송 속도가 제 1속도 초과이고 제 2속도 이하인 칩들로 분류되는 제 2칩 그룹; 데이터 전송 속도가 제 2속도 초과인 칩들로 분류되는 제 3칩 그룹; 제 2칩 그룹의 에러를 정정하는 제 1에러 정정 코드 회로; 및 제 3칩 그룹의 에러를 정정하는 제 2에러 정정 코드 회로를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 DIMM(Dual In-line Memory Module)에서 테스트 비용을 줄일 수 있도록 하는 효과를 제공한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템의 구성도.
도 2는 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템의 구성도이다.
본 발명의 실시예는 하나의 메모리 모듈(100)에 복수의 단품 칩 CHIP 들을 포함한다. 그리고, 복수의 단품 칩 CHIP 들은 에러 정정 코드(ECC; Error Correcting Code, 이하 'ECC'라 함) 회로(200)에 의해 에러가 보정된다.
반도체 제조 프로세스는 본래 사실상 통계에 근거한다. 즉, 통계적으로 의의가 있는 수의 동일 칩을 제조할 경우, 칩 중 일부는 목표 속도 이하에서만 동작할 수 있으며, 칩 중 일부는 목표 속도에서 동작할 수 있으며, 칩 중 일부는 목표 속도 이상에서 동작할 수 있다.
이들은 이 산업에서 저속 특성을 갖는 칩, 표준 특성을 갖는 칩 및 고속 특성을 갖는 칩으로서 각각 알려져 있다. 일반적으로, 고속 특성을 갖는 칩이 다른 칩에 비해 가격 프리미엄을 갖고 판매되는 반면, 저속 특성을 갖는 칩은 표준 부품에 비해 저가로 판매된다.
그러나, 저속 특성을 갖는 칩은 일반적으로 표준 특성을 갖는 칩보다 낮은 전력을 소모하고, 표준 특성을 갖는 칩은 고속 특성을 갖는 칩보다 낮은 전력을 소모한다. 따라서, 디램(DRAM) 코어 칩을 인터페이스 칩에 부착하기 전에 칩의 최대 동작 속도에 따라 분류하게 되는데 이를 "속도 비닝(speed binning)" 이라 한다.
예를 들어, 저전력 시장을 대상으로 설계된 인터페이스 칩(예를 들어, 휴대전화 시장)을 저속 코어 부품에 부착한다. 그리고, 고성능/고속 시장을 대상으로 설계된 인터페이스 칩(예를 들어, 게임 콘솔 시장)을 고속 코어 부품에 부착한다. 또한, 전력과 성능에 모두 민감한 시장을 대상으로 설계된 인터페이스 칩(예를 들어, 서버 시장)을 표준 코어 부품에 부착할 수 있다. 따라서, 모든 코어 칩이 특성에 맞는 쓰임새를 가질 수 있다.
메모리 칩 CHIP의 속도 비닝은 일반적으로 칩 CHIP이 패키징 된 후 수행된다. 하지만, 웨이퍼 레벨 자체에서 메모리 칩 CHIP의 간단한 속도 분류를 수행할 수도 있다. 속도 분류 또는 속도 비닝을 수행하기 위해서는 자동 테스트 장치 등을 사용할 수 있다.
그리고, 칩 CHIP을 속도 비닝할 때, 판독, 기록, 활성화 및 리프레시와 같은 기본 동작에 필요한 시간을 측정하게 된다. 이러한 요건을 충족하기 위해서 본 발명의 실시예에 따른 칩(예를 들면, DRAM 코어 칩) CHIP은 독립적으로 동작이 가능하다. 그리고, 본 발명의 실시예에 따른 칩 CHIP은 데이터를 저장하는 데 사용되는 내부 어레이를 액세스하는 데 필요한 모든 시간 및 성능을 테스트하게 된다.
본 발명의 실시예에 따른 메모리 모듈(100)에 포함된 복수의 단품 칩 CHIP 들은 기 설정된 표준 속도 미만으로 비닝 테스트를 수행한다. 즉, 가장 낮은 속도에서만 비닝 테스트를 수행하고, 나머지는 일괄적으로 ECC 회로(200)를 적용하여 테스트 비용을 줄일 수 있도록 한다. 여기서, 기 설정된 표준 속도 미만의 데이터 전송 속도 값은 "1866" Mbps으로 표시될 수 있다.
이러한 경우, 비닝 된 칩 CHIP들이 기 설정된 표준 속도 이상의 조건을 만족할 수는 없지만, 저속 특성을 갖는 칩 CHIP 들을 테스트하는 경우 테스트 비용을 줄일 수 있게 된다.
그리고, 저속 특성을 갖는 칩 CHIP들은 데이터 속도는 느리지만, 표준 특성을 갖는 칩들보다 상대적으로 비트 패일이 발생 될 확율이 적다. 이에 따라, 메모리 스펙에서 요구하는 최소한의 저속 테스트를 수행한 후 각각의 칩 CHIP 들에서 비트 패일이 발생하는 경우 ECC 회로(200)를 통해 에러를 보정하게 된다.
이에 따라, 도 1의 실시예에서와 같이 속도가 느린 저속 특성을 갖는 칩 CHIP들을 이용하여 비교적 테스트 비용이 적게 들어가고 고속 특성을 갖는 메모리 모듈(100)을 구현할 수 있다.
본 발명의 실시예는 메모리 모듈(100)의 칩 CHIP이 DRAM(Dinamic Random Access Memory)을 포함하는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 메모리 모듈(100)의 칩 CHIP은 RAM(Random Access Memory), SRAM(Static Random Access Memory), ROM(Read Only Memory), PROM(Programmable Read Only Memory) 및 OTP(One-Time Programmable) 메모리를 포함하는 다른 유형들의 메모리에 적용될 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 메모리 시스템의 구성도이다.
도 2의 실시예는 하나의 메모리 모듈(300)에 복수의 단품 칩 CHIP 들을 포함한다. 여기서, 복수의 단품 칩 CHIP 들은 표준 특성을 갖는 칩보다 낮은 속도로 동작하여 저 퀄리티 제품으로 분류되는 저속 칩 그룹 G1과, 표준 특성을 갖는 칩보다 높은 속도로 동작하여 고 퀄리티 제품으로 분류되는 고속 칩 그룹 G2을 포함한다.
예를 들어, 저속 칩 그룹 G1은 데이터 전송 속도가 "1866, 2133, 2400" Mbps인 칩 CHIP으로 표시될 수 있으며, 고속 칩 그룹 G2은 데이터 전송 속도가 "2667, 2933, 3200" Mbps인 칩 CHIP으로 표시될 수 있다. 하지만, 도면에 표시된 숫자는 예시를 위한 것이며 저속 칩 그룹 G1과 고속 칩 그룹 G2의 데이터 전송 속도는 설계 상황에 따라 변경이 가능하다.
그리고, 저속 칩 그룹 G1은 로우(Low) 에러 정정 코드(ECC; Error Correcting Code) 회로(400)와 연결되어 에러가 보정된다. 그리고, 고속 칩 그룹 G2은 하이(High) 에러 정정 코드(ECC; Error Correcting Code) 회로(500)와 연결되어 에러가 보정된다.
여기서, 로우(Low) ECC 회로(400)는 크기가 작고 ECC 효율이 떨어지지만 비교적 싼 가격을 갖는 ECC 회로를 말한다. 이러한 로우 ECC 회로(400)는 1 비트 보정이 가능한 회로이다.
반면에, 하이(High) ECC 회로(500)는 크기가 크고 가격이 비싸지만 상대적으로 ECC 효율이 좋은 ECC 회로를 말한다. 이러한 하이 ECC 회로(500)는 멀티 비트의 보정이 가능한 회로이다.
즉, 저속 칩 그룹 G1은 로우(Low) ECC 회로(400)를 이용하여 에러를 보정함으로써 비용을 줄이고, 고속 칩 그룹 G2은 하이(High) ECC 회로(500)를 이용하여 에러를 보정함으로써 ECC 효율을 향상시키도록 한다.
즉, 메모리 모듈(300)의 테스트 비용을 줄이기 위해 로우 ECC 회로(400)와, 하이 ECC 회로(500)를 사용할 수 있다. 하지만, 하나의 메모리 모듈(300)에 동일한 온 다이 ECC 회로를 적용하는 경우 다이 오버 헤드(Die Overhead)가 커져 수익성이 나빠질 수 있다.
이에 따라, 본 발명의 실시예에서는 저속 칩 그룹 G1과 고속 칩 그룹 G2에 서로 다른 퀄리티를 갖는 ECC 회로(400, 500)를 적용하도록 한다. 이에 따라, 테스트 비용을 줄이면서도 ECC 효율을 향상시킬 수 있도록 한다.
속도 비닝 이후에 고 퀄리티 제품들은 고 퀄리티 제품끼리 모아서 하나의 모듈을 구현하는 것이 일반적이다. 하지만, 저 퀄리티 제품들은 몇 개의 비트 패일로 인해 로우 퀄리티 제품으로 분류가 된다.
이에 따라, 본 발명의 실시예의 경우 비닝 동작 이후에 저속 칩 그룹 G1과 고속 칩 그룹 G2을 조합하여 고속 특성을 갖는 하나의 메모리 모듈(300)을 구현할 수 있도록 한다.
즉, 하나의 메모리 모듈(300)에 저속 비닝 디바이스에 속하는 저속 칩 그룹 G1을 포함한다. 그리고, 저속 칩 그룹 G1의 에러를 보정하여 고속 칩 그룹 G2과 동일한 고속 메모리 모듈(300)에 포함시킨다.
기본적으로 모든 칩 CHIP 들에 대해 속도 비닝을 테스트하여 비트 패일 양상을 체크하게 된다. 그리고, 속도 비닝 테스트시 고속에서 가장 적은 비트 패일을 갖는 단품 칩 그룹 G2을 고속 제품으로 분류하게 된다.
예를 들어, 데이터 전송 속도가 2400 Mbps 이하인 저속 칩 그룹 G1에 대해서 비닝 테스트를 적용하고, 데이터 전송 속도가 2667 Mbps 이상인 고속 칩 그룹 G2에 대해서는 하이 ECC 회로(500)를 통해 에러 보정을 한다. 이에 따라, 본 발명의 실시예는 속도 비닝 테스트 비용을 줄이면서도 고속 DIMM을 효율적으로 사용할 수 있도록 한다.
이와 같이, 본 발명의 실시예는 고 밀도를 갖는 메모리 모듈(300)에서 적을 수의 비트 패일에 대해서는 바로 모듈로 출하가 가능하도록 하고, 고속 비닝 테스트를 줄여 개발 비용을 절감할 수 있도록 한다.
본 발명의 실시예에서는 칩 CHIP을 저속 칩 그룹 G1과 고속 칩 그룹 G2으로 구분하여 비닝 테스트를 수행하였지만, 칩 그룹을 구분하는 데이터 전송 속도는 한정되지 않는다.
예를 들어, 데이터 전송 속도가 1866 Mbps인 칩 CHIP에 대해서는 비닝 테스트를 수행하고, 2133~2667 Mbps 범위의 칩 CHIP에 대해서는 로우 ECC 회로(400)를 적용하고, 2933, 3200 Mbps인 칩 CHIP에 대해서는 하이 ECC 회로(500)를 적용하여 에러를 보정할 수도 있다.
또한, 모든 스피드 범위를 갖는 전체 칩 CHIP에 대해 다 비닝 테스트를 수행하고 비트 패일이 발생하는 디바이스들에 대해 동일한 ECC를 적용할 수도 있다.
본 발명의 실시예에 따른 메모리 모듈(100, 300)은 서로 동일한 또는 상이한 유형의 복수의 메모리가 결합되어 하나의 모듈로 구현된다. 본 발명의 실시예에 따른 메모리 모듈(100, 300)은 비휘발성 NVDIMM(Non Volatile Dual In-line Memory Module)로 이루어질 수 있다. 비휘발성 NVDIMM(Non Volatile Dual In-line Memory Module)는 비휘발성 메모리와 휘발성 메모리를 조합한 메모리 모듈을 의미한다.
이상에서와 같이 본 발명의 실시예는 비휘발성 NVDIMM(Non Volatile Dual In-line Memory Module)에 적용될 수 있는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 하이브리드 DIMM, 통상적인 DIMM, 비휘발성 메모리 등과 같이 비휘발성 메모리를 사용하여 휘발성 셀 정보를 저장하는 모든 메모리 시스템에도 적용될 수 있다.
또한, 본 발명의 실시예에 따른 메모리 모듈(100, 300)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈로 이루어질 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 기 설정된 목표 속도 이하의 동작 속도를 갖고 속도 비닝 테스트가 수행되는 복수의 칩; 및
    상기 복수의 칩 중 상기 목표 속도가 초과되는 동작 속도를 갖는 칩들의 에러를 보정하는 에러 정정 코드 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  2. 제 1항에 있어서, 상기 복수의 칩은
    상기 속도 비닝 테스트에 의해 상기 동작 속도가 상기 목표 속도 이하의 저속으로 분류되는 것을 특징으로 하는 메모리 시스템.
  3. 제 1항에 있어서, 상기 복수의 칩은
    서로 동일한 저속 동작 특성을 갖는 것을 특징으로 하는 메모리 시스템.
  4. 제 1항에 있어서, 상기 복수의 칩은
    메모리 스펙에서 요구하는 최소한의 저속 테스트가 수행된 후 상기 복수의 칩에서 비트 패일이 발생하는 경우 상기 에러 정정 코드 회로를 통해 에러가 보정되는 것을 특징으로 하는 메모리 시스템.
  5. 제 1항에 있어서, 상기 복수의 칩은
    DRAM을 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제 1항에 있어서, 상기 속도 비닝 테스트시
    상기 복수의 칩의 기본 동작에 필요한 시간이 측정되는 것을 특징으로 하는 메모리 시스템.
  7. 제 1항에 있어서, 상기 복수의 칩과 상기 ECC 회로는
    DIMM(Dual In-line Memory Module)에 포함되는 것을 특징으로 하는 메모리 시스템.
  8. 기 설정된 표준 특성보다 낮은 속도로 동작하는 복수의 칩을 포함하는 저속 칩 그룹;
    상기 표준 특성보다 높은 속도로 동작하는 복수의 칩을 포함하는 고속 칩 그룹;
    상기 저속 칩 그룹의 에러를 정정하는 제 1에러 정정 코드 회로; 및
    상기 고속 칩 그룹의 에러를 정정하는 제 2에러 정정 코드 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제 8항에 있어서, 상기 저속 칩 그룹은
    저 퀄리티 제품으로 분류되는 것을 특징으로 하는 메모리 시스템.
  10. 제 8항에 있어서, 상기 고속 칩 그룹은
    고 퀄리티 제품으로 분류되는 것을 특징으로 하는 메모리 시스템.
  11. 제 8항에 있어서, 상기 저속 칩 그룹은
    상기 표준 특성보다 낮은 속도로 동작하며 데이터 전송 속도가 서로 다른 복수의 칩을 포함하는 것을 특징으로 하는 메모리 시스템.
  12. 제 8항에 있어서, 상기 고속 칩 그룹은
    상기 표준 특성보다 높은 속도로 동작하며 데이터 전송 속도가 서로 다른 복수의 칩을 포함하는 것을 특징으로 하는 메모리 시스템.
  13. 제 8항에 있어서, 상기 제 1에러 정정 코드 회로와 상기 제 2에러 정정 코드 회로는 서로 다른 에러 보정 퀄리티를 갖는 회로인 것을 특징으로 하는 메모리 시스템.
  14. 제 8항에 있어서, 상기 제 1에러 정정 코드 회로는
    1 비트 보정이 가능한 회로인 것을 특징으로 하는 메모리 시스템.
  15. 제 8항에 있어서, 상기 제 2에러 정정 코드 회로는
    멀티 비트 보정이 가능한 회로인 것을 특징으로 하는 메모리 시스템.
  16. 제 8항에 있어서, 상기 저속 칩 그룹에 대해서 속도 비닝 테스트를 수행하는 것을 특징으로 하는 메모리 시스템.
  17. 제 8항에 있어서, 상기 메모리 시스템은
    DIMM(Dual In-line Memory Module)에 적용되는 것을 특징으로 하는 메모리 시스템.
  18. 제 8항에 있어서, 상기 저속 칩 그룹과 상기 고속 칩 그룹은
    DRAM을 포함하는 것을 특징으로 하는 메모리 시스템.
  19. 데이터 전송 속도가 제 1속도 이하인 칩들로 분류되어 속도 비닝 테스트가 수행되는 제 1칩 그룹;
    상기 데이터 전송 속도가 제 1속도 초과이고 제 2속도 이하인 칩들로 분류되는 제 2칩 그룹;
    상기 데이터 전송 속도가 제 2속도 초과인 칩들로 분류되는 제 3칩 그룹;
    상기 제 2칩 그룹의 에러를 정정하는 제 1에러 정정 코드 회로; 및
    상기 제 3칩 그룹의 에러를 정정하는 제 2에러 정정 코드 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제 19항에 있어서, 상기 메모리 시스템은
    DIMM(Dual In-line Memory Module)에 적용되는 것을 특징으로 하는 메모리 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190196726A1 (en) * 2017-12-26 2019-06-27 Nanya Technology Corporation Dynamic random access memory and method of operating the same
US10606713B2 (en) 2018-01-03 2020-03-31 International Business Machines Corporation Using dual channel memory as single channel memory with command address recovery
US10546628B2 (en) * 2018-01-03 2020-01-28 International Business Machines Corporation Using dual channel memory as single channel memory with spares
US11005501B2 (en) * 2019-02-19 2021-05-11 Micron Technology, Inc. Error correction on a memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717222B2 (en) * 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
US7017094B2 (en) * 2002-11-26 2006-03-21 International Business Machines Corporation Performance built-in self test system for a device and a method of use
KR100505664B1 (ko) * 2003-01-07 2005-08-04 삼성전자주식회사 공정 중의 칩 상의 변화를 용이하게 모니터링할 수 있는스피드 비닝 테스트 회로를 구비한 반도체 장치, 및 그테스트 방법
US7231621B1 (en) * 2004-04-30 2007-06-12 Xilinx, Inc. Speed verification of an embedded processor in a programmable logic device
US7224595B2 (en) * 2004-07-30 2007-05-29 International Business Machines Corporation 276-Pin buffered memory module with enhanced fault tolerance
US20080148119A1 (en) * 2006-12-19 2008-06-19 National Tsing Hua University Apparatus for Built-in Speed Grading and Method for Generating Desired Frequency for the Same
KR20080079051A (ko) * 2007-02-26 2008-08-29 삼성전자주식회사 반도체 메모리 장치의 동작 속도 측정회로 및 이측정회로를 구비하는 반도체 메모리 장치
US10067184B2 (en) * 2011-11-11 2018-09-04 International Business Machines Corporation Product performance test binning

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