KR20130009591A - 리프레쉬 특성이 개선된 반도체 메모리 장치 - Google Patents

리프레쉬 특성이 개선된 반도체 메모리 장치 Download PDF

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Abstract

리프레쉬 특성이 개선된 반도체 메모리 장치가 개시된다. 이를 위해 본 발명은, 복수의 메모리 셀들을 포함하는 메모리 어레이, 메모리 어레이에 대한 리프레쉬 특성을 테스트하여 제1 페일 어드레스 신호를 생성하도록 구성된 테스트 유닛, 상기 제1 페일 어드레스 신호를 저장하는 저장 유닛, 및 메모리 어레이에 대한 리프레쉬 동작을 수행하도록 구성된 리프레쉬 유닛을 포함하고, 리프레쉬 유닛은, 저장 유닛으로부터 제1 페일 어드레스 신호를 수신하여, 제1 페일 어드레스 신호와 대응되지 않는 제1 메모리 셀에 대해서는 제1 주기로 리프레쉬 동작을 수행하고, 제1 페일 어드레스 신호와 대응되는 제2 메모리 셀에 대해서는 제1 주기보다 짧은 제2 주기로 리프레쉬 동작을 수행하도록 구성된 것을 특징으로 하는 반도체 메모리를 제공한다.

Description

리프레쉬 특성이 개선된 반도체 메모리 장치{Semiconductor memory device with improved refresh characteristics}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 리프레쉬 특성이 개선된 반도체 메모리 장치에 관한 것이다.
DRAM(dynamic random access memory)과 같은 동적(dynamic) 메모리 장치는 데이터를 전하의 형태로 저장한다. 저장된 전하는 누설 전류에 의해 소멸되는데, 이 경우 메모리 장치에 저장된 데이터가 소실될 수 있다. 따라서 데이터가 소실되기 전에 메모리 셀로부터 저장된 데이터를 읽고, 읽어낸 정보에 맞추어 상기 메모리 셀을 초기의 전하량으로 재충전해 주어야 한다. 이러한 동작이 주기적으로 반복되어야 메모리 셀에 저장된 데이터가 유지된다.
본 발명이 해결하고자 하는 과제는, 리프레쉬 특성이 개선된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 태양에 따른 반도체 메모리 장치가 제공된다. 상기 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 어레이; 상기 메모리 어레이에 대한 리프레쉬 특성을 테스트하여 제1 페일 어드레스 신호를 생성하도록 구성된 테스트 유닛; 상기 제1 페일 어드레스 신호를 저장하는 저장 유닛; 및 상기 메모리 어레이에 대한 리프레쉬 동작을 수행하도록 구성된 리프레쉬 유닛을 포함하고, 상기 리프레쉬 유닛은, 상기 저장 유닛으로부터 상기 제1 페일 어드레스 신호를 수신하여, 상기 제1 페일 어드레스 신호와 대응되지 않는 제1 메모리 셀에 대해서는 제1 주기로 리프레쉬 동작을 수행하고, 상기 제1 페일 어드레스 신호와 대응되는 제2 메모리 셀에 대해서는 상기 제1 주기보다 짧은 제2 주기로 리프레쉬 동작을 수행하도록 구성될 수 있다.
본 발명의 일 예에 따르면, 상기 테스트 유닛은, 상기 메모리 어레이에 대한 리프레쉬 동작을 수행하고 소정 시간 후 상기 메모리 어레이가 데이터를 유지하는지 여부를 판단하여, 상기 데이터를 유지하지 못하는 메모리 셀과 대응되는 로우 어드레스 신호를 제1 페일 어드레스 신호로서 상기 저장 유닛에 저장하도록 구성될 수 있다.
본 발명의 다른 예에 따르면, 상기 리프레쉬 유닛은, 상기 제1 페일 어드레스 신호와 상기 제1 메모리 셀과 대응되는 제1 어드레스 신호, 및 상기 제1 페일 어드레스 신호와 상기 제2 메모리 셀과 대응되는 제2 어드레스 신호를 비교하여 비교 신호를 생성하는 비교부; 및 상기 비교 신호에 따라 주기 설정 신호를 생성하여 상기 주기 설정 신호를 상기 메모리 어레이에 전달하도록 구성된 주기 제어부를 포함할 수 있다.
본 발명의 다른 예에 따르면, 상기 메모리 장치는 테스트 모드 코드를 저장하는 모드 레지스터를 더 포함하고, 상기 테스트 유닛은 상기 모드 레지스터에 저장된 테스트 모드 코드에 응답하여 활성화될 수 있다.
본 발명의 다른 예에 따르면, 상기 제1 주기는 상기 제2 주기와 배수 관계일 수 있다. 또한, 상기 저장 유닛은 전기 퓨즈를 포함할 수 있다.
본 발명의 다른 예에 따르면, 상기 메모리 어레이는 상기 제1 메모리 셀을 포함하는 제1 메모리 블록 및 상기 제2 메모리 셀을 포함하는 제2 메모리 블록을 포함하고, 상기 리프레쉬 유닛은, 상기 제1 메모리 블록에 대해서는 제1 주기로 리프레쉬 동작을 수행하고, 상기 제2 메모리 블록에 대해서는 상기 제2 주기로 리프레쉬 동작을 수행하도록 구성될 수 있다.
본 발명의 다른 예에 따르면, 상기 메모리 어레이는 제1 메모리 셀 및 제2 메모리 셀을 포함하는 제1 뱅크 및 제2 뱅크를 포함하고, 상기 제2 뱅크가 활성화되는 동안, 상기 제1 뱅크는 비활성화되고, 상기 리프레쉬 유닛은, 상기 비활성화된 제1 뱅크 내 상기 제1 메모리 셀 및 상기 제2 메모리 셀에 대해 리프레쉬 동작을 수행하도록 구성될 수 있다.
본 발명의 다른 예에 따르면, 상기 테스트 유닛은 상기 복수의 메모리 셀들에 대한 리프레쉬 특성을 테스트하여 제2 페일 어드레스 신호를 생성하도록 더 구성되고, 상기 저장 유닛은 상기 제2 페일 어드레스 신호를 저장하도록 더 구성되며, 상기 리프레쉬 유닛은, 상기 제2 페일 어드레스 신호와 대응되는 제3 메모리 셀에 대해서는 상기 제2 주기보다 짧은 제3 주기로 리프레쉬 동작을 수행하도록 더 구성될 수 있다.
본 발명의 일 태양에 따른 반도체 메모리 장치를 포함하는 시스템이 제공된다. 상기 시스템은, 전술한 태양들에 따른 반도체 메모리 장치 및 상기 반도체 메모리 장치 내 상기 테스트 유닛을 활성화시키는 명령을 발생시키는 외부 장치를 포함할 수 있다.
본 발명의 일 예에 따르면, 상기 반도체 메모리 장치는 테스트 모드 코드를 저장하는 모드 레지스터를 더 포함하고, 상기 외부 장치가 상기 테스트 모드 코드를 상기 모드 레지스터로 전달하여 상기 테스트 모드 코드가 상기 모드 레지스터에 저장되면, 상기 테스트 유닛은 상기 모드 레지스터에 저장된 상기 테스트 모드 코드에 응답하여 활성화될 수 있다.
본 발명의 다른 태양에 따른 반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는, 제1 메모리 셀 및 제2 메모리 셀을 포함하는 메모리 어레이; 상기 제2 메모리 셀과 대응되는 제2 어드레스 신호를 페일 어드레스 신호로서 저장하는 저장 유닛; 및 상기 메모리 어레이에 대한 리프레쉬 동작을 수행하도록 구성된 리프레쉬 유닛을 포함하고, 상기 리프레쉬 유닛은, 제1 구간에서, 상기 저장 유닛으로부터 상기 페일 어드레스 신호를 수신하여, 상기 제1 메모리 셀에 대해서는 리프레쉬 동작을 수행하지 않고 상기 제2 메모리 셀에 대해서는 리프레쉬 동작을 수행하며, 상기 리프레쉬 유닛은, 제2 구간에서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀 모두에 대해 리프레쉬 동작을 수행할 수 있다.
본 발명의 일 예에 따르면, 상기 리프레쉬 유닛은, 상기 제2 메모리 셀에 대해, 상기 제1 구간과 상기 제2 구간 사이의 시간차와 대응되는 제2 주기로 리프레쉬 동작을 수행하고, 상기 제1 메모리 셀에 대해, 상기 제2 주기보다 긴 제1 주기로 리프레쉬 동작을 수행할 수 있다.
본 발명의 다른 예에 따르면, 상기 메모리 장치는, 상기 메모리 어레이에 대한 리프레쉬 특성을 테스트하고, 상기 페일 어드레스 신호를 생성하여 상기 페일 어드레스 신호를 상기 저장 유닛에 저장하도록 구성된BIST(built in self test) 유닛을 더 포함할 수 있다.
본 발명의 다른 태양에 따른 반도체 메모리 장치를 포함하는 시스템이 제공된다. 상기 시스템은, 전술한 태양들에 따른 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하도록 구성된 메모리 컨트롤 유닛을 포함하며, 상기 메모리 컨트롤 유닛은, 상기 반도체 메모리 장치 내 상기 메모리 어레이에 대한 리프레쉬 특성을 테스트하고, 상기 페일 어드레스 신호를 생성하여 상기 페일 어드레스 신호를 상기 저장 유닛에 저장하도록 더 구성될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 동작 방법은, 열화를 경험한 후의 메모리 셀들에 대한 정보를 저장 유닛에 저장하고, 이후 상기 정보에 기초하여 메모리 셀별로 리프레쉬 동작을 다원화하여 수행한다. 따라서 조립 공정 이후 반도체 메모리 장치 내 일부 메모리 셀들의 리프레쉬 특성이 열화된 경우, 상기 일부 메모리 셀들에 대해서는 짧은 제2 주기로 리프레쉬 동작이 수행되고, 나머지 대부분의 메모리 셀들에 대해서는 긴 제1 주기로 리프레쉬 동작이 수행될 수 있다. 따라서 대부분의 메모리 셀들이 긴 리프레쉬 주기를 갖게 되므로, 반도체 메모리 장치의 리프레쉬 전류가 감소될 수 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 메모리 장치는, 조립 공정 이후 발생하는 배드 셀의 열화된 리프레쉬 특성을 고려하여 전체 메모리 셀에 대해 짧은 주기로 리프레쉬 동작을 수행하지 않고, 굿 셀에 대해서는 긴 주기로 리프레쉬 동작을 수행하되, 배드 셀에 대해서는 짧은 주기로 리프레쉬 동작을 수행할 수 있다. 결과적으로 열화를 경험한 소수의 배드 셀들에 대해서만 짧은 주기로 리프레쉬 동작이 수행되고, 대부분의 굿 셀들에 대해서는 긴 주기로 리프레쉬 동작이 수행되므로, 메모리 셀들 전체의 리프레쉬 전류가 감소될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 2 및 도 3은 도 1의 반도체 메모리 장치의 동작 방법 중 리프레쉬 수행 단계를 더욱 구체적으로 나타낸 흐름도들이다.
도 3은 페일 어드레스가 블록 어드레스인 경우의 리프레쉬 수행 단계를 나타낸 것이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 5 및 도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 동작 방법에 의해 설정된 리프레쉬 주기를 나타낸 그래프이다.
도 7은 일원화된 리프레쉬 동작에서 설정된 리프레쉬 주기를 나타낸 그래프이다.
도 8은 3원화된 리프레쉬 동작에서 설정된 리프레쉬 주기를 나타낸 그래프이다.
도 9은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 메모리 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 12는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 메모리 장치를 개략적으로 나타낸 블록도이다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치 및 이를 포함하는 시스템을 개략적으로 나타낸 블록도이다.
도 14는 본 발명의 다른 실시예들에 따른 반도체 메모리 장치 및 이를 포함하는 시스템을 개략적으로 나타낸 블록도이다.
도 15는 도 10 내지 도 14의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 16는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 1 및 도 10을 참조하면, 먼저 로우 어드레스 별로 리프레쉬 특성을 테스트하는 테스트 단계(S110)가 수행된다. 예를 들어, 제1 메모리 셀(MC1)을 포함하는 제1 로우 어드레스에 대한 리프레쉬 특성이 테스트될 수 있고, 이후 제2 메모리 셀(MC2)을 포함하는 제2 로우 어드레스에 대한 리프레쉬 특성이 테스트될 수 있다. 여기서 리프레쉬 특성은 메모리 셀에 저장된 전하의 보유 시간(즉, 저장된 데이터가 유지되는 시간)을 의미하는 것으로서, 리프레쉬 주기로 지칭될 수 있다. 테스트 단계(S110)는 반도체 메모리 장치(700a) 내에 제공된 테스트 유닛(720)(예를 들어, BIST(built in self test) 유닛)에 의해 수행될 수도 있고, 메모리 컨트롤 유닛과 같은 외부 장치(도 13 및 도 14의 810)에 의해 수행될 수도 있다.
셀프 리프레쉬에 대한 테스트를 진행할 경우, 테스트 단계(S110) 동안, 먼저 전체 메모리 셀들에 대한 기입 동작이 수행된다. 상기 기입 동작 동안, 예를 들어 소정 패턴을 갖는 백그라운드 기입 데이터(background write data)에 기초하여 전체 메모리 셀들에 대한 기입 동작이 수행될 수 있다. 이후 전체 메모리 셀들에 대한 리프레쉬 동작이 수행된다. 요구되는 소정 시간(즉, 요구되는 리프레쉬 주기)이 지난 후, 리프레쉬 동작이 수행된 메모리 셀들의 데이터 유지 여부를 판단한다. 리프레쉬 동작이 수행된 메모리 셀들에 저장된 데이터와 전술한 백그라운드 기입 데이터를 비교하여, 양자가 일치하는 메모리 셀의 경우 상기 메모리 셀은 굿 셀(good cell)로 분류되고, 양자가 일치하지 않는 메모리 셀의 경우 상기 메모리 셀은 배드 셀(bad cell)로 분류될 수 있다.
이후 저장 단계(S120)에서, 테스트 결과에 기초하여 배드 셀과 대응되는 페일 어드레스가 반도체 메모리 장치(700a) 내 저장 유닛(730)에 저장된다. 예를 들어, 저장 단계(S120) 동안, 테스트 유닛(720)은 배드 셀을 포함하는 로우 어드레스 신호를 제1 페일 어드레스 신호(FA)로서 저장 유닛(730)에 저장할 수 있고, 다른 예에서, 테스트 유닛(720)은 배드 셀을 포함하는 로우 어드레스를 포함하는 블록 어드레스(예를 들어, 상기 블록 어드레스는 복수의 로우 어드레스들을 포함하는 어드레스일 수 있다)를 페일 어드레스 신호로서 저장 유닛(730)에 저장할 수 있다.
예를 들어, 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 포함하는 메모리 어레이(710)에 대한 테스트 단계(S110)가 수행된 결과, 제1 메모리 셀(MC1)은 굿 셀로 분류될 수 있고, 제2 메모리 셀(MC2)은 배드 셀로 분류될 수 있다. 이 경우 테스트 유닛(720)은 제2 메모리 셀(MC2)을 포함하는 로우 어드레스(또는 블록 어드레스)를 페일 어드레스로서 저장 유닛(730)에 저장할 수 있다.
이후 리프레쉬 수행 단계(S130)가 수행될 수 있다. 예를 들어, 오토 리프레쉬 모드(auto refresh mode) 또는 셀프 리프레쉬 모드(self refresh mode)에 따라 리프레쉬 수행 단계(S130)가 수행될 수 있다. 리프레쉬 수행 단계(S130) 동안, 저장 유닛(730)에 저장된 페일 어드레스에 기초하여 다원화된 리프레쉬 동작이 수행될 수 있다. 리프레쉬 수행 단계(S130)에 대해서는 도 2 및 도 3에서 후술하기로 한다.
도 2 및 도 3은 도 1의 반도체 메모리 장치의 동작 방법 중 리프레쉬 수행 단계(도 1의 S130)를 더욱 구체적으로 나타낸 흐름도들이다.
도 2는 페일 어드레스가 로우 어드레스인 경우의 리프레쉬 수행 단계를 나타낸 것이다.
도 2를 참조하면, 먼저 R=1로 설정하고(S140), R번째 로우 어드레스가 페일 어드레스와 같은지 여부를 판단한다(S150). R번째 로우 어드레스와 페일 어드레스가 일치하지 않는다면, R번째 로우 어드레스의 메모리 셀들이 굿 셀에 해당함을 의미한다. 따라서 R번째 로우 어드레스는 제1 주기로 리프레쉬 동작을 수행하도록 설정된다(S160).
R번째 로우 어드레스와 페일 어드레스가 일치한다면, R번째 로우 어드레스의 메모리 셀들이 배드 셀에 해당함을 의미한다. 이 경우 R번째 로우 어드레스의 메모리 셀은 보다 짧은 리프레쉬 주기를 기초로 리프레쉬 동작이 수행되어야만 상기 메모리 셀에 저장된 데이터가 보존될 수 있다. 따라서 R번째 로우 어드레스는 상기 제1 주기보다 짧은 제2 주기로 리프레쉬 동작을 수행하도록 설정된다(S170).
이후 R=N(여기서 N은 로우 어드레스의 전체 개수) 여부를 판단한다(S180). R≠N인 경우 리프레쉬 주기가 전체 로우 어드레스에 대해 설정되지 않은 경우이므로, R을 1만큼 증가시키고(S190), 루프(예를 들어, 단계(S150, S160, S170, S180))를 반복 수행한다. R=N인 경우 리프레쉬 주기가 전체 로우 어드레스에 대해 설정되었으므로 단계를 종료한다.
도 3은 페일 어드레스가 블록 어드레스인 경우의 리프레쉬 수행 단계를 나타낸 것이다.
도 3을 참조하면, 먼저 B=1으로 설정하고(S230), R=1로 설정한다(S240). 이후 B번째 블록 내 R번째 로우 어드레스가 페일 어드레스와 같은지 여부를 판단한다(S250). R번째 로우 어드레스와 페일 어드레스가 일치한다면, R번째 로우 어드레스를 포함하는 B번째 블록에 포함된 적어도 하나의 메모리 셀이 배드 셀에 해당함을 의미한다. 따라서 B번째 블록은 상기 배드 셀의 데이터를 유지하기 위해 짧은 주기인 제2 주기로 리프레쉬 동작을 수행하도록 설정된다(S270).
R번째 로우 어드레스와 페일 어드레스가 일치하지 않는 경우, R=N(여기서 N은 B번째 블록 내 로우 어드레스의 개수) 여부를 판단한다(S253). R≠N인 경우 R을 1만큼 증가시키고(S255), 루프(예를 들어, 단계(S250, S253, S255))를 반복 수행한다. R=N인 경우 B번째 블록의 전체 로우 어드레스에 포함된 메모리 셀들이 굿 셀임을 의미하므로, B번째 블록 어드레스는 긴 주기인 제1 주기로 리프레쉬 동작을 수행하도록 설정된다(S260).
이후 B=M(여기서 M은 블록 어드레스의 전체 개수) 여부를 판단한다(S280). B≠M인 경우 리프레쉬 주기가 전체 메모리 블록에 대해 설정되지 않은 경우이므로, B를 1만큼 증가시키고 루프(예를 들어, 단계(S240, S250, S260, S270))를 반복 수행한다. B=M인 경우 리프레쉬 주기가 전체 메모리 블록에 대해 설정되었으므로 단계를 종료한다.
도 2 및 도 3에서 설명된 리프레쉬 수행 단계에 따라 각각의 로우 어드레스(또는 블록 어드레스)에 대한 리프레쉬 주기가 설정될 수 있다.
이 경우 예를 들어 제1 메모리 셀(도 10의 MC1)을 포함하는 제1 로우 어드레스(또는 제1 블록 어드레스)에 대해서는 제1 주기로 리프레쉬 주기가 설정될 수 있고, 제2 메모리 셀(도 10의 MC2)을 포함하는 제2 로우 어드레스(또는 제2 블록 어드레스)에 대해서는 상기 제1 주기보다 짧은 제2 주기로 리프레쉬 주기가 설정될 수 있다.
리프레쉬 수행 단계(도 1의 S130) 이후, 메모리 어레이 내 메모리 셀들에 대한 리프레쉬 동작이 수행될 수 있다. 예를 들어, 도 2에서 설명한 바와 같이, 리프레쉬 수행 단계 동안, 제1 로우 어드레스에 대한 리프레쉬 동작이 제1 주기로 수행되고, 제2 로우 어드레스에 대한 리프레쉬 동작이 상기 제1 주기의 0.5배인 제2 주기로 수행될 수 있다. 이 경우 각각의 구간에 따른 리프레쉬 동작 여부는 다음 표 1과 같다.
제1 구간
(T=1)		 제2 구간
(T=2)		 제3 구간
(T=3)		 제4 구간
(T=4)		 제5 구간
(T=5)
제1 로우 어드레스
(제1 메모리 셀(MC1))		 O X O X O
제2 로우 어드레스
(제2 메모리 셀(MC2))		 O O O O O
표 1을 참조하면, 제1 로우 어드레스에 포함된 메모리 셀들(예를 들어, 제1 메모리 셀(도 10의 MC1))의 경우, 제1 구간에서는 리프레쉬 동작이 수행되지만, 제2 구간에서는 리프레쉬 동작이 수행되지 않고, 제3 구간에서 다시 리프레쉬 동작이 수행된다. 즉, 제1 로우 어드레스에 포함된 메모리 셀들(예를 들어, 제1 메모리 셀(도 10의 MC1))에 대해서는 상기 제3 구간과 상기 제1 구간의 시간차와 대응되는 제1 주기로 리프레쉬 동작이 수행될 수 있다.
제2 로우 어드레스에 포함된 메모리 셀들(예를 들어, 제2 메모리 셀(도 10의 MC2))의 경우, 제1 구간에서 리프레쉬 동작이 수행되고, 제2 구간 및 제3 구간에서 계속적으로 리프레쉬 동작이 수행된다. 즉, 제2 로우 어드레스에 포함된 메모리 셀들(예를 들어, 제2 메모리 셀(도 10의 MC2))에 대해서는 상기 제2 구간과 상기 제1 구간의 시간차와 대응되는 제2 주기로 리프레쉬 동작이 수행될 수 있다.
이와 같이, 상기 제1 주기는 상기 제2 주기와 배수관계일 수 있으며, 더욱 구체적으로, 상기 제1 주기는 상기 제2 주기의 2배일 수 있다. 그러나 본 발명은 이에 제한되지 아니하며, 예를 들어, 상기 제1 주기는 상기 제2 주기의 2.5배, 3배 등의 배수관계를 가질 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 동작 방법을 개략적으로 나타낸 흐름도이다. 도 4에 따른 반도체 메모리 장치의 동작 방법은, 전술한 표 1에 따른 리프레쉬 동작(예를 들어, 셀프 리프레쉬 동작)을 나타낸 흐름도이다.
도 4 를 참조하면, 먼저 T=1으로 설정되고(S310), R=1으로 설정된다(S320). 이후, R번째 로우 어드레스가 페일 어드레스와 일치하는지 여부를 판단한다(S330). R번째 로우 어드레스가 페일 어드레스와 일치하면, R번째 로우 어드레스에 대한 리프레쉬 동작을 수행한다(S340). R번째 로우 어드레스가 페일 어드레스와 일치하지 않으면, T가 2의 배수인지 여부를 판단한다(S350). T가 2의 배수인 경우, R번째 로우 어드레스에 대한 리프레쉬 동작을 수행하고(S340), T가 2의 배수가 아닌 경우 R번째 로우 어드레스에 대한 리프레쉬 동작을 수행하지 않는다.
이후 R=N(여기서 N은 로우 어드레스의 전체 개수) 여부를 판단한다(S360). R≠N인 경우 리프레쉬 주기가 전체 로우 어드레스에 대해 설정되지 않은 경우이므로, R을 1만큼 증가시키고(S370), 루프(예를 들어, 단계(S330, S340, S350, S360))를 반복 수행한다. R=N인 경우 T번째 구간에서 전체 로우 어드레스에 대해 리프레쉬 동작이 수행되었음을 의미하며, 리프레쉬 단계가 종료되는지 여부를 판단하고(S380), 리프레쉬 단계가 종료되지 않고 계속되는 경우 T+1번째 구간에서(S390) 전체 로우 어드레스에 대해 리프레쉬 동작을 반복 수행한다.
비록 도 4의 실시예가 로우 어드레스를 기준으로 리프레쉬 동작을 나타낸 것이지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 발명의 기술적 사상에 의한 반도체 메모리 장치의 동작 방법은 블록 어드레스를 기준으로 리프레쉬 동작을 수행할 수도 있다. 또한, 도 4의 실시예가 셀프 리프레쉬 동작을 나타낸 것이지만, 본 발명은 이에 제한되지 아니하며, 오토 리프레쉬 모드에서도 다른 리프레쉬 특성을 가진 메모리 셀들에 따라 다원화된 리프레쉬 동작이 수행될 수 있음에 유의한다.
도 5 및 도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 동작 방법에 의해 설정된 리프레쉬 주기를 나타낸 그래프이다.
웨이퍼 제조 공정을 거쳐 제조된 반도체 메모리 장치 내 메모리 셀들은, 통계적 특성(예를 들어, 가우시안(Gaussian) 분포)에 따른 다양한 범위의 리프레쉬 특성(예를 들어, 리프레쉬 주기)를 가질 수 있다. 이후 도 5에 나타난 바와 같이, 웨이퍼 테스트 및 복구(repair) 단계가 수행됨으로써, 나쁜 리프레쉬 특성(예를 들어, 짧은 리프레쉬 주기)을 가지는 메모리 셀들이 제거될 수 있다. 따라서 상기 웨이퍼 테스트 및 복구 단계 이후, 반도체 메모리 장치 내 메모리 셀들은, 예를 들어, tREFm 이상의 리프레쉬 주기를 가지게 될 수 있다.
이후 상기 웨이퍼 단계의 반도체 메모리 장치는 패키징(packaging) 공정, 조립(assembly) 공정과 같은 공정을 통해 메모리 모듈 또는 메모리 컴포넌트로서의 반도체 메모리 장치로 완성되는데, 이러한 완제품은 전술한 패키징 공정 및 조립 공정과 같은 공정들에 의해 열화를 경험하게 된다. 이 경우 도 6에 나타난 바와 같이 양호한 리프레쉬 특성을 가지는 메모리 셀들 중 일부의 리프레쉬 특성이 열화되고, 그에 따라 상기 일부 메모리 셀들은 나쁜 리프레쉬 특성(예를 들어, tREFm보다 작은 리프레쉬 주기)을 갖게 된다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치의 동작 방법은, 열화를 경험한 후의 메모리 셀들에 대한 정보를 저장 유닛에 저장하고, 이후 상기 정보에 기초하여 메모리 셀별로 리프레쉬 동작을 다원화하여 수행한다. 예를 들어, 양호한 리프레쉬 특성을 가지는 제1 메모리 셀의 경우 이를 굿 셀로 판단하되, 나쁜 리프레쉬 특성을 가지는 제2 메모리 셀의 경우 이를 배드 셀로 판단하여, 상기 배드 셀과 대응되는 어드레스가 저장 유닛에 저장된다.
이후, 도 6에 나타난 바와 같이, 리프레쉬 단계 동안, 상기 저장 유닛에 저장된 어드레스와 대응되지 않는 제1 메모리 셀에 대해서는 제1 주기(tREF1)로 리프레쉬 동작이 수행되고, 상기 저장 유닛에 저장된 어드레스와 대응되는 제2 메모리 셀에 대래서는 상기 제1 주기보다 짧은 제2 주기(tREF2)로 리프레쉬 동작을 수행한다. 즉 다원화된 리프레쉬 동작이 수행될 수 있다.
이는 도 7에 나타난 일원화된 리프레쉬 동작과 대조된다. 도 7에 나타난 바와 같이, 일원화된 리프레쉬 동작이 수행되는 경우, 전술한 패키징 및 조립 공정에 의해 일부 메모리 셀들의 리프레쉬 특성이 열화되는 것을 고려하여, 전체 메모리 셀들에 대해 웨이퍼 테스트 및 복구 단계 이후에 파악된 주기(tREFm)보다 짧은 주기(tREFs)로 리프레쉬 동작이 수행되어야 한다.
그러나, 도 6에 나타난 다원화된 리프레쉬 동작에 의하면, 일부 메모리 셀들의 리프레쉬 특성이 열화된 경우 상기 일부 메모리 셀들에 대해서는 짧은 제2 주기(tREF2)로 리프레쉬 동작을 수행하고, 나머지 대부분의 메모리 셀들에 대해서는 긴 제1 주기(tREF1)로 리프레쉬 동작이 수행될 수 있다. 따라서 대부분의 메모리 셀들이 긴 리프레쉬 주기(예를 들어, tREF1)를 갖게 되므로, 반도체 메모리 장치의 리프레쉬 전류가 감소될 수 있다.
비록 전술한 실시예들에서는 제1 주기 및 제2 주기의 이원화된 리프레쉬 동작이 도시되고 설명되었지만 본 발명은 이에 제한되지 아니함에 유의한다. 예를 들어, 도 8에 나타난 바와 같이, 리프레쉬 동작은 제1 주기(tREF1), 제2 주기(tREF2), 및 제3 주기(tREF1)로 3원화될 수도 있다.
<본 발명의 확장>
전술한 실시예들은 리프레쉬 특성을 개선시키기 위한 다원화된 리프레쉬 동작에 관한 것으로서, 제어 파라미터의 일 예인 메모리 셀의 리프레쉬 특성을 테스트하고(예를 들어, 도 1의 S110), 테스트 결과에 기초하여 저장 유닛에 페일 어드레스를 저장한 후(예를 들어, 도 1의 S120), 저장된 상기 페일 어드레스를 기초로 다원화된 리프레쉬 동작(예를 들어, 도 1의 S130)을 수행하는 반도체 메모리 장치의 동작 방법에 관한 것이다.
그러나, 본 발명은 이러한 리프레쉬 동작에 국한되지 않는다. 즉, 본 발명의 기술적 사상에 의한 반도체 메모리 장치의 동작 방법은, 도 9에 나타난 바와 같이, 임의의 제어 파라미터의 특성을 테스트하고(S510), 테스트 결과에 기초하여 반도체 메모리 장치 내 저장 유닛에 정보를 저장한 후(S520), 저장된 상기 정보를 기초로 제어 파라미터를 개별적으로 설정하여 제어 동작을 수행(S530)할 수도 있음에 유의한다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치(700a)를 개략적으로 나타낸 블록도이다.
도 10을 참조하면, 반도체 메모리 장치(700a)는 메모리 어레이(710), 테스트 유닛(720), 저장 유닛(730), 및 리프레쉬 유닛(740)을 포함할 수 있다.
메모리 어레이(710)는 복수의 메모리 셀들을 포함할 수 있다. 더욱 구체적으로, 메모리 어레이(710)는 복수의 뱅크들을 포함할 수 있고, 상기 복수의 뱅크들 각각은 행렬 형태로 배치된 복수의 메모리 셀들을 포함할 수 있다. 행렬 형태로 배치된 복수의 메모리 셀들은 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 각각 배치될 수 있다.
테스트 유닛(720)은 메모리 어레이(710)에 대한 리프레쉬 특성을 테스트하고, 제1 페일 어드레스 신호(FA)를 생성하도록 구성될 수 있다. 제1 페일 어드레스 신호(FA)는 로우 어드레스 신호일 수도 있고, 블록 어드레스 신호일 수도 있다. 또한, 테스트 유닛(720)은 상기 제1 페일 어드레스 신호(FA)를 생성하여 저장 유닛(730)에 전달할 수 있다. 테스트 유닛(720)은 반도체 메모리 장치(700a) 내에 제공될 수 있으며, 예를 들어, BIST(built in self test) 유닛일 수 있다.
테스트 유닛(720)은 도 2의 단계들을 수행하도록 구성될 수 있다. 예를 들어, 테스트 유닛(720)은 메모리 어레이(710)에 대한 리프레쉬 동작을 수행하고 소정 시간 후 메모리 어레이(710)의 메모리 셀들에 저장된 데이터가 유지되는지 여부를 판단할 수 있다. 이후 테스트 유닛(720)은 데이터를 유지하지 못하는 메모리 셀과 대응되는 로우 어드레스 신호를 제1 페일 어드레스 신호(FA)로서 저장 유닛(730)에 저장하도록 구성될 수 있다.
저장 유닛(730)은 반도체 메모리 장치(700a) 내에 제공될 수 있다. 저장 유닛(730)은 테스트 유닛(720)으로부터 테스트 유닛(720)에 의해 전달된 제1 페일 어드레스 신호(FA)를 수신하고, 제1 메모리 어드레스 신호(FA)를 저장할 수 있다. 예를 들어, 저장 유닛(730)은 내장 FAM(built in fail address memory)과 같은 레지스터, 전기 퓨즈(electrical fuse), 금속 퓨즈(metal fuse) 중 적어도 하나를 포함할 수 있다.
리프레쉬 유닛(740)은 메모리 어레이(710)에 대한 리프레쉬 동작을 수행하도록 구성될 수 있다. 더욱 구체적으로, 리프레쉬 유닛(740)은 메모리 어레이(710)로부터 리프레쉬 어드레스 신호(RA)를 수신하여, 리프레쉬 어드레스 신호(RA)와 대응되는 메모리 셀에 저장된 데이터를 재기입하도록 구성될 수 있다. 리프레쉬 어드레스 신호(RA)는 로우 어드레스일 수도 있고, 블록 어드레스일 수도 있다.
예를 들어, 리프레쉬 유닛(740)은 저장 유닛(730)으로부터 제1 페일 어드레스 신호(FA)를 수신할 수 있다. 이후, 리프레쉬 유닛(740)은 리프레쉬 어드레스 신호(RA)와 제1 페일 어드레스 신호(FA)를 비교하여 양자가 일치하지 않는 경우, 리프레쉬 유닛(740)은 리프레쉬 어드레스 신호(RA)와 대응되는(즉, 제1 페일 어드레스 신호(FA)와 대응되지 않는) 메모리 셀(예를 들어, 제1 메모리 셀(MC1))에 대해 제1 주기로 리프레쉬 동작을 수행할 수 있다.
또한, 리프레쉬 유닛(740)은 리프레쉬 어드레스 신호(RA)와 제1 페일 어드레스 신호(FA)를 비교하여 양자가 일치하는 경우, 리프레쉬 유닛(740)은 리프레쉬 어드레스 신호(RA)와 대응되는(즉, 제1 페일 어드레스 신호(FA)와 대응되는) 메모리 셀(예를 들어, 제2 메모리 셀(MC2))에 대해 상기 제1 주기보다 짧은 제2 주기로 리프레쉬 동작을 수행할 수 있다.
리프레쉬 유닛(740)이 로우 어드레스 또는 블록 어드레스에 대해 리프레쉬 동작을 수행할 수 있음은 도 2 및 도 3에서 설명한 바와 같다.
더욱 구체적으로, 리프레쉬 유닛(740)이 로우 어드레스를 기초로 리프레쉬 동작을 수행하는 경우, 예를 들어, 리프레쉬 유닛(740)은, 굿 셀(예를 들어, 제1 메모리 셀(MC1))과 대응되는 제1 로우 어드레스에 대해서는 제1 주기로 리프레쉬 동작을 수행하고, 배드 셀(예를 들어, 제2 메모리 셀(MC2))과 대응되는 제2 로우 어드레스에 대해서는 제2 주기로 리프레쉬 동작을 수행할 수 있다.
또한, 리프레쉬 유닛(740)이 블록 어드레스를 기초로 리프레쉬 동작을 수행하는 경우, 예를 들어, 리프레쉬 유닛(740)은, 굿 셀(예를 들어, 제1 메모리 셀(MC1))과 대응되는 제1 블록 어드레스(예를 들어, 제1 메모리 블록(BLK0))에 대해서는 제1 주기로 리프레쉬 동작을 수행하고, 배드 셀(예를 들어, 제2 메모리 셀(MC2))과 대응되는 제2 블록 어드레스(예를 들어, 제2 메모리 블록(BLK1))에 대해서는 제2 주기로 리프레쉬 동작을 수행할 수 있다.
표 1에서 설명한 바와 같이, 제1 주기와 제2 주기는 배수 관계를 가질 수 있다. 저장 유닛(730)은 제1 주기 및 제2 주기에 관한 정보(예를 들어, 상기 배수 관계)를 더 저장할 수 있다. 이 경우 리프레쉬 유닛(740)은 저장 유닛(730)으로부터 상기 정보를 수신하여 메모리 어레이(710)에 대해 제1 주기 또는 제2 주기로 리프레쉬 동작을 수행할 수 있다.
상기 리프레쉬 동작을 수행하기 위해, 리프레쉬 유닛(740)은 주기 설정 신호(TI)를 메모리 어레이(710)로 전송할 수 있다. 더욱 구체적으로, 리프레쉬 유닛(740)은 예를 들어 주기 설정 신호(TI)를 메모리 어레이(710) 내 로우 어드레스 버퍼 리프레쉬 카운터(도 12의 790)로 전달할 수 있으며, 이에 대해서는 도 12에서 더욱 자세히 설명하기로 한다.
본 발명의 기술적 사상에 따른 반도체 메모리 장치는, 배드 셀의 열화된 리프레쉬 특성을 고려하여 전체 메모리 셀에 대해 짧은 주기로 리프레쉬 동작을 수행하지 않고, 굿 셀에 대해서는 긴 주기로 리프레쉬 동작을 수행하고, 배드 셀에 대해서는 짧은 주기로 리프레쉬 동작을 수행할 수 있다. 결과적으로 열화를 경험한 소수의 배드 셀들에 대해서만 짧은 주기로 리프레쉬 동작이 수행되고, 대부분의 굿 셀들에 대해서는 긴 주기로 리프레쉬 동작이 수행되므로, 메모리 셀들 전체의 리프레쉬 전류가 감소될 수 있다.
비록 도 10에서 제1 주기 및 제2 주기로 2원화된 리프레쉬 동작을 수행하는 리프레쉬 유닛이 설명되었지만, 본 발명은 이에 제한되지 않음에 유의한다. 예를 들어, 리프레쉬 유닛(740)은 제1 주기, 제2 주기, 및 제3 주기로 3원화된 리프레쉬 동작을 수행할 수도 있다.
이 경우, 테스트 유닛(720)은 메모리 어레이(710) 내 복수의 메모리 셀들에 대한 리프레쉬 특성을 테스트하여 제2 페일 어드레스 신호를 생성하도록 더 구성되고, 저장 유닛(730)은 상기 제2 페일 어드레스 신호를 저장하도록 더 구성될 수 있다. 또한, 리프레쉬 유닛(740)은, 상기 제2 페일 어드레스 신호와 대응되는 제3 메모리 셀에 대해서는 상기 제2 주기보다 짧은 제3 주기로 리프레쉬 동작을 수행하도록 더 구성될 수 있다.
더욱 구체적으로, 예를 들어 리프레쉬 유닛(740)은 제1 리프레쉬 특성을 가지는 제1 메모리 셀(MC1)과 대응되는 리프레쉬 어드레스에 대해서는 제1 주기로 리프레쉬 동작을 수행할 수 있다. 또한, 리프레쉬 유닛(740)은 상기 제1 리프레쉬 특성보다 나쁜 제2 리프레쉬 특성을 가지는 제2 메모리 셀(MC2)과 대응되는 리프레쉬 어드레스에 대해서는 상기 제1 주기보다 짧은 제2 주기로 리프레쉬 동작을 수행할 수 있다. 나아가, 리프레쉬 유닛(740)은 상기 제2 리프레쉬 특성보다 나쁜 제3 리프레쉬 특성을 가지는 제3 메모리 셀과 대응되는 리프레쉬 어드레스에 대해서는 상기 제2 주기보다 짧은 제3 주기로 리프레쉬 동작을 수행할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 장치(700b)를 개략적으로 나타낸 블록도이다. 도 11에 따른 반도체 메모리 장치(700b)는, 도 10의 반도체 메모리 장치(700a)의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 11을 참조하면, 반도체 메모리 장치(700b)는, DRAM 코어/페리(710')(DRAM core/peri), 테스트 유닛(720), 저장 유닛(730), 및 리프레쉬 유닛(740)을 포함할 수 있다. 특히, 리프레쉬 유닛(740)은 비교부(743) 및 주기 제어부(745)를 포함할 수 있다.
비교부(743)는 제1 페일 어드레스 신호(FA)와 리프레쉬 어드레스 신호(RA)를 비교하여 비교 신호(CR)를 생성할 수 있다. 상기 비교 신호(CR)는 리프레쉬 어드레스 신호(RA)와 대응되는 메모리 셀이 굿 셀인지 또는 배드 셀인지 여부를 의미한다. 예를 들어, 비교부(743)는 굿 셀(예를 들어, 제1 메모리 셀(MC1))과 대응되는 제1 로우 어드레스 신호와 제1 페일 어드레스 신호(FA)를 비교할 수 있고, 굿 셀을 의미하는 비교 신호(CR)(예를 들어, '0')를 생성할 수 있다. 또한, 비교부(743)는 배드 셀(예를 들어, 제2 메모리 셀(MC2))과 대응되는 제2 로우 어드레스 신호와 제1 페일 어드레스 신호(FA)를 비교할 수 있고, 배드 셀을 의미하는 비교 신호(CR)(예를 들어, '1')를 생성할 수 있다.
주기 제어부(745)는 상기 비교 신호(CR)에 따라 주기 설정 신호(TI)를 생성하여 DRAM 코어/페리(710')에 전달하도록 구성될 수 있다. 주기 설정 신호(TI)는, 상기 제1 메모리 셀(MC1) 및 상기 제2 메모리 셀(MC2)이 상기 제1 주기 또는 상기 제2 주기로 리프레쉬 동작이 수행되도록 하는 신호로 정의될 수 있다.
DRAM 코어/페리(710')의 구체적인 구성을 포함하는 반도체 메모리 장치(700c)가 도 12에 도시된다. 도 12를 참조하면, 리프레쉬 유닛(740) 내 주기 제어부(745)는 주기 설정 신호(TI)를 생성하고, 주기 설정 신호(TI)를 로우 어드레스 버퍼 리프레쉬 카운터(790)로 전달할 수 있다. 예를 들어 주기 설정 신호(TI)는 로우 어드레스 버퍼 리프레쉬 카운터(790)를 활성화시키는 신호일 수 있다.
리프레쉬 동작을 수행하기 위해 타이밍 컨트롤러에 의해 리프레쉬 유닛(740)이 활성화되면, 비교부(743)는 로우 어드레스 버퍼 리프레쉬 카운터(790)로부터 리프레쉬 어드레스 신호(RA)를 수신하고, 저장 유닛(730)으로부터 제1 페일 어드레스 신호(FA)를 수신할 수 있다. 이후 비교부(743)는 리프레쉬 어드레스 신호(RA)와 제1 페일 어드레스 신호(FA)를 비교할 수 있고, 굿 셀 또는 배드 셀을 의미하는 비교 신호(CR)를 생성하여 비교 신호(CR)를 주기 제어부(745)로 전달할 수 있다.
주기 제어부(745)는 비교 신호(CR)에 기초하여 주기 설정 신호(TI)를 생성하고, 주기 설정 신호(TI)를 로우 어드레스 버퍼 리프레쉬 카운터(790)로 전달할 수 있다. 전술한 바와 같이, 주기 설정 신호(TI)는 로우 어드레스 버퍼 리프레쉬 카운터(790)를 활성화시키는 신호일 수 있다.
예를 들어, 주기 제어부(745)가 굿 셀을 의미하는 비교 신호(CR)(예를 들어, '0')를 수신한 경우, 주기 제어부(745)는 제1 구간에서 로우 어드레스 버퍼 리프레쉬 카운터(790)를 활성화시키고, 제2 구간에서 로우 어드레스 버퍼 리프레쉬 카운터(790)를 활성화시키지 않을 수 있다. 반면에, 주기 제어부(745)가 배드 셀을 의미하는 비교 신호(CR)(예를 들어, '1')를 수신한 경우, 주기 제어부(745)는 제1 구간 및 제2 구간에서 로우 어드레스 버퍼 리프레쉬 카운터(790)를 활성화시킬 수 있다.
선택적으로, 메모리 어레이(710)는 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 포함하는 제1 뱅크(BA0) 및 제2 뱅크(BA1)를 포함할 수 있고, 제2 뱅크(BA1)가 활성화되는 동안, 제1 뱅크(BA0)는 비활성화될 수 있다. 이 경우 리프레쉬 유닛(740)은 활성화된 제2 뱅크(BA1)에 대한 기입/독출 작업이 수행되는 동안 비활성화된 제1 뱅크(BA0)에 대한 리프레쉬 동작(예를 들어, 셀프 리프레쉬 모드)을 수행할 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치(700d) 및 이를 포함하는 시스템(800a)(예를 들어, 테스트 시스템 또는 컴퓨팅 시스템)을 개략적으로 나타낸 블록도이다.
도 13을 참조하면, 반도체 메모리 장치(700d)는 테스트 유닛(720), 저장 유닛(730), 리프레쉬 유닛(740)을 포함할 수 있다. 테스트 유닛(720), 저장 유닛(730), 및 리프레쉬 유닛(740)에 대한 설명은 도 11 및 도 12에서 설명한 바와 동일하거나 유사하므로, 이하 중복되는 설명은 생략하기로 한다.
반도체 메모리 장치(700d)는 모드 레지스터(770)를 더 포함할 수 있다. 모드 레지스터(770)는 반도체 메모리 장치(700d)의 동작에 필요한 정보 및 사용자용 정보(information for users)를 저장할 수 있다. 벤더(vender), 엔드 유저(end user)와 같은 사용자들은 상기 사용자용 정보에 사용자 특정 코드(user specific code)를 저장할 수 있다. 예를 들어, 상기 사용자 특정 코드는 테스트 모드 코드(TMC)일 수 있다.
테스트 유닛(720)은 모드 레지스터(770)에 저장된 테스트 모드 코드(TMC)에 응답하여 활성화되도록 구성될 수 있다. 따라서, 별도의 하드웨어 수정 없이 소프트웨어의 수정만으로 저장 유닛(730)에 페일 어드레스 신호를 저장하도록 하는 조정(calibration) 작업이 수행될 수 있다.
예를 들어, 벤더와 같은 사용자가 완제품에 대한 조정 작업을 수행할 수 있다. 상기 완제품은 조립 공정을 거쳐 열화를 경험한 메모리 셀을 포함하는 반도체 메모리 장치로서, 일부 메모리 셀들의 리프레쉬 특성이 나빠진 상태일 수 있다. 이 경우 벤더는 외부 장치(810)(예를 들어, 테스트 시스템 내 컨트롤 유닛)를 통해 테스트 모드 코드(TMC)를 반도체 메모리 장치(700d) 내 모드 레지스터(770)로 전달함으로써 모드 레지스터(770)에 테스트 모드 코드(TMC)가 저장될 수 있고, 이 경우 반도체 메모리 장치(700d) 내 테스트 유닛(720)은 모드 레지스터(770)로부터 테스트 모드 코드(TMC)를 수신하여 활성화되고, 테스트 동작을 수행할 수 있다. 테스트 동작이 수행된 후에는 페일 어드레스 신호가 저장 유닛(730)에 저장되므로, 리프레쉬 유닛(740)은 다원화된 리프레쉬 동작을 수행할 수 있다.
마찬가지로, 엔드 유저와 같은 사용자도 완제품에 대한 조정 작업을 수행할 수 있다. 상기 완제품은 조립 공정 및 이송 과정, 판매 과정 등을 거쳐 열화를 경험한 메모리 셀을 포함하는 반도체 메모리 장치(700d)로서, 일부 메모리 셀들의 리프레쉬 특성이 나빠진 상태일 수 있다. 이 경우 엔드 유저는 외부 장치(810)(예를 들어, 컴퓨팅 시스템 내 메모리 컨트롤 유닛)를 통해 테스트 모드 코드(TMC)를 반도체 메모리 장치(700d) 내 모드 레지스터(770)로 전달함으로써 모드 레지스터(770)에 테스트 모드 코드(TMC)가 저장될 수 있고, 이 경우 반도체 메모리 장치(700d) 내 테스트 유닛(720)은 모드 레지스터(770)로부터 테스트 모드 코드(TMC)를 수신하여 활성화되고, 테스트 동작을 수행할 수 있다. 테스트 동작이 수행된 후에는 페일 어드레스 신호가 저장 유닛(730)에 저장되므로, 리프레쉬 유닛(740)은 다원화된 리프레쉬 동작을 수행할 수 있다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 메모리 장치(700e) 및 이를 포함하는 시스템(800b)(예를 들어, 테스트 시스템 또는 컴퓨팅 시스템)을 개략적으로 나타낸 블록도이다.
도 14를 참조하면, 반도체 메모리 장치(700e)는 저장 유닛(730), 리프레쉬 유닛(740)을 포함할 수 있다. 저장 유닛(730), 및 리프레쉬 유닛(740)에 대한 설명은 도 11 및 도 12에서 설명한 바와 동일하거나 유사하므로, 이하 중복되는 설명은 생략하기로 한다.
도 13에서는 반도체 메모리 장치 내에 제공된 테스트 유닛이 시스템 내 외부 장치에 의해 활성화되고, 활성화된 테스트 유닛(예를 들어 BIST 유닛(built in self test unit))에 의해 테스트 동작이 수행되었지만, 도 14에서는 시스템 내 외부 장치(810)가 테스트 동작을 직접 수행할 수 있다.
예를 들어, 도 14의 테스트 시스템(또는 컴퓨팅 시스템)에서, 메모리 컨트롤 유닛과 같은 외부 장치(810)는 반도체 메모리 장치(700e) 내 상기 메모리 어레이(710)에 대한 리프레쉬 특성을 테스트하고, 페일 어드레스 신호를 생성하여 페일 어드레스 신호를 반도체 메모리 장치(700e) 내 저장 유닛(730)에 저장하도록 구성될 수 있다. 따라서 리프레쉬 유닛(740)은 저장 유닛(730)에 저장된 페일 어드레스 신호에 기초하여 다원화된 리프레쉬 동작을 수행할 수 있다.
도 15는 도 10 내지 도 14의 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 15을 참조하면, 메모리 시스템(1300)은 메모리 모듈(1310) 및 메모리 콘트롤러(1320)을 포함할 수 있다. 메모리 모듈(1310)은 모듈 보드(Module Board) 상에 적어도 하나 이상의 반도체 메모리 장치(1330)를 장착할 수 있다. 반도체 메모리 장치(1330)는 DRAM 칩으로 구현될 수 있으며, 각각의 반도체 메모리 장치(1330)는 다수 개의 반도체 레이어들을 포함할 수 있다. 반도체 레이어들은 하나 이상의 마스터 칩(1331)과 하나 이상의 슬레이브 칩(1332)을 포함할 수 있다. 반도체 레이어들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다. 마스터 칩(1331)과 슬레이브 칩(1332)은 본 발명의 실시예들에 따른 메모리 어레이, 저장 유닛, 및 리프레쉬 유닛를 포함할 수 있다. 또한 마스터 칩(1331)과 슬레이브 칩(1332)은 테스트 유닛을 더 포함할 수도 있다.
메모리 모듈(1310)은 시스템 버스를 통해 메모리 콘트롤러(1320)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1310)과 메모리 콘트롤러(1320) 사이에서 송수신될 수 있다.
도 16는 본 발명의 일실시예에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 16를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(1400)에 본 발명의 반도체 메모리 장치가 램(1420)으로 장착될 수 있다. 램(1420)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(1420)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(1420)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수도 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(1400)은 중앙처리 장치(1410), 램(1420), 유저 인터페이스(1430)와 불휘발성 메모리(1440)를 포함하며, 이들 구성요소는 각각 버스(1450)에 전기적으로 연결되어 있다. 불휘발성 메모리(1440)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 어레이;
    상기 메모리 어레이에 대한 리프레쉬 특성을 테스트하여 제1 페일 어드레스 신호를 생성하도록 구성된 테스트 유닛;
    상기 제1 페일 어드레스 신호를 저장하는 저장 유닛; 및
    상기 메모리 어레이에 대한 리프레쉬 동작을 수행하도록 구성된 리프레쉬 유닛을 포함하고,
    상기 리프레쉬 유닛은, 상기 저장 유닛으로부터 상기 제1 페일 어드레스 신호를 수신하여, 상기 제1 페일 어드레스 신호와 대응되지 않는 제1 메모리 셀에 대해서는 제1 주기로 리프레쉬 동작을 수행하고, 상기 제1 페일 어드레스 신호와 대응되는 제2 메모리 셀에 대해서는 상기 제1 주기보다 짧은 제2 주기로 리프레쉬 동작을 수행하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 테스트 유닛은, 상기 메모리 어레이에 대한 리프레쉬 동작을 수행하고 소정 시간 후 상기 메모리 어레이가 데이터를 유지하는지 여부를 판단하여, 상기 데이터를 유지하지 못하는 메모리 셀과 대응되는 로우 어드레스 신호를 제1 페일 어드레스 신호로서 상기 저장 유닛에 저장하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 리프레쉬 유닛은,
    상기 제1 페일 어드레스 신호와 상기 제1 메모리 셀과 대응되는 제1 어드레스 신호, 및 상기 제1 페일 어드레스 신호와 상기 제2 메모리 셀과 대응되는 제2 어드레스 신호를 비교하여 비교 신호를 생성하는 비교부; 및
    상기 비교 신호에 따라 주기 설정 신호를 생성하여 상기 주기 설정 신호를 상기 메모리 어레이에 전달하도록 구성된 주기 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    테스트 모드 코드를 저장하는 모드 레지스터를 더 포함하고,
    상기 테스트 유닛은 상기 모드 레지스터에 저장된 테스트 모드 코드에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 주기는 상기 제2 주기와 배수 관계인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 어레이는 상기 제1 메모리 셀을 포함하는 제1 메모리 블록 및 상기 제2 메모리 셀을 포함하는 제2 메모리 블록을 포함하고,
    상기 리프레쉬 유닛은, 상기 제1 메모리 블록에 대해서는 제1 주기로 리프레쉬 동작을 수행하고, 상기 제2 메모리 블록에 대해서는 상기 제2 주기로 리프레쉬 동작을 수행하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항 내지 제6항 중 어느 하나의 청구항에 따른 반도체 메모리 장치; 및
    상기 반도체 메모리 장치 내 상기 테스트 유닛을 활성화시키는 명령을 발생시키는 외부 장치를 더 포함하는 시스템.
  8. 제7항에 있어서,
    상기 반도체 메모리 장치는 테스트 모드 코드를 저장하는 모드 레지스터를 더 포함하고,
    상기 외부 장치가 상기 테스트 모드 코드를 상기 모드 레지스터로 전달하여 상기 테스트 모드 코드가 상기 모드 레지스터에 저장되면, 상기 테스트 유닛은 상기 모드 레지스터에 저장된 상기 테스트 모드 코드에 응답하여 활성화되는 것을 특징으로 하는 시스템.
  9. 제1 메모리 셀 및 제2 메모리 셀을 포함하는 메모리 어레이;
    상기 제2 메모리 셀과 대응되는 제2 어드레스 신호를 페일 어드레스 신호로서 저장하는 저장 유닛; 및
    상기 메모리 어레이에 대한 리프레쉬 동작을 수행하도록 구성된 리프레쉬 유닛을 포함하고,
    상기 리프레쉬 유닛은, 제1 구간에서, 상기 저장 유닛으로부터 상기 페일 어드레스 신호를 수신하여, 상기 제1 메모리 셀에 대해서는 리프레쉬 동작을 수행하지 않고 상기 제2 메모리 셀에 대해서는 리프레쉬 동작을 수행하며,
    상기 리프레쉬 유닛은, 제2 구간에서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀 모두에 대해 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 따른 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성된 메모리 컨트롤 유닛을 포함하며,
    상기 메모리 컨트롤 유닛은, 상기 반도체 메모리 장치 내 상기 메모리 어레이에 대한 리프레쉬 특성을 테스트하고, 상기 페일 어드레스 신호를 생성하여 상기 페일 어드레스 신호를 상기 저장 유닛에 저장하도록 더 구성된 것을 특징으로 하는 시스템.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8923084B1 (en) 2013-06-28 2014-12-30 SK Hynix Inc. Memory and memory system including the same
US9190137B2 (en) 2013-12-11 2015-11-17 SK Hynix Inc. Memory performing target refresh operation and memory system including the same
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