WO2014045993A1 - 半導体装置、半導体ウェハ、および半導体ウェハの試験方法 - Google Patents

半導体装置、半導体ウェハ、および半導体ウェハの試験方法 Download PDF

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秀則 戸堀
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ピーエスフォー ルクスコ エスエイアールエル
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    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square

Definitions

  • the present invention relates to a semiconductor device, a semiconductor wafer, and a semiconductor wafer testing method.
  • a semiconductor device forms a plurality of semiconductor chips each having a plurality of integrated circuits on a semiconductor wafer, cuts a cutting region called a scribe region on the semiconductor wafer, and separates the semiconductor chips from each other, that is, separates them into individual pieces. It is manufactured by packaging each individual semiconductor chip.
  • Patent Document 1 discloses that test wiring is drawn out to a scribe region to connect corresponding pads of a plurality of semiconductor chips on a semiconductor wafer. By doing in this way, it becomes unnecessary to make the probe of a test device contact the pad of all the semiconductor chips on a semiconductor wafer, and it can control the increase in the test time of a semiconductor wafer (patent documents 1).
  • the gate signal wiring that transmits a signal for controlling on / off of the signal switching element disposed between the common signal wiring disposed in the scribe region and the corresponding pad. are also wired in common to a plurality of chips.
  • a semiconductor chip an internal circuit formed in the semiconductor chip, a plurality of first pads connected to the internal circuit, and a correspondence among the plurality of first pads.
  • a plurality of first test wirings at least one end extending to one edge of the semiconductor chip, each corresponding to one of the plurality of first pads, and the plurality of the plurality of first pads.
  • a plurality of switch circuits connected between corresponding ones of the first test wirings, a second pad, and the second pad are commonly connected to a control circuit of the plurality of switch circuits.
  • a second test wiring disposed inside the one edge of the semiconductor chip.
  • a second aspect of the present invention includes a plurality of semiconductor chips and a first test wiring formed so as to connect the plurality of semiconductor chips, and the plurality of semiconductor chips include an internal circuit and A plurality of first pads connected to the internal circuit, and each between a corresponding one of the plurality of first pads and a corresponding one of the plurality of first test wirings.
  • a semiconductor wafer having a plurality of switch circuits connected to each other, a second pad, and a second test wiring for commonly connecting the second pad to a control circuit of the plurality of switch circuits.
  • a third aspect of the present invention includes a plurality of semiconductor chips and a first test wiring formed across the plurality of semiconductor chips, wherein the plurality of semiconductor chips are connected to the internal circuit.
  • a plurality of first test wirings connected to a corresponding one of the plurality of first pads and at least one end extending to one edge of the semiconductor chip.
  • a plurality of switch circuits each connected between a corresponding one of the plurality of first pads and a corresponding one of the plurality of first test wirings; and a second pad And a second test wiring disposed inside the one edge of the semiconductor chip, wherein the second pad is commonly connected to a control circuit of the plurality of switch circuits.
  • a plurality of the second buffers An inspection probe is brought into contact with the second pad, the plurality of switch circuits are turned on to the second pad, and the inspection circuit is brought into contact with the plurality of first pads to test the internal circuit. This is a test method.
  • FIG. 1 is a plan view showing a semiconductor wafer 201 according to a first embodiment.
  • FIG. 2 is an enlarged view of a semiconductor chip 101 in FIG. 1.
  • 1 is a block diagram of a semiconductor chip 101.
  • FIG. 1 is a cross-sectional view of a semiconductor wafer 201.
  • FIG. 1 is a schematic diagram showing a test system 300 when testing a semiconductor chip 101.
  • FIG. 3 is a schematic diagram showing probing during a test of a semiconductor chip 101.
  • FIG. 5 is a schematic diagram showing probing during a test of a semiconductor chip 101 according to a second embodiment. It is an enlarged plan view showing a semiconductor wafer 201 according to a third embodiment.
  • the semiconductor wafer 201 on which a memory chip is formed is illustrated as the semiconductor wafer 201.
  • a semiconductor wafer 201 has a plurality of semiconductor chips 101 having a disk shape and having a product region 205 in which a circuit is formed.
  • each rectangle corresponds to the semiconductor chip 101 and is arranged in a lattice pattern.
  • the region formed between the semiconductor chips 101 is a scribe region 203 that disappears by being cut by a blade (not shown) when the adjacent semiconductor chips 101 are separated.
  • semiconductor chips 101 adjacent in the row direction are connected by a common first test wiring 103, and the first test wiring is connected to the semiconductor chip 101. It is wired so as to straddle the scribe region 203 from at least one end.
  • the semiconductor chip 101 is a memory chip such as a semiconductor memory.
  • the semiconductor chip 101 is exemplified by a DRAM which is one of semiconductor memories, but the semiconductor chip 101 is not limited to the DRAM.
  • the semiconductor chip 101 has a plurality of memory areas 106 and an internal circuit 107 for controlling the memory area 106 based on an input signal from the outside.
  • the internal circuit 107 and the first test wiring 103 are connected in common to the corresponding test signal pads of the plurality of chips.
  • a clock signal pad CLK, a command signal pad CMD, an address signal pad ADD, and a data signal pad Data ⁇ n> are included as signal pads.
  • these pads connected to the first test wiring 103 are referred to as first pads 501.
  • an NMOS transistor 109 as a switch element is arranged between the first test wiring 103 and the corresponding signal pad.
  • the gate terminals of the plurality of NMOS transistors 109 are commonly connected to the second test wiring 111 in the semiconductor chip 101.
  • the second test wiring 111 is connected to a test chip select pad (TCS_n) as shown in FIG.
  • TCS_n test chip select pad
  • the test chip select pad is referred to as a second pad 503.
  • the first test wiring 103 passes through the edge of its own chip to connect its own signal pad and the signal pad of the other semiconductor chip 101, thereby providing a scribe region.
  • the second test wiring 111 is only connected to a plurality of switch elements of the own chip, but does not extend to the edge portion of the own chip (only inside the chip). Formed).
  • the second test wiring 111 for controlling on / off of the switch element disposed between the first test wiring 103 and the signal pad is individually provided in each semiconductor chip 101.
  • the semiconductor chip 101 in which a defect is detected during the test can be individually excluded from the test system.
  • the semiconductor chip 101 is provided with power supply pads VDD and VSS used for power supply during the test, in addition to the first pad 501 and the second pad 503.
  • the memory area 106 of the semiconductor chip 101 has a memory cell array 13 having a plurality of memory banks.
  • Each of the plurality of memory banks includes a plurality of word lines WL, a plurality of bit lines BL, and a plurality of memory cells 11.
  • the semiconductor chip 101 further includes a read / write operation control unit 15 that is a circuit that controls data exchange between the memory cell array 13 and the outside in accordance with an internal command and a test signal.
  • these signals are input to the read / write operation control unit 15 via the clock signal pad CLK, the command signal pad CMD, the address signal pad ADD, and the data signal pad Data ⁇ n>. As described above, these signals are selectively inputted using the NMOS transistor 109 connected to the second test wiring 111 as a switching element.
  • a metal layer is formed on the outer periphery of the semiconductor chip 101 between the scribe region 203 and the product region 205 in order to prevent moisture from entering due to cracks caused by damage during dicing.
  • a guard ring region 207 is provided.
  • the semiconductor wafer 201 is connected by the first test wiring 103 in which the semiconductor chips 101 adjacent in the row direction (left and right) are common.
  • the portion where the guard ring region 207 overlaps with the planar position is configured to connect the semiconductor chips 101 to each other using a lower layer wiring than the guard ring region 207.
  • the test wiring 103 Since the first test wiring 103 is divided together with the scribe region 203 during dicing, there is a possibility that a short circuit between the signal lines may occur at this time. Even if a short circuit occurs, the test wiring 103 is used for the test. Unless the control signal is input from the chip select pad (TCS_n), the NMOS transistor 109 is not turned on, and the first test wiring 103 and the PAD (clock signal pad CLK, command signal pad CMD, address signal in the semiconductor chip 101) The pads ADD and the data signal pads Data ⁇ n> and the like are not connected to each other, so that scribing does not affect the operation in the semiconductor chip 101. The above is the description of the circuit configuration of the semiconductor chip 101.
  • test system used for testing the semiconductor wafer 201 will be briefly described with reference to FIG.
  • the test system 300 includes a tester 301 for testing a semiconductor wafer and a probe card 303 for connecting the tester 301 and the wafer.
  • the tester 301 is a supply source for various test signals, power supplies, and the like.
  • the tester 301 supplies these to the semiconductor wafer 201 via the probe card, and sends the test signal supplied from the semiconductor wafer 201 to the probe card 303.
  • the semiconductor wafer is tested.
  • the probe card 303 is a card including a plurality of probes (probes) for electrically connecting the tester 301 and the semiconductor wafer 201. As will be described later, each of these probes corresponds to the semiconductor wafer 201. By contacting the pads, various test signals, power, and the like are supplied to the semiconductor wafer 201 to execute the test.
  • FIG. 5 shows types of probes for testing a group of semiconductor chips 101 commonly connected by the first test wiring 103.
  • the test chip select probe and the power supply probe are arranged corresponding to each of a group of chips.
  • probes for test signals of clock, command, address, and data are common to a group of chips, that is, only probes corresponding to one chip are arranged (details will be described later).
  • the semiconductor wafer 201 is mounted on a stage or the like (not shown), the stage is relatively moved so that the probe 305 of the probe card is aligned with the horizontal position of the corresponding pad on the semiconductor wafer 201, and then the stage is relatively moved in the vertical direction. By doing so, the pad and the probe 305 are brought into contact (touched down).
  • test chip select pad (TCS_n) and the power supply pads VDD and VSS need to be brought into contact with the semiconductor chip 101 to be tested individually.
  • the clock signal pad CLK, the command signal pad CMD, the address signal pad ADD, and the data signal pad Data ⁇ n> are connected by a common first test wiring 103 (via the NMOS transistor 109). Therefore, if the probe 305 is brought into contact with the pad of one of the commonly connected semiconductor chips 101 (the left semiconductor chip 101 in FIG. 6), the other semiconductor chip 101 (the right semiconductor chip 101 in FIG. 6). ).
  • another semiconductor chip 101 connected by the common first test wiring 103 can be tested via the pads of one chip, whereby the probes 305 are connected to all the pads of all the chips.
  • the number of probes required for the test can be reduced as compared with the case of contacting the semiconductor chip, and a plurality of semiconductor chips connected in common can be tested by a single touchdown.
  • the tester 301 supplies various test signals, power, and the like to the semiconductor wafer 201 via the probe card, and tests the predetermined semiconductor chip 101 designated by the tester 301.
  • TCS_n test chip select pads
  • an input signal such as an address signal is input by connecting all the chips, and only the output determination is performed by selecting and testing the semiconductor chip 101 to be tested by the test chip select pad (TCS_n). Can be greatly shortened.
  • the semiconductor wafer 201 includes a plurality of semiconductor chips 101 having the first pads 501 therein and the first pads 501 commonly connected to the first pads 501 of the plurality of semiconductor chips 101.
  • a plurality of NMOS transistors 109 each connected between a corresponding one of the pads inside the semiconductor wafer 201 and a corresponding one of the first test wirings 103,
  • the second pad 503 and the second pad 503 are connected in common to the gate of the NMOS transistor 109 and have a second test wiring 111 disposed inside the semiconductor chip 101.
  • the first pad 501 can be electrically connected to the pads of the other semiconductor chips 101 by bringing the probe 305 into contact with the pads of one of the semiconductor chips 101 connected in common. Compared with the case where the probes 305 are in contact with all the pads, the number of probes 305 required for the test can be reduced, and a plurality of semiconductor chips connected in common can be tested with a single touchdown. .
  • the first test wiring 103 is commonly connected by the plurality of semiconductor chips 101, but the second test wiring 111 is formed only inside the chip.
  • the semiconductor wafer 201 is inspected even when the signal wiring of the semiconductor chip 101 is shared. There is no reduction in the degree of freedom when performing
  • the probes 305 are contacted in a distributed manner on a plurality of chips during the test.
  • the clock signal pad CLK, the command signal pad CMD, the address signal pad ADD, and the data signal pad are added to one semiconductor chip 101.
  • the probes 305 are contacted in a distributed manner over a plurality of semiconductor chips 101.
  • the clock signal pad CLK, the address signal pad ADD, and a part of the data signal pad Data ⁇ n> are probed to the semiconductor chip 101 on the left side.
  • the command signal pad CMD and a part of the data signal pad are probing the semiconductor chip 101 on the right side.
  • the probing to the first pad 501 does not necessarily have to be concentrated on one chip, and a plurality of semiconductor chips may be selected and the probing may be dispersed.
  • the local density concentration of the probe 305 can be reduced as compared with the first embodiment.
  • the semiconductor wafer 201 includes a plurality of semiconductor chips 101 having the first pads 501 inside, and the first test chip commonly connected to the pads of the plurality of semiconductor chips 101.
  • a plurality of NMOS transistors 109 each connected between a corresponding one of the pads inside the semiconductor wafer 201 and a corresponding one of the first test wirings 103; and a second pad 503 and a second pad 503 connected in common to the gate of the NMOS transistor 109, and a second test wiring 111 disposed inside the semiconductor chip 101. Accordingly, the same effects as those of the first embodiment are obtained.
  • the probe 305 is brought into contact with the first pad 501 while being distributed over a plurality of chips during the test.
  • the local density concentration of the probe 305 can be reduced as compared with the first embodiment.
  • the semiconductor chip 101 in the row direction is commonly connected by the first test wiring 103 in the first embodiment.
  • the semiconductor wafer 201 in the semiconductor wafer 201 according to the third embodiment, not only the semiconductor chip 101 in the row direction but also the semiconductor chip 101 in the column direction are commonly connected by the first test wiring 103.
  • the semiconductor chips 101 connected in common by the first test wiring 103 are not limited to the row direction but may be in the column direction. With this configuration, more semiconductor chips 101 can be formed. Can be tested at the same time.
  • the semiconductor wafer 201 includes a plurality of semiconductor chips 101 having the first pads 501 therein and the first pads 501 commonly connected to the first pads 501 of the plurality of semiconductor chips 101.
  • a plurality of NMOS transistors 109 each connected between a corresponding one of the pads inside the semiconductor wafer 201 and a corresponding one of the first test wirings 103,
  • the second pad 503 and the second pad 503 are connected in common to the gate of the NMOS transistor 109 and have a second test wiring 111 disposed inside the semiconductor chip 101. Accordingly, the same effects as those of the first embodiment are obtained.
  • the semiconductor wafer 201 not only the semiconductor chip 101 in the row direction but also the semiconductor chip 101 in the column direction is commonly connected by the first test wiring 103.

Abstract

　本発明の課題は、信号配線を共通化する場合であっても、検査をする際の自由度の低下が生じない半導体装置を提供することにある。半導体装置は、半導体チップ１０１と、半導体チップ１０１に形成された内部回路１０７と、内部回路１０７に接続された複数の第１パッド５０１と、複数の第１パッド５０１のうちの対応する１つに接続され、少なくとも一端が半導体チップ１０１の１つのエッジまで延伸される複数の第１のテスト用配線１０３と、各々が複数の第１のパッド５０１のうちの対応する１つと複数の第１のテスト用配線１０１のうちの対応する１つとの間に接続された複数のＮＭＯＳトランジスタ１０９と、第２パッド５０３と、第２パッド５０３を複数のＮＭＯＳトランジスタ１０９のゲートに共通に接続し、半導体チップ１０１の１つのエッジの内側に配置された第２のテスト用配線１１１を備える。

Description

半導体装置、半導体ウェハ、および半導体ウェハの試験方法
　本発明は、半導体装置、半導体ウェハ、および半導体ウェハの試験方法に関する。
　半導体装置は、それぞれ複数の集積回路を有する複数の半導体チップを半導体ウェハ上に形成し、半導体ウェハ上のスクライブ領域と呼ばれる切断領域を切断してそれぞれの半導体チップを互いに分離、即ち、個片化し、個片化されたそれぞれの半導体チップをパッケージングすることにより製造される。
　近年、このような半導体装置の製造において、半導体チップを個片化する前の半導体ウェハの状態で、それぞれの半導体チップの信頼性を確認するための動作試験を実行することが主流となっている。半導体チップを半導体ウェハの状態で試験することで、パッケージング後に不良品と判定される半導体装置の数を減らすことができ、パッケージング等にかかるコストが無駄になることを抑制することができるからである。
　このように、半導体ウェハ上の複数の半導体チップを試験するには、テスト装置のプローブをそれぞれの半導体チップの対応するパッドに接触させる必要がある。近年、半導体チップの縮小化に伴い１つの半導体ウェハ上に形成される半導体チップの数が増加し、また、半導体装置の高機能化に伴って１つの半導体チップに形成されるパッドの数も増加している。このため、１枚の半導体ウェハの試験を行うためにかかる時間が増加しており、半導体装置の試験コストが増大してきている。
　特許文献１には、テスト用の配線をスクライブ領域に引き出して、半導体ウェハ上の複数の半導体チップの対応するパッド同士を接続することが開示されている。このようにすることで、半導体ウェハ上の全ての半導体チップのパッドにテスト装置のプローブを接触させる必要がなくなり、半導体ウェハのテスト時間の増加を抑制することができる（特許文献１）。
特開２００３－２０９１４８号公報
　しかしながら、特許文献１に開示されている半導体ウェハでは、スクライブ領域に配置された共通信号配線と対応するパッドとの間に配置された信号用スイッチング素子のオンオフを制御する信号を伝送するゲート信号配線も、複数のチップに共通に配線されている。
　そのため、ゲート信号配線に短絡や断線等の欠陥が発生した場合、共通に接続された複数のチップに対して試験ができなくなる恐れがあった。
　即ち、特許文献１に記載されているような、複数チップを共通化して検査するような場合には、不良チップをいかにキャンセルしながらテストするかということが重要であり、この観点から、特許文献１に記載の半導体ウェハでは、不良チップを除いて検査をする際の自由度が低いという問題があった。
　そこで、半導体ウェハ上の複数の半導体チップ間で信号配線を共通化する場合であっても、検査をする際の自由度の低下が生じない半導体装置が望まれている。
　本発明の第１の態様は、半導体チップと、前記半導体チップに形成された内部回路と、前記内部回路に接続された複数の第１のパッドと、前記複数の第１のパッドのうちの対応する１つに接続され、少なくとも一端が前記半導体チップの１つのエッジまで延伸される複数の第１のテスト用配線と、各々が前記複数の第１のパッドのうちの対応する１つと前記複数の第１のテスト用配線のうちの対応する１つとの間に接続された複数のスイッチ回路と、第２のパッドと、前記第２のパッドを前記複数のスイッチ回路の制御回路に共通に接続し、前記半導体チップの前記１つのエッジの内側に配置された第２のテスト用配線と、を備える半導体装置である。
　本発明の第２の態様は、複数の半導体チップと、複数の前記半導体チップを接続するように形成された第１のテスト用配線と、を有し、複数の前記半導体チップは、内部回路と、前記内部回路に接続された複数の第１のパッドと、各々が前記複数の第１のパッドのうちの対応する１つと前記複数の第１のテスト用配線のうちの対応する１つとの間に接続された複数のスイッチ回路と、第２のパッドと、前記第２のパッドを前記複数のスイッチ回路の制御回路に共通に接続する第２のテスト用配線を有する、半導体ウェハである。
　本発明の第３の態様は、複数の半導体チップと、複数の前記半導体チップに跨って形成された第１のテスト用配線と、を有し、複数の前記半導体チップは、前記内部回路に接続された複数の第１のパッドと、前記複数の第１のパッドのうちの対応する１つに接続され、少なくとも一端が前記半導体チップの１つのエッジまで延伸される複数の第１のテスト用配線と、各々が前記複数の第１のパッドのうちの対応する１つと前記複数の第１のテスト用配線のうちの対応する１つとの間に接続された複数のスイッチ回路と、第２のパッドと、前記第２のパッドを前記複数のスイッチ回路の制御回路に共通に接続し、前記半導体チップの前記１つのエッジの内側に配置された前記第２のテスト用配線と、を備える半導体装置の複数の前記第２のパッドに検査用プローブを接触させ、前記第２のパッドに前記複数のスイッチ回路をＯＮにし、前記複数の第１のパッドに検査プローブを接触させることにより前記内部回路の試験を行う、半導体ウェハの試験方法である。
　本発明によれば、信号配線を共通化する場合であっても、検査をする際の自由度の低下が生じない半導体装置を提供することができる。
第１の実施形態に係る半導体ウェハ２０１を示す平面図である。 図１の半導体チップ１０１の拡大図である。 半導体チップ１０１のブロック図である。 半導体ウェハ２０１の断面図である。 半導体チップ１０１のテストを行う際のテスト系３００を示す模式図である。 半導体チップ１０１のテストの際のプロ－ビングを示す模式図である。 第２の実施形態に係る半導体チップ１０１のテストの際のプロ－ビングを示す模式図である。 第３の実施形態に係る半導体ウェハ２０１を示す拡大平面図である。
　以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。
　まず、図１を参照して、本発明の第１の実施形態に係る半導体ウェハ２０１の概略構成について説明する。
　ここでは半導体ウェハ２０１として、メモリチップが形成された半導体ウェハ２０１が例示されている。
　図１に示すように、半導体ウェハ２０１は、円板状の形状を有し、回路が形成される製品領域２０５を有する複数の半導体チップ１０１を有している。図１では、矩形の１つ１つが半導体チップ１０１に該当し、格子状に配列されている。
　一方、半導体チップ１０１の間に形成された領域は、隣接する半導体チップ１０１を分離する際に図示しないブレードで切削されて消失するスクライブ領域２０３である。
　なお、詳細は後述するが、図１では、行方向（左右）に隣接する半導体チップ１０１が共通する第１のテスト用配線１０３で接続されており、第１のテスト用配線は半導体チップ１０１の少なくとも一端からスクライブ領域２０３を跨ぐようにして配線されている。 
　半導体チップ１０１は、ここでは半導体メモリ等のメモリチップである。
　次に、図２を参照して半導体チップ１０１の構成について説明する。
　ここでは半導体チップ１０１として、半導体メモリの１つであるＤＲＡＭを例示するが、半導体チップ１０１はＤＲＡＭに限られるものではない。
　図２に示すように、半導体チップ１０１は、複数のメモリ領域１０６と、外部からの入力信号に基づき、メモリ領域１０６を制御する内部回路１０７を有している。
　また、内部回路１０７と第１のテスト用配線１０３は、各々複数のチップの対応するテスト用の信号パッドと共通に接続されている。
　図２では、信号パッドとして、クロック信号パッドＣＬＫ、コマンド信号パッドＣＭＤ、アドレス信号パッドＡＤＤ、及び、データ信号パッドData<n>が含まれている。ここでは、第１のテスト用配線１０３に接続されたこれらのパッドを第１パッド５０１と称す。
　なお図２では、クロック信号パッドＣＬＫ、コマンド信号パッドＣＭＤ、アドレス信号パッドＡＤＤは、１つの半導体チップ１０１について、各々１つずつしか示していないが、実際には、それぞれ複数個のパッドを含んでおり、従って、この夫々に対して第１のテスト用配線１０３が配置されている。
　また、各々の半導体チップ１０１において、第１のテスト用配線１０３と対応する信号パッドとの間には、スイッチ素子としてのＮＭＯＳトランジスタ１０９が配置されている。
　これら複数のＮＭＯＳトランジスタ１０９のゲート端子は、半導体チップ１０１内で第２のテスト用配線１１１に共通に接続されている。
　この第２のテスト用配線１１１は、図３に示すように、テスト用チップセレクトパッド（TCS_n）に接続されている。ここでは、テスト用チップセレクトパッドを第２パッド５０３と称す。
　即ち、ある１つの半導体チップ１０１に着目すると、第１のテスト用配線１０３が自身の信号パッドと他の半導体チップ１０１の信号パッドとを接続するために、自チップのエッジを通過してスクライブ領域２０３まで延伸しているのに対し、第２のテスト用配線１１１は、自チップの複数のスイッチ素子に接続されるのみであり、自チップのエッジ部までは延伸していない（チップ内部にのみ形成されている）。
　このように、半導体ウェハ２０１では、第１のテスト用配線１０３と信号パッドとの間に配置されたスイッチ素子のオンオフを制御する第２のテスト用配線１１１をそれぞれの半導体チップ１０１に個別に設けることで、テスト時に不良が検出された半導体チップ１０１をテスト系から個別に除外することが可能となる。
　あるいは、逆に、半導体ウェハ２０１中の任意の半導体チップ１０１の１つのみを選択的にテストすることも可能となる。
　なお、半導体チップ１０１には、第１パッド５０１および第２パッド５０３とは別に、テスト時の電源供給に用いられる電源パッドＶＤＤ、ＶＳＳが設けられている。
　次に、図３および図４を参照して半導体チップ１０１の回路構成について、より詳細に説明する。
　図３に示すように、半導体チップ１０１のメモリ領域１０６は複数のメモリバンクを有するメモリセルアレイ１３を有している。複数のメモリバンクは、各々、複数のワード線ＷＬ、複数のビット線ＢＬ、及び、複数のメモリセル１１を含む。半導体チップ１０１はさらに、内部コマンド及びテスト信号に応じてメモリセルアレイ１３と外部とのデータのやり取りを制御する回路である、リード／ライト動作制御部１５を有している。
　また、リード／ライト動作制御部１５にはクロック信号パッドＣＬＫ、コマンド信号パッドＣＭＤ、アドレス信号パッドＡＤＤ、及び、データ信号パッドData<n>を介してこれらの信号が入力されるようになっており、前述のように、第２のテスト用配線１１１に接続されたＮＭＯＳトランジスタ１０９をスイッチ素子として、これらの信号が選択的に入力される。
　なお、図３では２つの半導体チップ１０１のみを図示しているが、他の半導体チップ１０１の構造も同様である。
　また、図４に示すように、半導体チップ１０１の外周には、ダイシング時のダメージ等から発生するクラックに起因する水分進入を防止するため、スクライブ領域２０３と製品領域２０５の間に、メタル層によるガードリング領域２０７を設けられている。
　一方で、前述のように、半導体ウェハ２０１は、行方向（左右）に隣接する半導体チップ１０１が共通する第１のテスト用配線１０３で接続されているため、第１のテスト用配線１０３において、ガードリング領域２０７と平面状の位置が重なる部分は、図４に示すように、ガードリング領域２０７よりも更に下層の配線を使用して半導体チップ１０１同士を接続するように構成されている。
　この第１のテスト用配線１０３は、ダイシング時にスクライブ領域２０３と共に分断されるため、この際に、信号線同士のショート等が発生する可能性があるが、たとえショートが発生したとしても、テスト用チップセレクトパッド（TCS_n）から制御信号が入力されない限りは、ＮＭＯＳトランジスタ１０９が導通せず、第１のテスト用配線１０３と半導体チップ１０１内のＰＡＤ（クロック信号パッドＣＬＫ、コマンド信号パッドＣＭＤ、アドレス信号パッドＡＤＤ、及び、データ信号パッドData<n>等）同士は導通しないため、スクライビングが半導体チップ１０１内の動作に影響を与えることはない。 
　以上が半導体チップ１０１の回路構成の説明である。
　次に、半導体ウェハ２０１のテスト方法について図５および図６を参照して説明する。
　まず、半導体ウェハ２０１のテストに用いられるテスト系について、図５を参照して簡単に説明する。
　図５に示すように、テスト系３００は、半導体ウェハをテストするテスタ３０１と、テスタ３０１とウェハを接続するためのプローブカード３０３を有している。
　具体的には、テスタ３０１は、各種テスト信号、電源等の供給源であり、これらをプローブカードを介して半導体ウェハ２０１に供給するとともに、半導体ウェハ２０１から供給されるテスト信号をプローブカード３０３を介して受け取ることにより、半導体ウェハのテストを行う。
　プローブカード３０３は、テスタ３０１と半導体ウェハ２０１とを電気的に接続するための複数のプローブ（探針）を含むカードであり、後述するように、これらのプローブのそれぞれを半導体ウェハ２０１の対応するパッドに接触させることで、半導体ウェハ２０１に各種テスト信号、電源等が供給されテストが実行される。
　なお、図５では、第１のテスト用配線１０３で共通接続された１群の半導体チップ１０１に対してテストを行うためのプローブの種類を示している。具体的には、テストチップセレクト用のプローブ及び電源用のプローブについては、１群のチップの各々に対応して配置される。一方で、クロック、コマンド、アドレス、及び、データの各テスト信号用のプローブは、１群のチップに共通、即ち、１つのチップ分に対応するものだけが配置される（詳細は後述）。
　次に、テスト系３００を用いたテストの際のプロービングの一例について、図６を参照して簡単に説明する。
　まず、半導体ウェハ２０１を図示しないステージ等に搭載し、プローブカードのプローブ３０５と、対応する半導体ウェハ２０１上のパッドの水平位置を合わせるようにステージを相対移動させ、次いでステージを垂直方向に相対移動することにより、パッドとプローブ３０５を接触（タッチダウン）させる。
　ここで、図６に示すように、テストチップセレクトパッド（TCS_n）及び電源パッドＶＤＤ、ＶＳＳには、テストを行う半導体チップ１０１に個別にプローブ３０５を接触させる必要がある。
　一方で、クロック信号パッドＣＬＫ、コマンド信号パッドＣＭＤ、アドレス信号パッドＡＤＤ、及び、データ信号パッドData<n>は（ＮＭＯＳトランジスタ１０９を介して）共通する第１のテスト用配線１０３で接続されているため、共通接続された半導体チップ１０１のうちの１つのチップ（図６では左側の半導体チップ１０１）のパッドにプローブ３０５を接触させれば、他の半導体チップ１０１（図６では右側の半導体チップ１０１）のパッドと導通させることができる。
　即ち、１つのチップのパッドを介して、共通する第１のテスト用配線１０３で接続された他の半導体チップ１０１のテストを行うことができ、これにより、全てのチップの全てのパッドにプローブ３０５を接触させる場合と比べて、テストに必要なプローブの本数を少なくすることができ、かつ一度のタッチダウンで共通接続された複数の半導体チップのテストを行うことができる。
　この状態で、テスタ３０１から、各種テスト信号、電源等をプローブカードを介して半導体ウェハ２０１に供給して、テスタ３０１が指定した所定の半導体チップ１０１のテストを行う。
　この際、ショート試験のような項目は全ての半導体チップ１０１のテストチップセレクトパッド（TCS_n）をオンさせて全チップを接続して検査し、異常値が観測された場合のみ、テストチップセレクトパッド（TCS_n）を制御して探索する事により、不良のある半導体チップ１０１が少ない場合は一括での検査が可能となる。
　一方、アドレス信号のような入力信号についても全チップを接続して入力し、出力判定のみテストチップセレクトパッド（TCS_n）により、テスト対象である半導体チップ１０１を選択しながら検査する事により、テスト時間を大幅に短縮できる。
　このように、第１の実施形態によれば、半導体ウェハ２０１は、内部に第１パッド５０１を有する複数の半導体チップ１０１と、複数の半導体チップ１０１の第１パッド５０１に共通接続された第１のテスト用配線１０３と、各々が半導体ウェハ２０１の内部のパッドのうちの対応する１つと第１のテスト用配線１０３のうちの対応する１つとの間に接続された複数のＮＭＯＳトランジスタ１０９と、第２パッド５０３と、第２パッド５０３をＮＭＯＳトランジスタ１０９のゲートに共通に接続し、半導体チップ１０１の内側に配置された第２のテスト用配線１１１を有する。
　そのため、第１パッド５０１は、共通接続された半導体チップ１０１のうちの１つのチップのパッドにプローブ３０５を接触させれば、他の半導体チップ１０１のパッドと導通させることができ、全てのチップの全てのパッドにプローブ３０５を接触させる場合と比べて、テストに必要なプローブ３０５の本数を少なくすることができ、かつ一度のタッチダウンで共通接続された複数の半導体チップのテストを行うことができる。
　また、第１の実施形態によれば、第１のテスト用配線１０３を複数の半導体チップ１０１で共通接続しているが、第２のテスト用配線１１１はチップ内部にのみ形成されている。
　そのため、半導体ウェハ２０１は、個々の半導体チップ１０１の第２のテスト用配線１１１の不良が他の半導体チップ１０１に影響しないため、半導体チップ１０１の信号配線を共通化する場合であっても、検査をする際の自由度の低下が生じない。
　次に、第２の実施形態について、図７を参照して説明する。
　第２の実施形態は、第１の実施形態において、テストの際に、複数のチップに分散してプローブ３０５が接触されるようにしたものである。
　なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。
　図７に示すように、第２の実施形態に係る半導体ウェハ２０１をテストする際には、１つの半導体チップ１０１にクロック信号パッドＣＬＫ、コマンド信号パッドＣＭＤ、アドレス信号パッドＡＤＤ、及び、データ信号パッドData<n>に対応するプローブ３０５の全てをタッチダウンするのではなく、複数の半導体チップ１０１に分散してプローブ３０５を接触させている。
　具体的には、図７では、クロック信号パッドＣＬＫ、アドレス信号パッドＡＤＤ、およびデータ信号パッドData<n>の一部（ここではData<０>）については左側の半導体チップ１０１にプロービングをしており、コマンド信号パッドＣＭＤとデータ信号パッドの一部（ここではData<１>）については右側の半導体チップ１０１にプロービングをしている。
　このように、第１パッド５０１へのプロービングは必ずしも１つのチップに集中させる必要はなく、複数の半導体チップを選択して、プロービングを分散させてもよい。
　このようにプロービングを行うことにより、第１の実施形態と比較してプローブ３０５の局所的な密度の集中を緩和することができる。
　このように、第２の実施形態によれば、半導体ウェハ２０１は、内部に第１パッド５０１を有する複数の半導体チップ１０１と、複数の半導体チップ１０１のパッドに共通接続された第１のテスト用配線１０３と、各々が半導体ウェハ２０１の内部のパッドのうちの対応する１つと第１のテスト用配線１０３のうちの対応する１つとの間に接続された複数のＮＭＯＳトランジスタ１０９と、第２パッド５０３と、第２パッド５０３をＮＭＯＳトランジスタ１０９のゲートに共通に接続し、半導体チップ１０１の内側に配置された第２のテスト用配線１１１と、を有する。 
　従って、第１の実施形態と同様の効果を奏する。
　また、第２の実施形態によれば、テストの際に、複数のチップに分散してプローブ３０５が第１パッド５０１に接触されるようにしている。
　そのため、第１の実施形態と比較してプローブ３０５の局所的な密度の集中を緩和することができる。
　次に第３の実施形態について、図８を参照して説明する。
　第３の実施形態は、第１の実施形態において、行方向の半導体チップ１０１だけでなく、列方向の半導体チップ１０１も第１のテスト用配線１０３で共通接続したものである。
　なお、第３の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、主に第１の実施形態と異なる部分について説明する。
　図８に示すように、第３の実施形態に係る半導体ウェハ２０１は、行方向の半導体チップ１０１だけでなく、列方向の半導体チップ１０１も第１のテスト用配線１０３で共通接続されている。
　このように、第１のテスト用配線１０３で共通接続される半導体チップ１０１は、行方向に限定されるものではなく、列方向でもよく、このように構成することで、より多くの半導体チップ１０１を同時にテストすることができる。
　このように、第３の実施形態によれば、半導体ウェハ２０１は、内部に第１パッド５０１を有する複数の半導体チップ１０１と、複数の半導体チップ１０１の第１パッド５０１に共通接続された第１のテスト用配線１０３と、各々が半導体ウェハ２０１の内部のパッドのうちの対応する１つと第１のテスト用配線１０３のうちの対応する１つとの間に接続された複数のＮＭＯＳトランジスタ１０９と、第２パッド５０３と、第２パッド５０３をＮＭＯＳトランジスタ１０９のゲートに共通に接続し、半導体チップ１０１の内側に配置された第２のテスト用配線１１１を有する。 
　従って、第１の実施形態と同様の効果を奏する。
　また、第３の実施形態に係る半導体ウェハ２０１は、行方向の半導体チップ１０１だけでなく、列方向の半導体チップ１０１も第１のテスト用配線１０３で共通接続されている。
　そのため、第１の実施形態と比較して、より多くの半導体チップ１０１を同時にテストすることができる。
　以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
　本出願は、２０１２年９月２０日に出願された、日本国特許出願第２０１２－２０６６３１号からの優先権を基礎として、その利益を主張するものであり、その開示はここに全体として参考文献として取り込む。
１１　　　：メモリセル
１３　　　：メモリセルアレイ
１５　　　：リード／ライト動作制御部
１０１　　：半導体チップ
１０３　　：第１のテスト用配線
１０６　　：メモリ領域
１０７　　：内部回路
１０９　　：ＮＭＯＳトランジスタ
１１１　　：第２のテスト用配線
２０１　　：半導体ウェハ
２０３　　：スクライブ領域
２０５　　：製品領域
２０７　　：ガードリング領域
３００　　：テスト系
３０１　　：テスタ
３０３　　：プローブカード
３０５　　：プローブ
５０１　　：第１パッド
５０３　　：第２パッド
ＡＤＤ　　：アドレス信号パッド
ＢＬ　　　：ビット線
ＣＬＫ　　：クロック信号パッド
ＣＭＤ　　：コマンド信号パッド
TCS_n　　 ：テストチップセレクトパッド
ＶＤＤ　　：電源パッド
ＷＬ　　　：ワード線

Claims (15)

  1. 　半導体チップと、
    　前記半導体チップに形成された内部回路と、
    　前記内部回路に接続された複数の第１のパッドと、
    　前記複数の第１のパッドのうちの対応する１つに接続され、少なくとも一端が前記半導体チップの１つのエッジまで延伸される複数の第１のテスト用配線と、
    　各々が前記複数の第１のパッドのうちの対応する１つと前記複数の第１のテスト用配線のうちの対応する１つとの間に接続された複数のスイッチ回路と、
    　第２のパッドと、
    　前記第２のパッドを前記複数のスイッチ回路の制御回路に共通に接続し、前記半導体チップの前記１つのエッジの内側に配置された第２のテスト用配線と、
    を備える半導体装置。
  2. 　複数の前記スイッチ回路はトランジスタであり、
    　前記トランジスタのゲートは前記第２のテスト用配線に共通に接続される、請求項１記載の半導体装置。
  3. 　前記第１のパッドは、クロック信号パッド、コマンド信号パッド、アドレス信号パッド、及びデータ信号パッドの少なくとも１つを有し、
    　前記第２のパッドは、テストチップセレクトパッドを有する、請求項１または２に記載の半導体装置。
  4. 　前記半導体チップの外周に設けられたガードリングを有し、
    　前記第１のテスト用配線は、前記ガードリングの下層に設けられる、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　複数の半導体チップと、
    　複数の前記半導体チップを接続するように形成された第１のテスト用配線と、
    　を有し、
    　複数の前記半導体チップは、
    　内部回路と、
    　前記内部回路に接続された複数の第１のパッドと、
    　各々が前記複数の第１のパッドのうちの対応する１つと前記複数の第１のテスト用配線のうちの対応する１つとの間に接続された複数のスイッチ回路と、
    　第２のパッドと、
    　前記第２のパッドを前記複数のスイッチ回路の制御回路に共通に接続する第２のテスト用配線を有する、半導体ウェハ。
  6. 　複数の前記スイッチ回路はトランジスタであり、
    　前記トランジスタのゲートは前記第２のテスト用配線に共通に接続される、請求項５記載の半導体ウェハ。
  7. 　前記第１のパッドは、クロック信号パッド、コマンド信号パッド、アドレス信号パッド、及びデータ信号パッドの少なくとも１つを有し、
    　前記第２のパッドは、テストチップセレクトパッドを有する、請求項５または６に記載の半導体ウェハ。
  8. 　隣接する前記半導体チップの間に設けられ、前記半導体チップを個片化する際に切断されるスクライブ領域を有し、
    　前記第１のテスト用配線は、スクライブ領域に跨って設けられている、請求項５～７のいずれか一項に記載の半導体ウェハ。
  9. 　前記半導体チップの外周に設けられたガードリングを有し、
    　前記第１のテスト用配線は、前記ガードリングの下層に設けられる、請求項５～８のいずれか一項に記載の半導体ウェハ。
  10. 　前記半導体チップは格子状に配列され、
    　前記第１のテスト用配線は、行方向に隣接する前記半導体チップを接続するように形成されている、請求項５～９のいずれか一項に記載の半導体ウェハ。
  11. 　前記第１のテスト用配線は、列方向に隣接する前記半導体チップをも接続するように形成されている、請求項１０に記載の半導体ウェハ。
  12. 　内部回路を有する複数の半導体チップと、
    　複数の前記半導体チップに跨って形成された第１のテスト用配線と、
    　を有し、
    　複数の前記半導体チップは、
    　前記内部回路に接続された複数の第１のパッドと、
    　前記複数の第１のパッドのうちの対応する１つに接続され、少なくとも一端が前記半導体チップの１つのエッジまで延伸される複数の第１のテスト用配線と、
    　各々が前記複数の第１のパッドのうちの対応する１つと前記複数の第１のテスト用配線のうちの対応する１つとの間に接続された複数のスイッチ回路と、
    　第２のパッドと、
    　前記第２のパッドを前記複数のスイッチ回路の制御回路に共通に接続し、前記半導体チップの前記１つのエッジの内側に配置された第２のテスト用配線と、
    　を備える半導体ウェハの前記第２のパッドに検査プローブを接触させ、前記第２のパッドの前記複数のスイッチ回路をＯＮにし、前記複数の第１のパッドに前記検査プローブを接触させることにより前記内部回路の試験を行う、半導体ウェハの試験方法。
  13. 　前記第１のパッドのうち、複数の前記半導体チップに共通するものの少なくとも１つに検査用プローブを接触させることにより前記内部回路の試験を行う、請求項１２記載の半導体ウェハの試験方法。
  14. 　複数の前記半導体チップのうちの１つを選択して前記第１のパッドに検査用プローブを接触させることにより前記内部回路の試験を行う、請求項１３に記載の半導体ウェハの試験方法。
  15. 　複数の前記半導体チップのうちの複数を選択して、共通する前記第１のパッドに検査用プローブを接触させることにより前記内部回路の試験を行う、請求項１３に記載の半導体ウェハの試験方法。
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