JPH0969546A - 半導体ウェハーの試験方法および半導体ウェハー - Google Patents

Abstract

(57)【要約】 【課題】 半導体ウェハーの試験方法に関し，ウェハー
レベルの試験を簡単な構成で効率良く行うことを目的と
する。 【解決手段】 半導体ウェハーに形成された複数の半導
体チップ配列の列方向の半導体チップに対して列単位に
電源を供給する電源線と，行方向の半導体チップに対し
て行単位に接地する接地線とを設け，不良半導体チップ
を含む行の接地線を選択しない状態で全ての電源線を選
択して半導体チップを試験し，次に，不良半導体チップ
を含む行のうちの一つの行および選択した行に含まれる
良品の半導体チップに接続される電源線を選択して半導
体チップを試験する処理を，不良半導体チップを含む全
ての接地線について順次に行う構成をもつ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体ウェハーの試
験方法および半導体ウェハーに関するものである。

【０００２】半導体ウェハーは恒温槽において加速度試
験をする。この加速度試験はバーンイン試験と言われ，
半導体ウェハーを通常使用される温度より高い温度に保
持し，通常使用されるより高い電圧を一定時間加え続け
て不良を生じる半導体チップを見つけ出すものである。

【０００３】このようなウェハーレベルの試験ではウェ
ハー上の各半導体チップに対して共通の電源線により電
源供給をしているので，半導体チップに電源線の短絡故
障があると測定系の電源線が短絡し，不良半導体チップ
だけでなく他の半導体チップに対する電源供給ができな
くなる。このような障害を回避するために従来より様々
な方法が考えられている。

【０００４】

【従来の技術】図６は半導体チップの形成された従来の
半導体ウェハーである。図６において，１１０は半導体
ウェハーである。

【０００５】１１１は半導体チップであって，半導体ウ
ェハー１１０に形成されたものである。１３１は電源入
力端子であって，半導体ウェハー試験用の電源入力端子
である。

【０００６】１３２は接地端子であって，半導体ウェハ
ー試験用の接地端子である。１３３は電源線である。１
３４は接地線である。

【０００７】１４０は分割領域であって，半導体チップ
１１１を個々に分割する領域である。図６において，試
験用の電源線１３３，接地線１３４はそれぞれ分割領域
１４０に形成されている。また，電源線１３３，接地線
１３４はそれぞれ各半導体チップ１１１を並列接続して
いる。

【０００８】図７は従来の半導体ウェハーのバーンイン
試験方法の説明図である。図７において，１０５は恒温
槽である。

【０００９】１０６は測定装置である。１０７は接続線
であって，半導体チップに電源を供給する電源線，信号
の伝送を行う信号線等である。

【００１０】１１０は半導体ウェハーであって複数の半
導体チップを形成されているものである。１１１は半導
体チップである。

【００１１】１１２はパッドであって，半導体チップの
電極である。１２１はプローブカードであって，半導体
チップ１１１のパッド１１２の位置に対応してバンプ１
２２を備えるものである。プローブカード１２１は柔軟
な絶縁性の材料に電源線，接地線，信号線を設け，バン
プ１２２と接続線１０７を接続する。

【００１２】１２２はバンプであって，プローブカード
にハンダ等で形成した電極である。図７により従来のバ
ーンイン試験方法について説明する。半導体ウェハー１
１０の各半導体チップ１１１のパッド１１２の配置に合
わせてバンプ１２２を持つプローブカード１２１を作成
する。

【００１３】プローブカード１２１と半導体ウェハー１
１０を圧接し，半導体ウェハー１１０の各パッド１１２
とプローブカード１２１の各バンプ１２２を接触させ，
半導体ウェハー１１０とプローブカード１２１を恒温槽
１０５にセットする。

【００１４】測定装置１０６からプローブカード１２１
に接続線１０７を介して電源を供給する。また，接続線
１０７を介して，測定装置１０６と各半導体チップ１１
１の間で信号の伝送を行い，測定装置１０６は受け取っ
た信号を解析して半導体チップ１１１の良，不良を判定
する。試験の間，恒温槽１０５は通常の使用温度より高
温にし，印加電圧も通常の使用電圧より高くして，長時
間加え続けて加速度試験する。このようにして，故障を
生じる不良半導体チップを検出し，製品として出荷され
る前に除去することができる。

【００１５】このようなバーンイン試験において，前記
の問題点を解消するために従来は次のような方法が採ら
れていた。 半導体ウェハーの半導体チップ毎にスイッチ素子を
設けておき外部から電源の投入と切断を個別にできるよ
うにする。また，半導体チップ毎にヒューズが埋め込ま
れていてバーンイン試験中に半導体チップに電源ショー
トが生じた場合にはその半導体チップのヒューズに過電
流が流れてヒューズが切断し，電源が印加されなくなる
ようにする（特開昭６１−８７３４９号公報等参照）。

【００１６】 半導体チップ毎にヒューズを付けてお
き，ウェハーレベルの試験前にチップの電源ショートが
わかっている場合には，ヒューズに電流を流して切断
し，ウェハー試験中に電源ショートを生じた場合には自
動的にヒューズの切断が行われるようし，バーンイン試
験が中断されることのないようにする（特開平６−５６
７７号公報等参照）。

【００１７】 ウェハーレベルの試験前に不良が判明
している半導体チップに対してはプローブカードのバン
プを最初から形成しないでおき，バーンイン試験におい
て不良半導体チップと測定装置との接続を最初からとら
ないようにする（特開平５−２１１２１９号公報等参
照）。

【００１８】

【発明が解決しようとする課題】従来の方法は，スイ
ッチ素子としてトランジスタを形成する必要があり，そ
のトランジスタは半導体チップの回路に電源電流を供給
できる程度の大きさを必要とするので形状を大きくする
必要ある。スイッチ素子は半導体ウェハーのスクライブ
領域上に形成できるが，そのためにはスクライブライン
の幅を広くしなければならず半導体ウェハーに形成する
半導体チップの大きさもしくは数に影響をあたえてい
た。

【００１９】従来の方法も，ヒューズにある程度の大
きい電流を流さなければならないのでヒューズのサイズ
を大きくする必要があった。さらに，従来の方法，
に共通する問題点は，個々の製品として使用する電源パ
ッドをウェハーレベルの試験の際に使用する電源パッド
として使用する場合には，チップ内部にヒューズ素子あ
るいはスイッチ用のトランジスタを形成しなければなら
ないためチップサイズが大きくなることがある。あるい
は，ウェハーレベルの試験の際に使用する電源パッドと
個々の製品として使用する電源パッドとを別のものとし
ても製品のパッケージに組み込むならば，必要な電源パ
ッド数よりも多くの電源パッドを必要とし，チップサイ
ズを大きくせざる得なくなる。また，前述したように半
導体チップ領域でない部分に電源パット等を配置する場
合にはスクライブライン上に電源パッドとヒューズ素子
を配置する必要があり，この場合にはスクライブ領域と
して確保する部分の大きさが大きくなり，ウェハーの利
用効率が悪化する。

【００２０】従来の方法は，プローブカードにバンプ
を形成するかしないかでウェハー中の被測定チップに接
続するかしないかを決めることができるので，電源ショ
ート以外に共通信号線のショートによる影響も回避でき
る。しかし，プローブカードのバンプの形成を被測定ウ
ェハー毎に行うので半導体ウェハー毎に不良半導体チッ
プに対応したバンプを備えるプローブカードを用意し，
半導体ウェハー毎にプローブカードを取り替える必要が
あるので試験効率の点から得策ではない。

【００２１】上記方法以外に，不良半導体チップのパッ
ドの形状を大きく変形させてプローブカードのバンプと
コンタクトできないようにする方法もあるが，パッドを
変形させる機械的な過程を含めた処理工程を設計する必
要があり，パッドの変形も機械的精度が要求される等で
有効な方法ではない。

【００２２】本発明は，ウェハーレベルの試験を簡単な
構成で効率良く行うことのできる半導体ウェハーの試験
方法および半導体ウェハーを提供することを目的とす
る。

【００２３】

【課題を解決するための手段】本発明は，不良半導体チ
ップの位置が予め求められている半導体ウェハーにおけ
る複数の半導体チップを一括試験するウェハーレベルの
試験方法において，半導体ウェハーに形成された複数の
半導体チップ配列の列方向の半導体チップに対して列単
位に電源を供給する電源線と，行方向の半導体チップに
対して行単位に接地する接地線とを設け，電源線を選択
する電源線選択部と接地線を選択する接地線選択部と，
電源線に電源を供給する電源部と，各半導体チップに試
験信号を発生し，半導体チップから試験結果の信号を受
け取る測定部と，電源線選択部と接地線選択部の電源線
と接地線を選択する選択制御部とを備え，選択制御部は
不良半導体チップを含む行の接地線を選択しない状態で
各電源線を選択して半導体チップを試験し，次に，不良
半導体チップを含む行のうちの一つの行および選択した
行に含まれる良品の半導体チップに接続される電源線を
選択して行う半導体チップの試験を不良半導体チップを
含む全ての接地線について順次に行う構成をもつ。

【００２４】図１は本発明の基本構成を示す。図１にお
いて，１は半導体ウェハーである。

【００２５】２は試験装置である。半導体ウェハー１に
おいて，Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３，Ｃ１，
Ｃ２，Ｃ３は半導体チップである。

【００２６】Ｓ１は半導体チップＡ１，Ａ２，Ａ３の行
の各半導体チップを接地する接地線の接地端子である。
Ｓ２は半導体チップＢ１，Ｂ２，Ｂ３の行の各半導体チ
ップを接地する接地線の接地端子である。

【００２７】Ｓ３は半導体チップＣ１，Ｃ３，Ｃ３の行
の各半導体チップを接地する接地線の接地端子である。
Ｖ１は半導体チップＡ１，Ｂ１，Ｃ１の列の各半導体チ
ップに電源を入力する電源線の入力端子である。

【００２８】Ｖ２は半導体チップＡ２，Ｂ２，Ｃ２の列
の各半導体チップに電源を入力する電源線の入力端子で
ある。Ｖ３は半導体チップＡ３，Ｂ３，Ｃ３の列の各半
導体チップに電源を入力する電源線の入力端子である。

【００２９】接地端子Ｓ１，Ｓ２，Ｓ３に接続される接
地線をそれぞれ接地線Ｓ１，Ｓ２，Ｓ３と表すことにす
る。また，電源入力端子Ｖ１，Ｖ２，Ｖ３に接続される
電源線をそれぞれ電源線Ｖ１，Ｖ２，Ｖ３と表すものと
する。

【００３０】５１は接地線選択部であって，接地端子Ｓ
１，Ｓ２，Ｓ３を選択するものである。５２は電源線選
択部であって，電源入力端子Ｖ１，Ｖ２，Ｖ３を選択す
るものである。

【００３１】５３は選択制御部であって，接地線選択部
５１の接地線の選択，および電源線選択部５２の電源の
選択制御をするものである。５４は電源部であって，電
源入力端子Ｖ１，Ｖ２，Ｖ３に電源を供給するものであ
る。

【００３２】５５は測定部であって，各半導体チップ
（Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３，Ｃ１，Ｃ２，
Ｃ３）に試験用の制御信号，データ等を入力し，各半導
体チップから出力される試験結果の信号を入力して解析
するものである。

【００３３】５６は出力部であって，試験結果を外部に
出力するものである。なお，図１において，試験装置２
と半導体ウェハー１との接続はプローブカード等の試験
用電極部材を介して行うが，プローブカードは図示を省
略している。また，各半導体チップの電源電極，接地電
極，信号電極等は図示を省略している。

【００３４】図１の本発明の基本構成の動作を説明す
る。図１において，例えば，半導体チップＡ３と半導体
チップＢ２に電源ショートの故障があるとする。

【００３５】選択制御部５３は接地線選択部５１を制御
して，不良半導体チップを含まない行の接地線Ｓ３を選
択する。また，電源線選択部５２を制御して各列の電源
線Ｖ１，Ｖ２，Ｖ３を選択して，電源線Ｖ１，Ｖ２，Ｖ
３に電源部５４から電源を供給する。

【００３６】そして，測定部５５より試験用の信号，デ
ータを送る。その結果，半導体チップＣ１，Ｃ２，Ｃ３
が試験される。次に，選択制御部５３は接地線選択部５
１を制御して不良半導体チップＡ３，Ｂ２含む接地線Ｓ
１，Ｓ２のいずれか一つを選択する。例えば，接地線Ｓ
１を選択したとする。さらに，選択制御部５３は電源線
選択部５２を制御して接地線Ｓ１に接続される良品の半
導体チップＡ１，Ａ２に接続する電源線Ｖ１，Ｖ２を選
択する。その結果，半導体チップＡ１，Ａ２が試験され
る。

【００３７】次に，選択制御部５３は接地線選択部５１
を制御して接地線Ｓ２を選択する。そして，選択制御部
５３は電源線選択部５２を制御して接地線Ｓ２に接続さ
れる良品の半導体チップＢ１，Ｂ３に接続する電源線Ｖ
１，Ｖ３を選択する。その結果，半導体チップＢ１，Ｂ
３が試験される。

【００３８】以上のようにして，ウェハーレベルの試験
において電源ショートのある不良半導体チップに電源を
供給することなく，良品の半導体チップを全て検査する
ことができる。

【００３９】本発明によれば，半導体ウェハーにウェハ
ーレべルの試験用のスイッチ素子，ヒューズ等を設ける
ことなくウェハーレベルの試験を能率的にすることがで
きる。また，不良半導体チップの配置に応じた特別のプ
ローブカード等を作成する必要もなく，簡単な方法でウ
ェハーレベルの試験を確実に行うことができるようにな
る。

【００４０】

【発明の実施の形態】図２は，本発明の半導体ウェハー
の実施例である。図２において，１は半導体ウェハーで
ある。

【００４１】Ａ１，Ａ２，Ａ３は接地線の共通な行方向
の半導体チップである。Ｂ１，Ｂ２，Ｂ３，Ｂ４は接地
線の共通な行方向の半導体チップである。Ｃ１，Ｃ２，
Ｃ３，Ｃ４は接地線の共通な行方向の半導体チップであ
る。

【００４２】Ｄ１，Ｄ２，Ｄ３，Ｄ４は接地線の共通な
行方向の半導体チップである。Ｅ１，Ｅ２，Ｅ３は接地
線の共通な行方向の半導体チップである。各半導体チッ
プにおいて，Ａ１，Ｂ１，Ｃ１，Ｄ１，Ｅ１は電源線の
共通な列方向の半導体チップである。

【００４３】Ａ２，Ｂ２，Ｃ２，Ｄ２，Ｅ２は電源線の
共通な列方向の半導体チップである。Ａ３，Ｂ３，Ｃ
３，Ｄ３，Ｅ３は電源線の共通な列方向の半導体チップ
である。

【００４４】Ｂ４，Ｃ４，Ｄ４，は電源線の共通な列方
向の半導体チップである。Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ
５は接地端子であって，それぞれ接地線Ｓ１，接地線Ｓ
２，接地線Ｓ３，接地線Ｓ４，接地線Ｓ５に接続される
ものである。

【００４５】Ｖ１，Ｖ２，Ｖ３，Ｖ４は電源入力端子で
あって，それぞれ電源線Ｖ１，Ｖ２，Ｖ３，Ｖ４に接続
されるものである。本発明の半導体ウェハーは各半導体
チップをマトリックスと見て，行方向の半導体チップを
行毎に共通接続し，列方向の半導体チップを列毎に共通
接続する。そして，その一方，例えば行方向を接地線，
列方向を電源線とする。また，各半導体チップには，信
号線と電源線が接続される。

【００４６】図３は本発明の試験装置の実施例である。
図３において，６１は試験装置である。

【００４７】６２は制御部である。６３は選択処理部で
あって，不良半導体チップの位置情報に基づいて電源
線，接地線を選択するものである。

【００４８】６４は不良半導体チップ情報保持部であっ
て，不良半導体チップの位置情報を保持するものであ
る。６５は選択実行部であって，不良半導体チップの位
置情報に基づいて接地線，電源線の選択処理を実行する
ものである。

【００４９】６６は電源線選択部であって，電源線を選
択するものである。６７は接地線選択部であって，接地
線を選択するものである。６８は電源部であって，半導
体チップに電源を供給するものである。

【００５０】６９は試験信号生成部であって，試験信号
（データ）を生成するものである。７０は信号解析部で
あって，各半導体チップから送られてくる試験結果の信
号を受け取って，半導体チップの特性を解析するもので
ある。バーンイン試験であれば，バーンイン試験中に不
良となった半導体チップを検出する等の処理をするもの
である。

【００５１】７１は信号入出力部であって，プローブカ
ードへ信号を出力し，プローブカードから送られてくる
テスト結果の信号を入力するものである。７２はプロー
ブカードである。

【００５２】Ｖ１’，Ｖ２’，Ｖ３’，Ｖ４’，Ｖ５’
はプローブカード７２の電源供給端子である。Ｓ１’，
Ｓ２’，Ｓ３’，Ｓ４’，Ｓ５’はプローブカード７２
の接地端子である。

【００５３】Ｄ１’，Ｄ２’・・・はそれぞれ制御信
号，データの入力端子である。それらの入力端子は半導
体チップの信号線の電極に接続するプローブカードの内
部電極（図示ぜす）に接続されている。

【００５４】図３の構成の動作は後述する。図４ (a)は
本発明の半導体ウェハーの半導体チップ，接地線，電源
線の関係をモデル的に表したものである。

【００５５】Ａ２，Ａ３，Ａ４は行方向の半導体チップ
であり，共通の接地線Ｓ１により接続されるものであ
る。Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５は行方向の半導体チ
ップであり，共通の接地線Ｓ２により接続されるもので
ある。

【００５６】Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は行方向の
半導体チップであり，共通の接地線Ｓ３により接続され
るものである。Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５は行方向
の半導体チップであり，共通の接地線Ｓ４により接続さ
れるものである。

【００５７】Ｅ２，Ｅ３，Ｅ４は行方向の半導体チップ
であり，共通接の地線Ｓ４により接続されるものであ
る。Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は接地端子であっ
て，それぞれ接地線Ｓ１，接地線Ｓ２，接地線Ｓ３，接
地線Ｓ４，接地線Ｓ５に接続されるものである。

【００５８】Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５は電源入力
端子であって，それぞれ列方向の半導体チップを共通に
接続する電源線Ｖ１，電源線Ｖ２，電源線Ｖ３，電源線
Ｖ４，電源線Ｖ５に接続されるものである。

【００５９】図４ (b)は半導体チップの電極配置の例を
示す。９１は半導体チップである。９２は電源パッドで
あり，電源線Ｖに接続される。

【００６０】９３は接地パッドであり，接地線Ｓに接続
される。９４は信号パッドであり，プローブカードのバ
ンプに接続される。Ｓは接地線である。

【００６１】Ｖは電源線である。図３の本発明の試験装
置の動作を，図４を参照して説明する。図４ (a)の半導
体ウェハーにおいて，半導体チップＢ１，Ｂ４，Ｂ５，
Ｃ１，Ｃ４に電源ショートの不良があるとする。

【００６２】図３において，不良半導体チップ情報保持
部６４に，半導体チップＢ１，Ｂ４，Ｂ５，Ｃ１，Ｃ４
が不良である情報を保持する。選択実行部６５はその不
良半導体チップ情報に基づいて，電源線選択部６６の電
源線の選択処理，および接地線選択部６７の接地線の選
択処理をする。電源線選択部６６は選択実行部６５の指
示に従い選択する電源線のスイッチをオンとする。ま
た，接地線選択部６７は選択実行部６５の指示に従い選
択する接地線のスイッチをオンとする。

【００６３】電源線選択部６６により選択された電源線
に電源部６８から電源が供給され，その電源線に接続さ
れるプローブカード７２の電源入力端子Ｖ１’，Ｖ
２’，Ｖ３’，Ｖ４’，Ｖ５’のうちの選択されたもの
に電源が供給される。プローブカード７２の電源入力端
子はそれぞれ，半導体ウェハーの電源入力端子Ｖ１，Ｖ
２，Ｖ３，Ｖ４，Ｖ５に接続され，選択された電源線に
電源を供給する。同様に，接地線選択部６７は接地線を
選択する。それぞれに接続されるプローブカード７２の
各接地端子を電源部６８に接続する。プローブカード７
２の各接地端子は半導体ウェハーの各接地端子に接続さ
れている。

【００６４】試験信号生成部６９は試験用の制御信号，
データを発生し，信号入出力部７１を介してプローブカ
ード７２の試験用の制御信号，データ等の入力端子Ｄ
１’，Ｄ２’へ伝送され，プローブカード７２の制御信
号入力端子から半導体ウェハーの各半導チップに信号が
伝送される。また，電源線と接地線により選択された半
導体チップにおいて，制御信号とデータと半導体チップ
の動作特性に基づく試験結果の信号がプローブカード７
２を介して信号入出力部７１に伝送され，信号解析部７
０に入力される。

【００６５】図４ (a)の半導体ウェハーにおいて，半導
体チップＢ１，Ｂ４，Ｂ５，Ｃ１，Ｃ４が電源ショート
の不良があるとした場合について図３の本発明の試験装
置の構成の動作を具体的に説明する。

【００６６】 不良半導体チップを含む接地線Ｓ２，
Ｓ３をオフとし，電源線Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５
に電源を供給する。その結果，半導体チップＡ２，Ａ
３，Ａ４，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｅ２，Ｅ
３，Ｅ４が試験される。

【００６７】 次に，Ｓ２をオンとし，Ｓ２に接続さ
れる良品の半導体チップＢ２，Ｂ３を接続する電源線Ｖ
２，Ｖ３をオンとして，試験を行う。その結果，半導体
チップＢ２，Ｂ３が試験される。

【００６８】 次に，Ｓ３をオンとし，Ｓ３に接続さ
れる良品の半導体チップＣ２，Ｃ３，Ｃ５を接続する電
源線Ｖ２，Ｖ３，Ｖ５をオンとして，試験を行う。その
結果，半導体チップＣ２，Ｃ３，Ｃ５が試験される。

【００６９】以上のようにして，半導体ウェハー１の良
品の半導体チップに対してウェハー試験を行うことがで
きる。図５は本発明の試験方法の実施例のアルゴリズム
の例である。

【００７０】Ｓ１ 不良半導体チップを含む行の接地線
を全てオフにする。他の接地線は全てオンとする。 Ｓ２ 全ての列の電源線をオンとする。

【００７１】Ｓ３ 半導体チップを測定する。 Ｓ４ 不良半導体チップを含む測定されてない行の接地
線の一つをオンとする。

【００７２】Ｓ５ 選択した接地線の行に含まれる良品
の半導体チップを接続する全ての電源線をオンとする。 Ｓ６ 半導体チップを測定する。

【００７３】Ｓ７，Ｓ８ 不良半導体チップを含む行の
接地線を全て測定したか判定する。全て終了していなけ
れば測定されていない行の接地線を選択することにより
Ｓ４以降の処理を繰り返す。接地線をすべて選択してい
れば処理を終了する。

【００７４】

【発明の効果】本発明によれば，スイッチ素子，ヒュー
ズ素子等を半導体チップ毎に設けることなく，簡単な構
成でウェハーレベルの試験を行うことができる。そのた
め，半導体チップに電源ショート等の不良があってもバ
ーンイン試験等のウェハー試験を低コストで確実に行う
ことができる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図である。

【図２】本発明の半導体ウェハーの実施例を示す図であ
る。

【図３】本発明の試験装置の実施例を示す図である。

【図４】本発明の半導体ウェハーと半導体チップの実施
例を示す図である。

【図５】本発明の試験方法の実施例のアルゴリズムの例
を示す図である。

【図６】従来の半導体ウェハーを示す図である。

【図７】従来の半導体ウェハーのバーンイン試験方法を
示す図である。

【符号の説明】

１：半導体ウェハー ２：試験装置 ５１：接地線選択部 ５２：電源線選択部 ５３：選択制御部 ５４：電源部 ５５：測定部 ５６：出力部 Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３，Ｃ１，Ｃ２，Ｃ
３：半導体チップ Ｓ１，Ｓ２，Ｓ３：接地端子 Ｖ１，Ｖ２，Ｖ３：電源入力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 不良半導体チップの位置が予め求められ
   ている半導体ウェハーにおける複数の半導体チップを一
   括試験するウェハーレベルの試験方法において，半導体
   ウェハーに形成された複数の半導体チップの縦横の配列
   における一方向を行方向，他の方向を列方向とした時，
   列方向の半導体チップに対して列単位に電源を供給する
   電源線と，行方向の半導体チップに対して行単位に接地
   する接地線とを設け，電源線を選択する電源線選択部と
   接地線を選択する接地線選択部と，電源線に電源を供給
   する電源部と，各半導体チップに試験信号を発生し，半
   導体チップから試験結果の信号を受け取る測定部と，電
   源線選択部と接地線選択部の電源線と接地線を選択する
   選択制御部とを備え，選択制御部は不良半導体チップを
   含む行の接地線を選択しない状態で全ての電源線を選択
   して半導体チップを試験し，次に，不良半導体チップを
   含む行のうちの一つの行および選択した行に含まれる良
   品の半導体チップに接続される電源線を選択して半導体
   チップを試験することを，不良半導体チップを含む全て
   の接地線について順次に行うことを特徴とする半導体ウ
   ェハーの試験方法。
2. 【請求項２】 該ウェハーレベルの試験がバーンイン試
   験であり，予め求められている不良半導体チップが電源
   ショート不良であることを特徴とする請求項１に記載の
   半導体ウェハーの試験方法。
3. 【請求項３】 複数の半導体チップを形成した半導体ウ
   ェハーにおいて，該複数の半導体チップの縦横の配列に
   おける一方向を行方向，他の方向を列方向とした時，該
   複数の半導体チップの配列における列方向の半導体チッ
   プに対して列単位に電源を供給する試験用の電源線を分
   割領域上に設け，行方向の半導体チップに対して行単位
   に接地した試験用の接地線を分割領域上に設けたことを
   特徴とする半導体ウェハー。