JPH11163062A - 半導体装置及びウエハーテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 ウエハーテストを高速に実行可能な半導体装
置を提供すること。 【解決手段】 本発明では、ウエハー上に形成された複
数のチップ間をダイシングライン上に形成した配線を利
用して結線する。結線は、例えば、マトリクス状に配列
された所定個数からなるチップ群の単位で行う。ウエハ
ーテストにあたっては、結線されたチップを並列にテス
トする。あるいは、結線されたチップを電気的にスキャ
ンしながらテストする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多数個のチップが
形成された半導体装置及びこの半導体装置のウエハーテ
スト方法に関する。

【０００２】

【従来の技術】半導体装置の製造工程は、大きく分け
て、導電層パターンや絶縁層パターンの形成などを行う
前工程と、テストやリペアーなどを行う後工程とからな
る。通常、製造工程管理は複数枚のウエハーを一纏まり
としたロット単位で行われ（ウエハー単位の場合もあ
る）、ウエハー上に形成された複数のチップがダイシン
グされるまでは、各工程の処理は基本的にはロット単位
あるいはロットごとにウエハー単位で施される。

【０００３】ウエハーの状態で行う工程の１つに、ウエ
ハー上に形成された各チップ（Ｃｈｉｐ）の機能等をテ
ストするウエハーテスト（Ｗａｆｅｒ−ｔｅｓｔ）があ
る。この半導体装置のウエハーテストにおいて、従来
は、ウエハープローバ装置によりウエハーを載せたテー
ブルをスキャンするなどして、その都度、ウエハー上の
各チップのボンディングパッド電極（ＰＡＤ）に、直
接、プローブ針等を接触させ、プローブ針からケーブル
を介して接続されたウエハーテスタ装置によりチップを
１個ずつテストしている。したがって、１枚のウエハー
のテストを済ませるのに、長時間を要するという問題点
があった。

【０００４】また、１枚のウエハーについて１度に複数
個のチップのボンディングパッド電極にそれぞれプロー
ブ針を接触して多チャンネルのテストを行うことで、あ
る程度のテスト時間の短縮を図ることはできるが、プロ
ーブ針を設けるにあたっての物理的な制約から同時に立
てることのできるプローブ針の数に限界があるので、同
時テスト可能なチップ数も自ずと少ないものに限られて
しまう。特にパッド数の多いチップに関しては、それ程
多くのチップを同時にテストすることは期待できない。

【０００５】さらに、テストにあたってはウエハーテス
タ装置側にチップを電圧駆動等するドライバーや必要に
応じて測定結果と基準値の比較等を行うコンパレータと
いったハードウェアを要するが、ウエハテスタ装置に搭
載しているドライバー／コンパレータ数あるいはウエハ
テスタ装置に搭載可能な最大ドライバー／コンパレータ
数によって、同時テスト可能なチップ数も自ずと限られ
てしまう。また、ハードウェアであるドライバー／コン
パレータを複数チャンネル分用意するにはコストがかか
るという問題もあり、むやみにチャンネルを増設するの
は全体的な製造コストからみると逆効果である。

【０００６】

【発明が解決しようとする課題】半導体装置のウエハー
テストにおいて、従来は、チップを１つずつ順番にテス
トしていたので、ウエハーテストに長時間を要するとい
う問題点があった。本発明は、上記事情を考慮してなさ
れたもので、ウエハーテストを高速に実行可能な半導体
装置及びウエハーテスト方法を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】本発明（請求項１）に係
る半導体装置は、ウエハー上に形成された複数のチップ
間を結線したことを特徴とする。本発明（請求項２）に
係る半導体装置は、前記結線は、マトリクス状に配列さ
れた所定個数からなるチップ群の単位でなされたもので
あることを特徴とする。

【０００８】好ましくは、前記結線は、前記チップの同
一の信号線ごとに並列的になされたものであることを特
徴とする。好ましくは、前記結線は、ウエハーテストに
必要なもののみについてなされたものであることを特徴
とする。

【０００９】好ましくは、前記同一の信号線を結線した
配線ごとに、プローブ針を接触するための電極を形成し
たことを特徴とする。好ましくは、前記結線にあたっ
て、チップごとに保護抵抗を設けたことを特徴とする。

【００１０】好ましくは、前記信号線の少なくとも１つ
はチップのイネーブル制御のためのものであり、外部か
ら前記電極を介して与えられたスキャン信号により、結
線された複数のチップのうちの所望の１つまたは結線さ
れた全チップを選択可能としたことを特徴とする。

【００１１】好ましくは、前記チップはセルフテストま
たはビルドインテストの機能を有するものであることを
特徴とする。好ましくは、前記チップは大容量のメモリ
を内臓するものであることを特徴とする。

【００１２】好ましくは、前記結線はチップ形成領域以
外の領域を利用してなされるものであることを特徴とす
る。本発明（請求項１１）は、ウエハー上に形成された
複数のチップ間を結線してなる半導体装置のウエハーテ
スト方法であって、結線されたチップを並列にテストす
ることを特徴とする。

【００１３】本発明（請求項１２）は、ウエハー上に形
成された複数のチップ間を結線してなる半導体装置のウ
エハーテスト方法であって、結線されたチップを電気的
にスキャンしながらテストすることを特徴とする。

【００１４】本発明（請求項１３）は、ウエハー上にセ
ルフテストまたはビルドインテストの機能を持つ複数の
チップが形成され、すべてのチップ間が結線され、この
結線の各配線ごとにプローブ針を接触するための電極が
設けられた半導体装置のウエハーテスト方法であって、
前記電極を通じて、該電極に結線された全チップに前記
セルフテストまたはビルドインテストのコマンドを与
え、前記電極を通じて、該電極に結線されたチップを１
つづつ選択して、前記セルフテストまたはビルドインテ
ストの結果を逐次得ることを特徴とする。

【００１５】本発明（請求項１４）は、ウエハー上にセ
ルフテストまたはビルドインテストの機能を持つ複数の
チップが形成され、所定個数のチップからなるエリア単
位でチップ間が結線され、この結線の各配線ごとにプロ
ーブ針を接触するための電極が設けられた半導体装置の
ウエハーテスト方法であって、前記電極を通じて、該電
極に結線された全チップに前記セルフテストまたはビル
ドインテストのコマンドを与えた後に、前記電極を通じ
て、該電極に結線されたチップを１つづつ選択して、前
記セルフテストまたはビルドインテストの結果を逐次得
る手順を、前記エリア毎に逐次繰り返し行うことを特徴
とする。

【００１６】本発明によれば、ウエハ−上の多数のチッ
プを結線させることにより同時に多数個のチップをテス
トすることができ、ウエハーテストを高速に実行するこ
とができる。なお、ウエハーテスト方法に係る発明はウ
エハーテスト装置に係る発明としても成立する。

【００１７】

【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態を説明する。図１および図２に本発明の一実
施形態に係る半導体装置の構成を概念的に示す。図１は
ウエハーの状態を示したものであり、図２はウエハー上
に形成された１つのチップを示したものである。

【００１８】図１中、２はウエハー、４はチップ、６は
ウエハーテスト用電極群、８はウエハーテスト用配線
群、１０はダイシングラインを示す。図２中、１２はダ
イシングラインに形成されたウエハーテスト用配線の部
分、１４はチップ内に形成されたウエハーテスト用配線
の部分、１６はチップ内部の回路、１８はボンディング
パッド電極、２０はボンディングパッド電極とチップの
内部の回路を結ぶ本来のチップ内配線を示す。なお、図
１および図２は概念図であり、各素子の大きさの比がレ
イアウトパターンにおける比を表すものではない。もち
ろん、図１のチップ数や配線パターン等は一例である。

【００１９】本実施形態では図１に示されるように、ウ
エハー２上に形成された多数のチップ４を、ダイシング
ライン１０の部分に形成した配線群８により結線し、こ
の配線群８をウエハーテスト用に設けた電極群６に接続
する。

【００２０】チップ４内では、図２に例示するように、
上記の配線群８の各配線を所望のボンディングパッド電
極１８にそれぞれ接続する。あるいは、上記の配線群８
の各配線を、直接、チップ内配線２０に接続するように
してもよい。ただし、ウエハーテストにおいて、ボンデ
ィングパッド電極に接続されていないチップ内の信号線
を用いる場合には、直接、チップ内配線２０に接続する
こととなる。

【００２１】その際、各チップ４内の同一のパッド電極
１８（あるいは配線２０）は、配線群８のうちの同一の
配線にて結線する。これを電極群６の１つの電極からみ
ると、該１つの電極には各チップ４の同じ信号線が並列
に接続されているようになる。すなわち、電極群６は、
各チップ４に共通の電極群となっている。

【００２２】このように本実施形態に係る半導体装置に
よれば、電極群６にプローブ針を接触させるだけで、機
械的なスキャンなしにかつ一挙に、多数のチップとの接
続をとることができる。これによって、多数のチップに
同時に信号を与え、あるいは多数のチップに機械的スキ
ャンなしに（電気的スキャン、例えばチップ選択信号等
により）逐次信号を与え、および多数のチップからの信
号を機械的スキャンなしに得ることができ、ウエハーテ
ストの飛躍的な高速化を図ることができる。

【００２３】この効果は、テストコマンドを与えればチ
ップ内で所定のテストを行いその結果を返すようなセル
フテストあるいはビルドインテストの機能を持つチップ
の場合に、特に顕著に現れる。例えば、テスト対象とな
るすべてのチップに同時にテストコマンドを与え（同時
にテストを実行させ）、テスト所用時間経過後に各チッ
プから逐次テスト結果（例えば、メモリーセル毎のテス
ト結果、ＣＵＰの機能テストのテスト結果等；テスト結
果は、例えば、Ｐａｓｓ／Ｆｉａｌを示す情報等）を得
るようにすれば、従来の機械的スキャンにより１チップ
づつテストする方法に比較して、テスト時間に飛躍的に
短縮することができる。

【００２４】図２のチップとしては、基本的にはどのよ
うなものであってもよいが、例えば、大容量（例えば数
メガ）のメモリ、大容量メモリを混載したデバイスとい
ったもの（特にセルフテストあるいはビルドインテスト
の機能を持つもの）が、本発明を適用するにあたって好
適である。この場合、ウエハーテスト内容としては、例
えば、書き込みテスト、消去テスト、読み出しテスト、
時間のかかるストレステストなどが考えられる。

【００２５】あるいは、ＣＰＵ、何らかの機能を持つ素
子といったもの（特にセルフテストあるいはビルドイン
テストの機能を持つもの）が、本発明を適用するにあた
って好適である。この場合、ウエハーテスト内容として
は、例えば、ＣＰＵや素子おファンクションテスト（お
よびメモリを内臓するチップについては該メモリのテス
ト）等が考えられる。

【００２６】図１には示されていないが、各チップ４ご
とにウエハーテスト用配線の部分に保護抵抗を付加（挿
入）するのが好ましい。例えば、図２において、ａある
いはｂに示される部分に保護抵抗を設ける。保護抵抗を
設けることによって、ウエハーテスト時にあるチップが
初期故障して大電流を放出したような場合でも、他のチ
ップを保護することができる。

【００２７】図１は本実施形態に係る半導体装置の構成
を概念的に説明するためのもので、種々の構成のバリエ
ーションが考えられる。例えば、図１では、ウェハーテ
スト用電極群６をウェエハー２の端の方に設けている
が、ウエハー２の中央付近やその他の箇所に設けてもよ
い。

【００２８】また、ウエハーテスト用電極と各チップを
結ぶウエハーテスト用配線の配設の仕方も図１には限定
されず、様々な配設方法をとることが可能である。ま
た、図２ではダイシングライン側からチップ内部側に向
かう配線群がほぼ一箇所に集中して形成されているが、
これには限定されず、例えばチップ外郭に分散して形成
するようにしてもよい。

【００２９】また、図１では、ウェハー２内のすべての
チップを１つのウェハーテスト用パッド電極群６に接続
するように示しているが、ある纏まったエリア単位でウ
ェハーテスト用パッド電極群６を設けるようにしてもよ
い。エリア分割する場合、その分割方法も種々の方法を
とることが可能である。

【００３０】エリア分割する場合、例えば、マトリック
ス状に並ぶ複数のチップからなる部分を１つのエリアと
する方法がある。なお、ウェハーの端の部分で、マトリ
ックスの一部分に該当するチップが存在しないようなエ
リアがあり得るが、この場合には、ウエハーテスタ装置
の方で、チップが存在しないマトリクス成分を選択しな
いようにすればよい。

【００３１】次に、図３に、本実施形態に係る半導体装
置の一具体例を示す。ここでは、半導体装置のウエハー
テストにおいて、ウエハー上の各チップの信号線をすべ
てあるいはエリア単位で結線し、一箇所の電極から入力
信号を与えることにより、すべてあるいはエリア単位の
チップに同一信号を送り、一度に多数のチップのテスト
を可能としている。

【００３２】また、各チップをイネーブル可能な信号
（例えば、／ＣＥ、／ＲＥＳＥＴ等）へ個々にあるいは
マトリクスを組むなどして各々のチップを独立に制御す
ることで、各チップを個々にイネーブルにし、チップか
らの出力信号を各チップ毎にシリアルで読み出し合格／
不合格を判定することを可能としている。

【００３３】図３中、２４はチップ、ｓ１〜ｓ８とｔ１
〜ｔ３はウエハーテスト用電極、ｍ１〜ｍ７はウエハー
テスト用配線を示す。なお、図３では、ウエハーの輪郭
は省略してある。また、各素子の大きさはレイアウトパ
ターンとは相違する比になっている（例えば電極の部分
はかなり拡大して示されている）。

【００３４】ここでは説明をより具体的に行うために、
一例として、図３のチップは大容量のメモリあるいは大
容量メモリ混載デバイスであり、ウエハーテストとして
その大容量メモリの何メガ個もあるセルの書き込みテス
ト、消去テスト、読み出しテストおよびストレステスト
を行うものとする。また、各チップは、書き込みテス
ト、消去テスト、ストレステストについては、外部から
テストコマンドが与えらたならば、これに応答して指示
されたテストをチップ内で自動的に実行／完了し、その
後、外部からのコマンドに応じてテスト結果を返す機能
を持つものであり、読み出しテストについては外部のド
ライバー／コンパレータを必要とするものとする。

【００３５】図３では、４行×４列のマトリックス状に
並んだ計１６個のチップ（＃１１〜＃４４）からなる部
分を１つのエリアの単位としている。ウエハー上には、
図３のような構造に対応するレイアウトパターンが縦横
方向に繰り返して形成されているものとする（もちろ
ん、ウエハーに１つのエリアのみが形成されていてもよ
い）。

【００３６】ここでは、説明を簡単にするために、ウエ
ハーテストにおいて、各チップの端子のうち、アドレス
信号やデータ信号、電源等の端子の他に、１番〜５番の
５つの端子を使用するものとする。ただし、アドレス信
号やデータ信号に係るチップの端子やウエハーテスト用
配線／端子は図３からは省略してある。

【００３７】端子１，２は、そのチップをイネーブルに
するための端子であり、端子１，２の両方に論理“１”
に相当する信号が与えられた場合にそのチップがイネー
ブルになるものとする。

【００３８】電極ｓ１〜ｓ８はこのチップ・イネーブル
を制御するために各チップの端子１，２にスキャン信号
を与えるものである。電極ｓ１はマトリックスの第１行
に相当するチップ＃１１〜＃１４の端子２に保護抵抗を
介して接続されている。

【００３９】なお、図３中では、配線ｍ１のｅの部分と
＃１２〜＃１４チップの端子２に接続された保護抵抗か
らの配線のｅの部分との間の配線を省略している。この
省略については、ａ，ｂ，ｃ，ｄ，ｆ，ｇ，ｈの部分に
ついても同様である。

【００４０】同様に、電極ｓ２〜ｓ４はそれぞれ第２行
〜第４行のチップの端子２に接続されている。一方、同
様に、電極ｓ５〜ｓ８はそれぞれ第１列〜第４列のチッ
プの端子１に接続されている。

【００４１】例えば、ブローブ針を介して電極ｓ１と電
極ｓ５のみに論理“１”に相当する信号を与えると、＃
１１のチップのみがイネーブルになる。また、電極ｓ１
〜ｓ８のすべてに論理“１”に相当する信号を与える
と、１６個すべてのチップがイネーブルになる。

【００４２】このように、１つのエリアを１６チップで
形成する場合、８本のスキャン信号で１つのチップおよ
び全チップの選択が可能である。一般的には、ａ行ｂ列
のマトリックスの場合、ａ＋ｂ本のスキャン信号で１つ
のチップおよび全チップの選択が可能である。

【００４３】次に、端子３〜５は、チップにテストを実
行させるコマンドやテスト結果を出力させるコマンドな
どのコントロール信号を入力したり、テスト結果を出力
したりするためのものである。上記のようにこの例で
は、端子３〜５により、書き込みテスト、消去テスト、
ストレステストの制御が可能である。

【００４４】電極ｔ１〜ｔ３はこのコントロール信号を
各チップの端子３〜５に与えるためのものであり、電極
ｔ１〜ｔ３はそれぞれ全チップの端子端子３〜５に接続
されている。

【００４５】さて、上記のような例において、書き込み
テスト、消去テスト、ストレステストについては、スキ
ャン信号により全てのチップをイネーブルにし、各テス
トごとにその実行を指示するコマンドに相当するコント
ロール信号を送り、全チップ同時にテストを実行させ
る。

【００４６】次に、テスト結果を取得するときは、スキ
ャン信号のマトリクス制御により、１チップずつスキャ
ンし、テスト結果の出力を指示するコマンドに相当する
コントロール信号を送り、テスト結果を逐次得る。

【００４７】一方、読出し動作を行うときは、スキャン
信号のマトリクス制御により、１チップづつ選択して、
逐次テストを行う。このようにした場合、例えば、１チ
ップのテスト時間を６０秒（書き込み／消去／ストレス
テストの総計を５０秒、読み出しテストを１０秒）とす
ると、すべてのテストについて１チップずつ実行する従
来方法では１６チップの測定時間として６０秒×１６チ
ップ＝９６０秒が必要であるのに対して、本発明を適用
した本具体例では５０秒＋（１０秒×１６チップ）＝２
１０秒と、飛躍的にテスト時間を短縮することができる
（書き込み／消去／ストレステストのテスト結果の取得
に要する時間はそのテスト時間に比較して無視できるも
のとした）。このテスト時間短縮の効果は、１ウエハ中
のチップ数が多い程、大きい。なお、上記計算には含め
なかったが、実際には従来に比較して機械的スキャンを
行わなくて済む分、さらにテスト時間を短縮することが
できる、という効果もある。

【００４８】なお、上記では、端子１，２の両方に論理
“１”に相当する信号が与えられた場合にそのチップが
イネーブルになるものとしたが、端子１，２の両方に論
理“０”に相当する信号が与えられた場合にそのチップ
がイネーブルになるものについてもウエハーテスト用配
線／電極の構成は同じである。

【００４９】また、上記のようなチップ選択方法の代わ
りに、選択すべきチップを特定可能なようにコード化さ
れたスキャン信号をウエハーに与え、ウエハー側に設け
たデコーダ回路でこれをデコードし、このデコード結果
に応じた信号を端子１，２に与えるようにしてもよい。

【００５０】また、上記ではチップ選択に２つの端子を
用いたが、１つあるいは３つ以上の端子を用いてチップ
を選択するような構成もある。図３では、３つの信号か
らなるコントロール信号を用いたが、これには限定され
ず、所望の数の信号からなるコントロール信号を用いる
ことが可能である。

【００５１】図３では、１つのエリアに対して１つのウ
エハーテスト用電極群を設けたが、複数のエリアで１つ
の電極群を共有し、エリア選択信号を与えテスト対象と
なるエリアを切り替えてテストするようにしてもい。

【００５２】以下では、本実施形態に係る半導体装置の
ウエハーテストを行うウエハーテストシステムについて
説明する。ここでは、ビルドインテストの機能を持つ半
導体装置のウエハーテストを行う場合を例として説明す
る。

【００５３】図４に例示するように、ビルドインテスト
の機能を持つＣＰＵのチップ３４では、ビルドインテス
トを行う際に、ＲＡＭ３８にテストプログラムをダウン
ロードし、このプログラムをＣＰＵ３６で実行すること
により、テストを行う。また、このＲＡＭ３８について
は、あらかじめＲＯＭ４０に格納されているテストプロ
グラムをＣＰＵ３６で実行することにより、ＲＡＭ３８
のテストを行う。そして、外部からチップ３４に所定の
テストコマンドを与えることによって、テストを実行さ
せ、その結果を出力させる。

【００５４】また、図５に例示するように、予めＲＯＭ
４０に全テストプログラムを格納しておく場合もある
（この場合には、ダウンロードが不要となる）。図６に
本実施形態に係るウエハーテストシステムの一構成例を
示す。

【００５５】本ウエハーテストシステムは、ウエハープ
ローバ装置１００とウエハ−テスタ装置１２０を備えて
いる。ウエハープローバ装置１００は、ウエハーを搭載
した台の機械的スキャンを行うスキャナー部１０２と、
このスキャナー部１０２により位置合わせされたウエハ
ー上の電極に接触させるための、プローブカードに形成
されたブローブ針を含む探針部１０４、ウエハーカセッ
トからウエハーを上記台上にロードし、テストの終わっ
たウエハーをウエハーカセットにアンロードするロード
・アンロード部（図示せず）を有する。

【００５６】ウエハーテスタ装置１２０は、メモリー内
のウエハーテストプログラムをＣＰＵで実行する処理部
１２２（より具体的には、例えば、スキャナー部１０２
への制御コマンドの送信、探針部１０４を介したウエハ
ーへのテストコマンドやアドレス信号等の送信、ドライ
バー部１２４の制御、コンパレータ部１２６の制御
等）、探針部１０４を介してウエハーにデータ信号や電
源等を与えるドライバー部１２４、探針部１０４を介し
てウエハーから得たデータ信号と基準値との比較等を行
うコンパレータ部１２６を有する。

【００５７】ウエハープローバ装置１００とウエハーテ
スタ装置１２０との間は、ケーブルで接続される。特
に、ウエハーテスタ装置１２０とチップ内回路との接続
は、ウエハーテスタ装置１２０→ケーブル→プローブ針
→ウエハー上のウエハーテスト用電極→ウエハーテスト
用配線→チップといった具合に形成される。

【００５８】処理部１２２からスキャナー部１０２へ与
える制御コマンドは、例えば、ウエハー上のウエハーテ
スト用電極群の縦横の間隔や縦横のエリア数のデータ、
エリアを機械的スキャンする順番のデータ、ウエハーの
次のエリアに移させる（機械的スキャンの契機を与え
る）命令等である。

【００５９】処理部１２２から探針部１０４を介してウ
エハーに与える信号は、チップイネーブル（ＣＥ）信
号、出力イネーブル（ＯＥ）信号、ライト（ＷＲ）信
号、リセット（ＲＳＴ）信号、アドレス信号、データ信
号などの各種信号のうち必要なもの、ウエハーのビルド
インテストのテストコマンド、必要な場合にウエハーの
ビルドインテストのプログラム等である。

【００６０】処理部１２２が探針部１０４を介してウエ
ハーから得る信号は、ビルドインテストの結果を示すデ
ータ等である。ドライバー部１２４は、ビルドインテス
トにおいてはウエハーへの電源供給に用いられる。

【００６１】また、ビルドインテストではなく、個別に
チップに信号を与え該チップから直接信号を得てテスト
を行う場合には、ドライバー部１２４によりウエハーに
必要な信号を与え、コンパレータ部１０４によりチップ
からの信号を基準値と比較するなどしてあるいは必要に
応じて他の計測装置により所定の特性を求めるなどし
て、処理部１２２でテスト結果を得る。

【００６２】図７に、図６のウエハーテストシステムが
図４の半導体装置をテスト（ビルドインテスト）する場
合の手順の一例を示す。ここでは、１つのウエハー全体
が１つのエリアであるものとする。

【００６３】まず、テスト対象ウェハーをスキャナーの
テーブルにセットする（ステップＳ１）。次に、テーブ
ルを移動しプローブ針をテスト対象チップのパッドに接
触させる（ステップＳ２）。

【００６４】全チップを選択し、全チップに同時にビル
ドインテストのテストコマンドを与える（ステップＳ
３）。ビルドインテストの完了を待つ（ステップＳ
４）。

【００６５】チップを１つずつ選択し、逐次、ビルドイ
ンテストの結果を得る（ステップＳ５）。以上の処理を
全ウェハについて行う（ステップＳ６）。

【００６６】ここで比較のために図８に、従来の１チッ
プずつ機械的スキャンを行いながらテストを行う場合の
図７に対応する手順を示す。図７と図８を比較すると、
本発明を適用した図７では、全チップのビルドインテス
トが同時に実行され完了されるのに対して、従来に対応
する図８ではビルドインテストが１つずつ実行されてい
ることがわかる。この結果、図７の手順では図８の手順
に比べてビルドインテストに要する時間が１／チップ数
（１ウエハーにｎのエリアがある場合には略ｎ／チップ
数）に短縮されていることがわかる。なお、機械的スキ
ャンに要する時間も削減されている。

【００６７】このように本実施形態によれば、ウエハー
テストを飛躍的に高速化することが可能となる。本発明
は、上述した実施の形態に限定されるものではなく、そ
の技術的範囲において種々変形して実施することができ
る。

【００６８】

【発明の効果】本発明によれば、ウエハ−上の複数のチ
ップを結線させることにより同時に複数個のチップをテ
ストすることができ、ウエハーテストを高速に実行する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置の基本構
成の一例を示す図

【図２】本発明の一実施形態に係る半導体チップの構成
構成の一例を示す図

【図３】本発明の一実施形態に係る半導体装置の具体例
を示す図

【図４】ビルドインテストについて説明するための図

【図５】ビルドインテストについて説明するための図

【図６】本発明の一実施形態に係るウエハーテストシス
テムの構成例を示す図

【図７】本発明の一実施形態に係るウエハーテスト手順
例を示すフローチャート

【図８】従来のウエハーテスト手順を示すフローチャー
ト

【符号の説明】

２…ウエハー ４，２４，３４…チップ ６…ウエハーテスト用電極群 ８…ウエハーテスト用配線群 １０…ダイシングライン １２，１４，ｍ１〜ｍ７…ウエハーテスト用配線 ｓ１〜ｓ８，ｔ１〜ｔ３…ウエハーテスト用電極 １６…チップ内部回路 １８…ボンディングパッド電極 ２０…チップ内配線 ３６…ＣＰＵ ３８…ＲＡＭ ４０…ＲＯＭ １００…ウエハープローバ装置 １０２…スキャナー部 １０４…探針部 １２０…ウエハ−テスタ装置 １２２…処理部 １２４…ドライバー部 １２６…コンパレータ部

Claims (13)

【特許請求の範囲】
1. 【請求項１】ウエハー上に形成された複数のチップ間を
   結線したことを特徴とする半導体装置。
2. 【請求項２】前記結線は、マトリクス状に配列された所
   定個数からなるチップ群の単位でなされたものであるこ
   とを特徴とする半導体装置。
3. 【請求項３】前記結線は、前記チップの同一の信号線ご
   とに並列的になされたものであることを特徴とする請求
   項１または２に記載の半導体装置。
4. 【請求項４】前記結線は、ウエハーテストに必要なもの
   のみについてなされたものであることを特徴とする請求
   項３に記載の半導体装置。
5. 【請求項５】前記同一の信号線を結線した配線ごとに、
   プローブ針を接触するための電極を形成したことを特徴
   とする請求項３または４に記載の半導体装置。
6. 【請求項６】前記結線にあたって、チップごとに保護抵
   抗を設けたことを特徴とする請求項１ないし５のいずれ
   か１項に記載の半導体装置。
7. 【請求項７】前記信号線の少なくとも１つはチップのイ
   ネーブル制御のためのものであり、外部から前記電極を
   介して与えられたスキャン信号により、結線された複数
   のチップのうちの所望の１つまたは結線された全チップ
   を選択可能としたことを特徴とする請求項５または６に
   記載の半導体装置。
8. 【請求項８】前記チップはセルフテストまたはビルドイ
   ンテストの機能を有するものであることを特徴とする請
   求項１ないし７のいずれか１項に記載の半導体装置。
9. 【請求項９】前記結線はチップ形成領域以外の領域を利
   用してなされるものであることを特徴とする請求項１な
   いし８のいずれか１項に記載の半導体装置。
10. 【請求項１０】ウエハー上に形成された複数のチップ間
    を結線してなる半導体装置のウエハーテスト方法であっ
    て、 結線されたチップを並列にテストすることを特徴とする
    ウエハーテスト方法。
11. 【請求項１１】ウエハー上に形成された複数のチップ間
    を結線してなる半導体装置のウエハーテスト方法であっ
    て、 結線されたチップを電気的にスキャンしながらテストす
    ることを特徴とするウエハーテスト方法。
12. 【請求項１２】ウエハー上にセルフテストまたはビルド
    インテストの機能を持つ複数のチップが形成され、すべ
    てのチップ間が結線され、この結線の各配線ごとにプロ
    ーブ針を接触するための電極が設けられた半導体装置の
    ウエハーテスト方法であって、前記電極を通じて、該電
    極に結線された全チップに前記セルフテストまたはビル
    ドインテストのコマンドを与え、 前記電極を通じて、該電極に結線されたチップを１つづ
    つ選択して、前記セルフテストまたはビルドインテスト
    の結果を逐次得ることを特徴とするウエハーテスト方
    法。
13. 【請求項１３】ウエハー上にセルフテストまたはビルド
    インテストの機能を持つ複数のチップが形成され、所定
    個数のチップからなるエリア単位でチップ間が結線さ
    れ、この結線の各配線ごとにプローブ針を接触するため
    の電極が設けられた半導体装置のウエハーテスト方法で
    あって、 前記電極を通じて、該電極に結線された全チップに前記
    セルフテストまたはビルドインテストのコマンドを与え
    た後に、 前記電極を通じて、該電極に結線されたチップを１つづ
    つ選択して、前記セルフテストまたはビルドインテスト
    の結果を逐次得る手順を、 前記エリア毎に逐次繰り返し行うことを特徴とするウエ
    ハーテスト方法。