KR100330071B1

KR100330071B1 - 테스트 기능이 향상된 ｅｅｐｒｏｍ 내장형 원칩 마이크로컴퓨터

Info

Publication number: KR100330071B1
Application number: KR1019990031970A
Authority: KR
Inventors: 요시에다께오
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1998-08-05
Filing date: 1999-08-04
Publication date: 2002-03-25
Also published as: CN1103080C; KR20000017075A; US6449740B1; CN1252562A; DE19935990A1; JP2000057120A

Abstract

원칩 마이크로컴퓨터에서 프로그램된 명령 코드를 저장하기 위해 EEPROM(36)이 사용되며, 반도체 웨이퍼를 반도체 칩으로 분할하기 이전에 테스트되며, EEPROM 테스트에 사용된 패드(PORT6, PORT4, PORT3, 42)는 반도체 칩의 변(43)을 따라서 배열되어 외부 테스터로 하여금 2 열의 탐침봉이 동시에 접촉하는 것을 가능하게 함으로써, 테스트 성능을 향상시킨다.

Description

테스트 기능이 향상된 ＥＥＰＲＯＭ 내장형 원칩 마이크로컴퓨터 {SINGLE CHIP MICROCOMPUTER WITH BUILT-IN EEPROM IMPROVED IN TESTABILITY}

본 발명은 원칩 마이크로컴퓨터에 관한 것으로, 특히 내장 EEPROM(Electrically Erasable and Programmable Read Only Memory)을 갖는 원칩 마이크로컴퓨터에 관한 것이다.

'원칩 마이크로컴퓨터'은 중앙처리장치, 데이터 메모리, 프로그램 메모리, 버스 시스템 및 인터페이스가 원칩내에 집적된 것을 말한다. 통상, 프로그램 메모리는 마스크 ROM(Read Only Memory)에 의해 구현되며, 원칩 마이크로컴퓨터의 제조시에 프로그램밍된 명령들이 이 마스크 ROM내에 저장되게 된다. 반도체 웨이퍼는 협소영역으로 분할되어 있으며, 이 협소영역들은 각기 원칩 마이크로컴퓨터의 개별제품이 되게 된다. 원칩 마이크로컴퓨터의 제조를 위해 도포단계, 패터닝단계, 도핑단계 및 다른 공지단계의 반복수행을 통해 제조자들은 원칩 마이크로컴퓨터의 가제품을 얻게 된다. 이 가제품의 경우에는 마스크 ROM이 아직 완성되지 않은 단계이다. 마스크 ROM은 전계효과 트랜지스터의 배열에 의해 원칩 마이크로컴퓨터의 가제품내에 형성되게 된다. 이 마스크 ROM은 선택적 채널도핑을 통해 프로그램된다. 전계효과 트랜지스터는 도핑불순물에 의해 선택적으로 도핑되게 된다. 이 선택적으로 도핑된 전계효과 트랜지스터들은 정상상태에서 ON 형태로 변하게 되며, 나머지 것들은 정상상태에서 OFF 형태로 잔존하게 된다. 이들 2 종류의 전계효과 트랜지스터는 2 개의 논리레벨에 대응되게 되며, 마스크 ROM내에 프로그램된 명령을 저장하고 있다. 따라서, 원칩 마이크로컴퓨터가 단일체이므로 다른 구성부재들로부터 마스크 ROM이 분리되지 않는다. 또한, 프로그램된 명령들은 재기입이 불가능하다.

이 원칩 마이크로컴퓨터가 응용된 예를 많이 발견할 수 있다. 자동차의 전원부의 제어는 그 전형적인 응용예이다. 자동차내에는 원칩 마이크로컴퓨터가 주요부재를 이루고 있는 제어장치가 설치되어 있다. 원칩 마이크로컴퓨터는 프로그램 메모리내에 저장되어 있는 프로그램된 명령들을 수행하여 연료의 분사나 엔진의 회전수 등을 제어한다. 그러나, 마스크 ROM내에 저장된 프로그램 명령은 버그(bug)를 피할 수 없다. 제어장치를 자동차에 설치한 후에 버그가 발견될 수도 있다. 자동차 제조자들은 제어장치를 새 것으로 교환하라고 사용자에게 권고하고 있다. 이와 같이, 프로그램된 명령들은 재기입이 불가능하므로, 원칩 마이크로컴퓨터에서 마스크 ROM을 분리해 낼 수 없다. 따라서, 자동차 제조자가 제어장치를 새 것으로 교환해야 한다. 이 교환에는 막대한 비용이 소요된다.

이러한 손실을 절감하기 위하여, 반도체 제조자는 마스크 ROM을EEPROM(Electrically Erasable and Programmable Read Only Memory)으로 대체하여 사용한다. 이 EEPROM은 유동 게이트형 전계효과 트랜지스터에 의해 구현되는 어드레스블 메모리 셀을 포함한다. 제조자가 프로그램된 명령들을 메모리 셀 어레이에 저장시키는 경우, 메모리 셀의 유동 게이트에 전자들이 선택적으로 축적되기 때문에, 선택된 메모리 셀의 임계치를 변화시키게 된다. 프로그램된 명령들은 고 임계치와 저 임계치의 2 개의 논리레벨에 대응되는 상이한 임계치의 형태로 EEPROM의 메모리 셀 어레이내에 저장되게 된다.

프로그램된 명령들은 소거가 가능하며, 새로 프로그램된 명령들은 EEPROM의메모리 셀 어레이내에 저장된다. 메모리 셀의 유동 게이트로부터 축적된 전자들이 추출됨으로써, 프로그램된 명령들이 메모리 셀 어레이로부터 소거되게 된다. 소거된 후, 전자들은 메모리 셀의 유동 게이트내에 다시 선택적으로 축적됨으로써, 새로 프로그램된 일련의 명령들이 EEPROM의 메모리 셀 어레이내에 저장되게 된다. EEPROM에 의해 구현된 프로그램 메모리를 원칩 마이크로컴퓨터로부터 분리해 내지는 못하지만, 프로그램된 명령들을 재기입하는 것은 가능하다. 버그가 발견된 경우, 자동차 제조자들은 EEPROM내에 저장된 프로그램된 명령을 단지 개기입하기 때문에, 보수작업의 비용이 그다지 비싸지 않다. 이 때문에, EEPROM이 내장된 원칩 마이크로컴퓨터의 수요가 증대되고 있다.

EEPROM이 내장된 원칩 마이크로컴퓨터는 데이터의 처리능력을 향상시키기 위해, 복잡한 작업을 수행하기 위한 대용량의 프로그램 메모리와 대용량의 데이터 메모리가 요구된다. 데이터 버스는 4 비트에서 8 비트 다시 16 비트에서 32 비트로변화했다. 어드레스 라인도 12 비트에서 32 비트로 증대되었으며, EEPROM의 데이터 용량도 1K 바이트에서 10K 바이트로 증대되었다. 따라서, 프로그램된 명령을 위해 원칩 마이크로컴퓨터내에 큰 EEPROM이 설치되게 된다.

제조공정이 완료되면, 제조자는 모든 구성소자들이 무리없이 작동될 수 있는지를 알기 위해 제품을 검사한다. 원칩 마이크로컴퓨터는 중앙처리장치로부터 어드레스 신호가 프로그램 메모리에 공급되도록 하여, 프로그램 메모리로부터 프로그램된 명령이 중앙처리장치에 공급되게 한다. 따라서, 어드레스 신호 및 프로그램된 명령이 구성소자들 사이에 내부적으로 전파되게 되어, 원칩 마이크로컴퓨터로부터 취출되게 않게 된다. 이 때문에, 제조자는 반도체 웨이퍼로부터 칩을 분할해 내기 이전에 제품을 테스트한다.

중앙처리장치, 랜덤 엑세스 메모리(RAM), 인터페이스/입/출력 포트 및 타이머의 테스트는 단시간에 처리하는 것이 가능하다. 그러나, EEPROM에 대한 테스트는 장시간이 소요된다. 이는 유동 게이트로의 전자의 주입 및 추출에 시간이 소요되기 때문이다. 이 테스트 시스템에 있어서는, 각 EEPROM 셀의 테스트에 수 밀리초(msec)가 필요하므로, EEPROM 셀 어레이의 전체 소요시간은 수십 초가 소요된다. 원칩 마이크로컴퓨터의 제품은 반도체 웨이퍼를 공유하고 있으므로, 각 반도체 웨이퍼의 테스트에는 수 시간이 소요된다. 그 결과 생산성이 저하되게 된다. 이하, 반도체 웨이퍼의 분할 이전의 반도체 칩을 '반도체 영역'으로 명명한다.

EEPROM의 테스트는 다음과 같이 수행된다. 제 1 방법은 내장 테스트 회로를 이용한 진단법이다. 이 테스트 회로는 제조공정시에 다른 구성소자와 함께 반도체 영역에 집적되게 된다. 테스트 회로는 EEPROM 셀에 순차적으로 어드레스 할당하여, 이 EEPROM 셀에 테스트 패턴을 기입한다. 그 후, 테스트 회로는 이 테스트 패턴을 독출하여, 이 독출된 테스트 패턴을 기입 테스트 패턴과 비교함으로써, EEPROM 셀이 테스트 비트의 반전이 없이 테스트 패턴을 유지하고 있는지를 판정한다. 독출된 테스트 패턴이 기입 테스트 패턴과 일치하는 경우, 테스트 회로는 진단결과를 나타내는 진단신호를 출력하게 된다.

제 2 방법은 내장 테스트 프로그램을 이용하는 방법이다. 중앙처리장치가 테스트를 위해 프로그램된 명령들을 순차적으로 가져와서, 어드레스 신호 및 테스트 패턴을 발생시키는 프로그램된 명령을 수행한다. 어드레스 신호는 EEPROM 셀에 공급되어 셀 어레이로부터 EEPROM 셀이 순차적으로 선택된다. 이 선택된 EEPROM 셀에 테스트 패턴이 기입된다. 기입의 완료 후, 중앙처리장치는 EEPROM 셀에 어드레스를 순차적으로 할당하며, EEPROM 셀로부터 테스트 패턴이 독출된다. 이 독출된 테스트 패턴은 기입 테스트 패턴과 비교되어, EEPROM 셀이 테스트 비트의 반전이 없이 테스트 패턴을 유지하고 있는지가 판정된다. 독출된 테스트 패턴이 기입 테스트 패턴과 일치하는 경우, 중앙처리장치는 EEPROM 셀이 결함이 없는 것으로 판정한다.

제 3 방법은 외부 테스트 시스템을 이용한 진단법이다. 이 테스트 시스템에는 복수의 탐침봉을 갖는 탐침카드가 장착되어 있다. 한편, 원칩 마이크로컴퓨터에는 테스트용의 추가적인 입/출력 포트가 구비된다. 이 테스트 시스템을 반도체 웨이퍼에 접근시켜 탐침봉을 선택된 반도체 영역내의 입/출력 포트에 접촉시킨다. 이 테스트 시스템은 이 탐침봉 및 입/출력 포트를 통하여 어드레스 신호 및 테스트 패턴을 선택된 반도체 영역내의 어드레스 라인 및 데이터 버스에 공급하여, 테스트 패턴이 EEPROM 셀내에 기입되도록 한다. 그 후, 테스트 패턴이 EEPROM 셀로부터 입/출력 포트를 통해 테스트 시스템으로 독출되어, 이 독출된 테스트 패턴이 테스트 시스템에 의해 검사됨으로써, EEPROM 셀이 테스트 비트의 반전이 없이 테스트 패턴을 유지하고 있는지가 판정되게 된다. 독출된 테스트 패턴이 기입 테스트 패턴과 일치하는 경우, 중앙처리장치는 EEPROM 셀이 결함이 없는 것으로 판정한다.

제 1 및 제 2 의 방법은, 내장 테스트 회로에 결함이 있는 경우나 프로그램 시퀀스에 버그가 있는 경우에는 잘못된 진단을 할 수 있으므로 신뢰할 수 없게 된다. 제 3 의 방법이 잘못된 진단을 하는 경우는 거의 없다. 그러나, 제 3 방법을 위해서는 추가적인 입/출력 포트가 필요하다. 어드레스 코드 및 명령 코드의 폭이 증대된다. 내장 EEPROM은 16 비트의 어드레스 신호가 할당되며, 명령 코드는 32 비트가 할당된다. 이 테스트 시스템에는 복수의 접속 패드로 이루어진 추가적인 입/출력 포트가 필요하므로, 제조자가 추가적인 입/출력 포트에 복수의 패드를 접속시키는데 어려움이 있다. 이것이 제 3 의 테스트 방법에서 나타나는 제 1 의 문제점이다.

다른 문제점은 병렬 테스트에서의 어려움이다. 전술한 바와 같이, EEPROM이 내장된 원칩 마이크로컴퓨터에 대한 테스트에는 많은 시간이 소요되므로, 복수개의 반도체 영역에 대해서 병렬로 테스트하는 것이 바람직하다. 그러나, 탐침봉에 제한이 있다. 표준 테스트 시스템의 경우, 256 개의 탐침봉만이 접속가능하며, 그 탐침봉은 직경이 10 내지 15 ㎝인 원형 영역내에 형성된다. 병렬 테스트시에, 테스트 시스템은 인접한 반도체 영역내에 형성된 입/출력 포트와 동시에 접속되어야 한다. 접속패드는 모든 반도체 영역내에 동일한 패턴으로 배열된다. 제조자는 동일한 신호를 대응되는 접속패드에 공급하고, 인접한 반도체 영역 사이의 경계부를 가로질러 탐침카드상의 탐침봉을 복잡하게 배열해야 한다. 따라서, 이 병렬 테스트는 반도체 웨이퍼에는 적합하지 않은 것 같다.

탐침카드에 대해서는 일본 특개평 2-189946 호 공보에서 제안된 바 있다. 이 일본 특허에서는 도 1 에 나타낸 바와 같이 테스트용의 접속패드(20)를 반도체 칩(22)의 2 변을 따라서 배열하고 있다. 이 테스트용의 접속패드(20)는 다른 패드와 구분하여 빗금쳐 나타내었다. 도 2 에 나타낸 바와 같이, 탐침카드의 탐침봉(24)은 교차됨이 없이 병렬로 배열되므로, 테스트 시스템이 복수개의 반도체 칩(22)에 동시에 접속될 수 있다. 패드와 탐침카드의 배열이 병렬 테스트를 가능하게 한다고 할지라도, 테스트 시스템은 단일열내에 배열된 반도체 칩과의 접속만 가능할 뿐이며, 탐침카드의 길이로 인해 동시에 테스트되는 반도체 칩의 개수가 제한되게 된다.

따라서, 본 발명의 주요 목적은 전술한 일본 특허에서 테스트되는 반도체 칩의 개수보다 더 많은 개수의 제품이 테스트 시스템에 의해 동시에 테스트될 수 있도록 하는 내장형 EEPROM을 갖는 원칩 마이크로컴퓨터를 제공하는 것이다.

본원 발명자는 전술한 문제점을 고려하여, 각 제품의 접속패드가 반도체 칩(22)의 단 하나의 변을 따라서 배열된 경우에는 2 개 열의 제품에 대해 1 개의 탐침카드가 필요하다는 것을 주목했다.

본원 발명자는 EEPROM의 용량이 비교적 작은 경우에는 EEPROM 테스트용 접속패드를 1 개의 변을 따라서 배열할 수 있었다. 그러나, 용량이 증대되는 경우, 접속패드를 1 개의 변을 따라서 배열하는데 어려움이 있다. 더 상세히 설명하면, 원칩 마이크로컴퓨터는 32 비트 어드레스 버스 및 16 비트 데이터 버스를 통하여 중앙처리장치와 접속되는 내장 EEPROM 및 13 개의 8 비트 입/출력 포트를 갖는다. 원칩 마이크로컴퓨터의 주변부를 따라서 160 개의 접속패드를 형성했며, 40 개의 패드를 반도체 칩의 각 변을 따라서 배열했다. 이는 EEPROM 테스트용 접속패드가 40 개로 제한되는 것을 의미한다. 이 테스트 시스템은 EEPROM 의 테스트에 16 개의 데이터 라인, 32 개의 어드레스 라인, 2 개의 전원공급라인 및 5 개 이상의 제어신호 라인을 필요로 했다. 필요한 전체 접속패드의 개수는 적어도 55 개였다. EEPROM의 테스트에는 60 개의 접속패드가 바람직했다. 본원 발명자는 중복하여 접속패드를 사용함으로써 1 열의 접속패드로써 대규모 EEPROM를 접속할 수 있다고 결론지었다.

도 1 은 일본 특개평 2-189946 호 공보에 기재된 탐침카드를 나타낸 정면도.

도 2 는 동시에 테스트받는 4 개의 반도체 칩을 나타낸 사시도.

도 3 은 본 발명에 따른 원칩 마이크로컴퓨터에서 사용된 필수 구성소자의 배열을 나타낸 블록도.

도 4 는 본 발명에 따른 다른 원칩 마이크로컴퓨터에서 사용된 필수 구성소자의 배열을 나타낸 블록도.

도 5 는 테스트 패턴을 레지스터에 전송하는 것을 나타낸 타이밍도.

도 6 은 테스트 패턴을 메모리 영역으로 기입하는 동작을 나타낸 타이밍도.

도 7 은 기입된 테스트 패턴의 확인동작을 나타낸 타이밍도.

도 8 은 소거동작을 나타낸 타이밍도.

도 9 는 데이터 처리모드에서 원칩 마이크로컴퓨터의 신호경로를 나타낸 블록도.

도 10 은 원칩 마이크로컴퓨터의 구성소자 및 입/출력 포트의 레이아웃을 나타낸 정면도.

도 11 은 EEPROM의 테스트에 사용되는 탐침카드를 나타낸 투시도.

* 도면의 주요부분에 대한 설명*

30 : 중앙처리장치

32 : 램덤 엑세스 메모리

34 : 타이머

36 : 플러시형 EEPROM

38 : 공유데이터 버스 시스템

본 발명의 일면에 따르면, 데이터 처리모드 및 테스트 모드를 가지며, 반도체 칩상에 제조된 원칩 마이크로컴퓨터로서, 데이터 처리모드에서 하나 이상의 작업을 표현하는 프로그램된 명령을 실행하는 중앙처리장치, 이 중앙처리장치를 위해 데이터 처리모드에서 사용된 정보를 저장하며 테스트 모드에서 이 정보가 올바르게 유지되고 있는지를 테스트받는 EEPROM, 데이터 처리모드에서의 작업만을 위해 사용되는 제 1 접속패드 그룹 및 테스트 모드에서의 테스트에 사용되는 제 2 접속패드 그룹으로 분류되며 반도체 칩의 한 변을 따라서 배열된 복수개의 접속패드, 및 이 복수개의 접속패드, 중앙처리장치 및 EEPROM의 사이에서 선택적으로 접속되는 복수개의 도전통로를 구비하는 원칩 마이크로컴퓨터가 제공된다.

첨부된 도면 및 이하의 상세한 설명을 통하여 내장 EEPROM을 갖는 원칩 마이크로컴퓨터의 특징 및 장점을 더욱 명확히 설명하기로 한다.

제 1 실시형태

구성소자의 배치

도 3 을 참조하면, 본 발명을 구현한 원칩 마이크로컴퓨터는 중앙처리장치(30), 램덤 엑세스 메모리(32), 타이머(34), 플러시형 EEPROM(36) 및 공유데이터 버스 시스템(38)을 구비한다. 중앙처리장치(30) 및 랜덤 엑세스 메모리(32)는 각각 'CPU' 및 'RAM'으로 축약하여 표기되며, 이들은 공유버스 시스템(38)에 접속되어 있다. RAM(32)은 주로 데이터 메모리로 사용되며, 프로그램된 명령들은 EEPROM(36)내에 저장된다. 이 EEPROM(36)의 용량은 비교적 작다. 어드레스 신호, 데이터 신호 및 명령 신호는 공유버스 시스템(38)을 통해 전파된다. 원칩 마이크로컴퓨터는 EEPROM(38)의 '테스트 모드'에 진입하는 동시에, '데이터 처리모드'에서 주어진 작업을 위한 프로그램된 명령을 실행한다.

원칩 마이크로컴퓨터는 입/출력 포트(PORT1, PORT2, PORT3, PORT4 및 PORT6)를 더 구비하며, 이들 입/출력 포트(PORT1 내지 PORT6)에 접속패드(40)가 선택적으로 접속된다. 도 3 에는 도시되어 있지 않으나, 패드(40)는 신호핀에 전기접속되어 있다. 입/출력 포트(PORT1 및 PORT2)는 데이터 처리모드에서 다른 시스템 구성소자들과의 접속을 위해 사용된다. 2 개 이상의 입/출력 포트가 다른 시스템 구성소자들과의 접속을 위해 제공되나, 도 3 에서는 2 개의 입/출력 포트(PORT1/PORT2)만을 도시하고 있다.

입/출력 포트(PORT3, PORT4 및 PORT6)는 일반적인 목적의 포트로서 기능하며 EEPROM의 테스트에 사용된다. 입/출력 포트(PORT3, PORT4 및 PORT6)는 다른 접속패드(40)에도 전기접속되며, 이들은 또한 신호핀(미도시)에도 접속되게 된다. 이들 신호핀을 통하여 데이터 처리모드에서 신호가 시스템 구성소자와 입/출력 포트(PORT3, PORT4 및 PORT6) 사이에서 전송되게 된다. 그러나, 테스트 모드에서 외부 테스터(미도시)는 접속패드(40)를 통하여 동작 서브모드를 나타내는 제어신호를 입/출력 포트(PORT3)에 공급한다. 원칩 마이크로컴퓨터는 이 제어신호에 응하여 EEPROM을 기입 서브모드, 확인/독출 서브모드 및 소거 서브모드로 선택적으로 진입하게 한다.

입/출력 포트(PORT4)에는 어드레스 신호가 할당된다. 외부 테스터(미도시)는 이 어드레스 신호를 접속패드(40)를 통하여 입/출력 포트(PORT4)에 공급하여 EEPROM(36)내의 메모리 영역을 식별한다. 입/출력 포트(PORT6)에는 데이터 신호가 할당되며, 이 데이터 신호는 외부 테스터(미도시)와 EEPROM(36) 사이의 접속패드(40) 및 입/출력 포트(PORT6)를 통하여 전송된다.

테스트 패드(42)에는 모드변환을 나타내는 제어신호가 할당되며, 이 제어신호는 원칩 마이크로컴퓨터를 테스트 모드와 데이터 처리모드 사이에서 변화시킨다. 테스트 패드(42)는 신호핀(미도시)에 접속되며, 외부 테스터가 이 테스트 패드(42)에 제어신호를 공급한다. 테스트 패드(42) 및 입/출력 포트(PORT3, PORT4 및 PORT6)에 접속된 접속패드(40)는 반도체 칩의 한 변을 따라서 배열된다.

원칩 마이크로컴퓨터는 1조의 신호라인(44), 셀렉터(46), 1조의 신호라인(48) 및 1조의 신호라인(50)을 더 구비한다. 입/출력 포트(PORT3)는 1조의 신호라인(44)을 통해 셀렉터(46)에 접속되며, 이 셀렉터(46)에는 1조의 신호라인(48 및 50)이 접속된다. 1조의 신호라인(48)은 셀렉터(46)를 공유버스 시스템(38)에 접속시킨다. 셀렉터(46)는 테스트 패드(42)의 제어신호에 응하여 1조의 신호라인(44)을 1조의 신호라인(50) 또는 다른 1조의 신호라인(48)에 접속시킨다. 원칩 마이크로컴퓨터가 데이터 처리모드에서 동작하고 있는 동안에는, 테스트 패드(42)의 제어신호는 불활성 레벨에 있으며, 셀렉터(46)는 1조의 신호라인(44)을 1조의 신호라인(48)을 통하여 공유버스 시스템(38)에 접속시킨다. 테스트 패드(48)에서의 제어신호가 불활성 레벨에서 활성 레벨로 변화되는 경우, 셀렉터(46)는 1조의 신호라인(44)을 다른 1조의 신호라인(50)에 접속시킨다.

원칩 마이크로컴퓨터는 셀렉터(52), 레지스터(54) 및 디코더(56)를 더 구비한다. 1조의 신호라인(50) 및 공유버스 시스템(38)은 셀렉터(52)에 접속되며, 셀렉터(52)는 테스트 패드(42)에서의 제어신호에 응하여 1조의 신호라인(50) 및 공유버스 시스템(38)을 레지스터(54)에 선택적으로 접속시킨다. 디코더(56)는 또한입/출력 포트(PORT6)에 접속된다.

테스트 패드(42)에서의 제어신호가 테스트 모드를 나타내는 경우, 셀렉터(52)는 1조의 신호라인(50)을 레지스터(54)에 접속시킨다. 따라서, 테스트 모드에서 셀렉터(46 및 52)는 동작 서브모드를 나타내는 제어신호를 입/출력 포트(PORT3)로부터 레지스터(54)로 전송한다. 이 제어신호는 레지스터(54)에 일시 저장된 다음 디코더(56)에 의해 디코딩된다. 이 디코딩된 신호는 EEPROM(36)의 제어 포트에 공급되어, 지정된 동작 서브모드가 EEPROM(36)에 확정되게 된다. EEPROM(36)은 데이터 포트를 더 구비하며, 이 EEPROM(36)의 데이터 포트에 공유버스 시스템(38)이 직접 접속된다.

원칩 마이크로컴퓨터는 1조의 신호라인(58), 셀렉터(60), 1조의 신호라인(62), 셀렉터(64) 및 2조의 신호라인(66 및 68)을 더 구비한다. 입/출력 포트(PORT4)는 1조의 신호라인(58)을 통해 셀렉터(60)에 접속되며, 셀렉터(60)는 테스트 패드(42)에서의 제어신호에 응하여 1조의 신호라인(58)을 1조의 신호라인(62) 및 1조의 신호라인(68)에 선택적으로 접속시킨다. 1조의 신호라인(62)은 공유버스 시스템(38)에 접속되며, 다른 1조의 신호라인(68)은 다른 셀렉터(64)에 접속된다. 공유버스 시스템(38)은 또한 셀렉터(64)에 접속되며, 셀렉터(64)는 테스트 패드(42)에서의 제어신호에 응하여 1조의 신호라인(68)을 1조의 신호라인(66)을 통하여 EEPROM(36)의 어드레스 포트에 접속시킨다. 따라서, 셀렉터(60 및 64)가 입/출력 포트(PORT4)로부터 외부 어드레스 신호를 EEPROM(36)의 어드레스 포트에 전송하게 된다.

원칩 마이크로컴퓨터는 1조의 신호라인(70) 및 신호라인(72)을 더 구비한다. 입/출력 포트(PORT6)는 1조의 신호라인(70)을 통하여 공유버스 시스템(38)에 접속된다. 디코더(56)와 관련하여 전술한 바와 같이, 디코더(56)는 또한 입/출력 포트(PORT6)에 접속되며, 디코더(56)로부터 디코딩된 신호가 입/출력 포트(PORT6)에 공급된다. 이 디코딩된 신호는 입/출력 포트(PORT6)로 하여금 접속패드(40)로부터의 신호를 공유버스 시스템(38)으로 또는 그 반대로 전송시키도록 한다.

신호라인(72)은 셀렉터(46, 52, 60 및 64)의 제어단자, 입/출력 포트(PORT3 및 PORT4)의 제어단자 및 중앙처리장치(30)의 제어단자에 접속된다. 동작모드를 나타내는 제어신호가 테스트 패드(42)로부터 셀렉터(46, 52, 60 및 64), 입/출력 포트(PORT3/PORT4) 및 중앙처리장치(30)에 공급된다.

셀렉터(46, 52, 60 및 64)는 전술한 바와 같이 접속을 변화시킨다. 테스트 패드(42)에서의 제어신호는 중앙처리장치(30)를 활성과 비활성 사이에서 변화시킨다. 테스트 패드(42)에서의 제어신호가 데이터 처리모드를 나타내는 경우, 중앙처리장치(30)는 활성상태에 있으며, 주어진 작업의 프로그램된 명령을 실행한다. 한편, 중앙처리장치(30)는 테스트 모드를 나타내는 제어신호가 존재하는 경우에 비활성으로 되게 된다. 제어신호는 입/출력 포트(PROT3 및 PORT4)를 접속패드(40)로부터의 신호전송과 접속패드(40)로의 신호전송 사이에서 변화시킨다. 테스트 패드(42)에서의 제어신호가 테스트 모드를 나타내는 경우, 입/출력 포트(PORT3 및 PORT4)는 제어신호 및 어드레스 신호를 접속패드(40)로부터 관련된 셀렉터(46 및 60)에 전송한다.

EEPROM 테스트

이하, 도 3 을 참조하여 EEPROM을 개략적으로 설명하기로 한다. 원칩 마이크로컴퓨터의 제조공정이 완료되면, 원칩 마이크로컴퓨터의 제품들은 각기 반도체 웨이퍼상에 메트릭스상으로 배열된 좁은 반도체 영역내에 산출되게 된다. 반도체 웨이퍼가 반도체 칩으로 분할되는 경우, 좁은 반도체 영역이 반도체 칩에 대응되게 된다. 반도체 웨이퍼는 외부 테스터(미도시)에 운반되며, 카드의 탐침봉(미도시)이 반도체 영역의 적어도 2 개 열내의 제품의 접속패드(40)에 접촉되게 된다. 전술한 바와 같이, 입/출력 포트(P0RT3, PORT4 및 PORT6)의 접속패드(40) 및 테스트 패드(42)는 인접 반도체 영역 사이의 경계 즉, 변(43)을 따라서 배열되며, 탐침봉들은 이 2 개 열내의 제품의 테스트 패드(42) 및 접속패드(40)에 접속가능하게 된다. 따라서, 외부 테스터가 탐침카드를 통하여 복수개의 제품과 접속이 가능하게 된다. 그러나, 설명의 단순화를 위해 EEPROM 테스트를 1 개의 제품에 대해서 개략화시켰다.

외부의 테스터는 테스트 모드를 나타내는 제어신호를 테스트 패드(42)에 공급하며, 이 제어신호는 입/출력 포트(PORT3 및 PORT4), 중앙처리장치(30) 및 셀렉터(46, 52, 60 및 64)에 전송된다. 중앙처리장치(30)는 비활성으로 되며, 입/출력 포트(PORT3 및 PORT4)는 접속패드(40)로부터 관련된 셀렉터(46 및 60)에 신호를 전송할 준비를 완료한다. 셀렉터(46 및 52)는 1조의 신호라인(50)을 선택하며, 셀렉터(60 및 64)는 1조의 신호라인(46)을 선택한다. 따라서, 입/출력 포트(PORT3)는 셀렉터(46), 1조의 신호라인(50) 및 셀렉터(52)를 통하여레지스터(52)에 접속되게 되며, 입/출력 포트(PORT4)는 셀렉터(60), 1조의 신호라인(68), 셀렉터(64) 및 1조의 신호라인(66)을 통하여 EEPROM(36)의 어드레스 포트에 접속되게 된다.

외부 테스터가 기입 서브모드를 나타내는 제어신호를 접속패드(40)를 통하여 입/출력 포트(PORT3)에 공급한다. 이 제어신호는 입/출력 포트(PORT3)로부터 레지스터(54)로 전파되어 저장되게 된다. 디코더(56)는 이 제어신호로부터 디코딩된 신호를 발생시켜 이 디코딩된 신호를 EEPROM(36)의 제어 포트 및 입/출력 포트(PORT6)에 공급한다. 이 디코딩된 신호는 EEPROM(36)내에 기입 서브모드를 확정하게 되며, 입/출력 포트(PORT6)가 1조의 신호라인(70)을 통하여 데이터 신호를 공유버스 시스템(38)에 전송할 준비를 완료하도록 한다.

이어서, 외부 테스터가 어드레스 위치를 나타내는 어드레스 신호 및 테스트 패턴을 나타내는 데이터 신호를 입/출력 포트(PORT3 및 PORT4)에 공급하게 된다. 이 어드레스 신호는 1조의 신호라인(44), 셀렉터(58), 셀렉터(60), 1조의 신호라인(68), 셀렉터(64) 및 1조의 신호라인(66)을 통하여 EEPROM(36)의 어드레스 포트에 전파되어, EEPROM(36)으로 하여금 그 데이터 포트를 메모리 영역에 있는 메모리 셀에 접속시키도록 한다. 한편, 데이터 신호는 1조의 신호라인(70) 및 공유버스 시스템(38)을 통하여 EEPORM(36)의 데이터 포트에 전파되게 되며, 테스트 패턴은 지정된 위치에 있는 메모리 셀에 기입되게 된다.

이어서, 외부 테스터가 확인/독출 서브모드를 나타내는 제어신호를 입/출력 포트(PORT3)에 공급한다. 이 제어신호는 레지스터(54)에 전송된 다음 디코더(56)에 의해 디코딩된다. 이 디코딩된 신호는 EEPROM(36)내의 확인/독출 서브모드를 확정하여, 입/출력 포트(PORT6)가 1조의 신호라인(70)으로부터 데이터 신호를 접속된 접속패드(40)에 전송할 준비를 하도록 한다.

외부 테스터는 어드레스 신호를 입/출력 포트(PORT4)에 공급하며, 이 어드레스 신호는 EEPROM(36)의 어드레스 포트에 전송된다. 내부 센스 증폭기는 메모리 영역에 있는 메모리 셀에 전류를 흘려 보내며, 전류경로상의 전위레벨을 체크하여 메모리 셀이 방전라인으로 전류를 흘려보내는지를 판정한다. 테스트 패턴이 선택된 메모리 셀을 높은 임계값으로 변경하면, 선택된 메모리 셀은 도전채널을 제공하지 않게 되어 전류가 흐르지 않게 된다. 이 때문에, 전류경로는 전위레벨을 높게 유지한다. 한편, 테스트 패턴이 선택된 메모리 셀을 낮은 임계값으로 변경하면, 선택된 메모리 셀은 전류경로와 방전라인 사이에 도전채널을 제공하게 되어 전류를 방전하게 된다. 이로 인해, 전류경로의 전위레벨이 하강하게 된다. 테스트 패턴의 테스트 비트는 임계값의 형태로 메모리 셀내에 저장되며, 센스 증폭기가 이 저장된 비트를 전류경로상의 전위레벨에 기초하여 식별하게 된다. 센스 증폭기는 독출 테스트 패턴을 나타내는 출력 데이터 신호를 발생시켜, 이 출력 데이터 신호를 데이터 포트로부터 고유 버스 시스템(38), 1조의 신호라인(70), 입/출력 포트(PORT6) 및 접속패드(40)를 통하여 외부 테스터에 공급하게 된다. 외부 테스터는 이 독출 테스트 패턴을 기입 테스트 패턴과 비교하여, 메모리 셀이 테스트 패턴을 테스트 비트의 반전이 없이 유지하고 있는지를 판정한다. 전술한 과정을 모든 메모리 셀에 대해 반복수행함으로써, 외부 테스터가 EEPROM(36)의 결함유무를진단하게 된다.

이어서, 외부 테스터는 소거 서브모드를 나타내는 제어신호를 입/출력 포트(PORT3)에 공급한다. 이 제어신호는 레지스터(54)에 전파되어 디코더(56)에 의해 디코딩된다. 이 디코딩된 신호는 EEPROM(36)을 소거 서브모드로 확정하며, 입/출력 포트(PORT6)에 유지되게 된다. 축적된 전자들은 모든 메모리 셀의 유동 게이트 전극으로부터 배출되어, 메모리 셀 어레이로부터 테스트 패턴이 소거되게 된다.

마지막으로, 외부 테스터가 확인/독출 모드를 나타내는 제어신호를 입/출력 포트(PORT3)에 재공급하여, 입/출력 포트(PORT4)에 어드레스 신호를 공급하게 된다. 센스 증폭기는 메모리 셀을 연속적으로 체크하여, 임계값이 초기상태로 회복되었는지를 판정한다. EEPROM(36)은 그 결과를 데이터 신호를 통하여 보고하며, 외부 테스터는 메모리 셀의 전류상태를 재확인하게 된다. 테스트 패턴이 메모리 셀 어레이의 일부에 잔존하게 되면, 외부 테스터는 소거동작을 반복수행하게 된다.

전술한 설명으로부터 알 수 있는 바와 같이, 제조자는 반도체 칩의 한 변(43)을 따라서 EEPROM 테스트용의 접속패드(40/41)를 배열하며, 외부 테스터가 반도체 웨이퍼상에 2 열로 배열된 제품의 접속패드에 2 열의 탐침봉을 접근시킨다. 이로 인해, 일본 특개평에 기재된 것에 비해 2 배의 제품을 외부의 테스터에 의해 동시에 진단할 수 있게 된다. 따라서, 본 발명에 따른 원칩 마이크로컴퓨터는 테스트 성능이 향상될 뿐만 아니라, 병렬 진단에 의해 생산비용을 절감할 수 있게 된다.

제 2 실시형태

구성소자의 배치

도 4 는 본 발명을 구현한 또 다른 원칩 마이크로컴퓨터를 나타낸 도면이다. 제 1 실시형태에서와 대응되는 구성소자에 대해서는 동일 참조부호를 사용하여 표기한다. 그러나, EEPROM(36)은 제 1 실시형태의 용량에 비해 더 큰 용량을 갖는다. 32 비트 데이터 버스(76) 및 16 비트 어드레스 버스(78)가 원칩 마이크로컴퓨터에 사용되며, 14 개의 입/출력 포트(PORT0, PORT1, PORT2, PORT3, PORT4, PORT5, PORT6, PORT7, PORT8, PORT9, PORT10, PORT11, PORT12 및 PORT13)가 외부장치와의 접속용으로 사용된다. / 표시 좌측의 번호는 버스 또는 1조의 신호라인을 통하여 전파되는 신호비트의 개수를 나타낸다. 데이터 처리모드에서 14 개의 입/출력 포트(PORT0 내지 PORT13)가 접속용으로 사용된다.

입/출력 포트(PORT3, PORT4 및 PORT6)에는 EEPROM 테스트시에 동작 서브모드, 어드레스 신호 및 데이터 신호를 나타내는 제어신호가 할당된다. 16 개의 어드레스 비트가 어드레스 신호를 나타내지만, 입/출력 포트(PORT4)는 8 개의 신호라인을 통하여 셀렉터(60)에 접속된다. 이 경우, 8 개의 어드레스 비트가 외부 테스터로부터 입/출력 포트(PORT4)에 2 회 전송된다. 이 때문에, EEPROM(36)의 어드레스 포트와 1조의 신호라인(68) 사이에는 추가 구성소자가 삽입되며, 셀렉터(64)가 2 개의 셀렉터(64-1 및 64-2)로 대체된다.

제 1 의 추가 구성소자는 셀렉터(80)이다. 이 셀렉터(80)는 1조의 신호라인(68)과 2 개의 셀렉터(64-1 및 64-2) 사이에 접속되며, 이 2 개의 셀렉터(64-1및 64-2) 사이에 2조의 신호라인(98-1 및 98-2)이 접속된다. 셀렉터(80)는 접속패드(82)에서의 제어신호에 응하여 1조의 신호라인(68)을 1조의 신호라인(98-1)을 통하여 셀렉터(64-1)에 선택적으로 접속시키며 1조의 신호라인(98-2)을 통하여 다른 셀렉터(64-2)에 접속시킨다.

제 2 의 추가 구성소자는 2 개의 8 비트 어드레스 레지스터(84-1 및 84-2)이다. 8 비트 어드레스 레지스터(84-1)에는 셀렉터(64-1)가 접속되며, 다른 8 비트 어드레스 레지스터(84-2)에는 다른 셀렉터(64-2)가 접속된다. 이들 2 개의 어드레스 레지스터(84-1 및 84-2)는 EEPROM(36)의 어드레스 포트에 접속된다.

먼저, 외부 테스터는 셀렉터(64-1)를 나타내는 제어신호를 셀렉터(80)에 공급하며, 8 개 어드레스 비트를 입/출력 포트(PORT4)에 공급한다. 이 8 개 어드레스 비트는 셀렉터(80)를 통하여 셀렉터(64-1)에 전송된 다음, 다시 8 비트 어드레스 레지스터(84-1)에 전송된다. 이어서, 외부 테스터는 제어신호를 변경하여 다른 셀렉터(64-2)를 나타내도록 한다. 나머지 8 개 어드레스 비트는 셀렉터(80)를 통하여 다른 셀렉터(64-2)에 전송된 다음, 다른 8 비트 어드레스 레지스터(84-2)에 전송된다. 그 결과, 16 비트 어드레스 신호가 어드레스 레지스터(84-1 및 84-2)에 저장된 다음, 이 어드레스 레지스터(84-1 및 84-2)로부터 EEPROM(36)의 어드레스 포트로 공급되게 된다. 8 개 어드레스 비트는 어드레스 레지스터(84-1 및 84-2)에 2 회 전송된다. 이러한 특성은 어드레스 할당에 단지 8 개의 접속패드(40)가 필요하기 때문에 EEPROM의 테스트에 바람직하다.

입/출력 포트(PORT6)는 8 개 데이터 비트를 수신하며, EEPROM은 32 비트 입력 데이터 포트 및 32 비트 출력 데이터 포트를 갖는다. 이 때문에, 데이터 전파경로에 추가 구성소자가 삽입되게 된다. 제 1 추가 구성소자는 4 개의 셀렉터(86-1, 86-2, 86-3 및 86-4) 및 이 4 개의 셀렉터(86-1, 86-2, 86-3 및 86-4)와 EEPROM(36)의 입력 데이터 포트의 사이에 접속된 4 개의 8 비트 데이터 버퍼(88)이다. 데이터 버스(76)는 32 개 데이터 신호라인을 갖는다. 데이터 버스(76)로부터 선택된 8 개 데이터 신호라인은 4 개의 셀렉터(86-1, 86-2, 86-3 및 86-4)의 제 1 입력 포트에 접속된다. 이 32 개 데이터 신호라인은 8 개 데이터 신호라인을 각각 구비하는 4 개의 그룹으로 분리되며, 이들 4 개의 신호라인의 그룹은 각기 셀렉터(86-1, 86-2, 86-3 및 86-4)의 제 2 입력 포트에 접속된다. 셀렉터(86-1, 86-2, 86-3 및 86-4)는 테스트 패드(42)에서의 제어신호에 응하여 제 1 입력 포트 및 제 2 입력 포트를 데이터 버퍼(88)에 선택적으로 접속시킨다. 한편, 데이터 버퍼(88)는 디코딩된 신호에 응하여 데이터 기입과 데이터 독출 사이에서 변화된다.

제 2 추가 구성소자는 EEPROM(36)의 32 비트 출력 데이터 포트와 32 비트 데이터 버스(76) 사이에 직렬접속된 셀렉터(90 및 92)이다. 32 비트 출력 데이터 포트는 셀렉터(92)의 제 1 입력 포트에 직접 접속되며, 또한 셀렉터(90)의 4 개의 8 비트 입력 포트에 접속된다. 셀렉터(90)의 8 비트 출력 포트는 셀렉터(92)의 제 2 입력 포트에 접속된다. 2 비트 제어신호가 어드레스 레지스터(84-2)로부터 셀렉터(90)의 제어 포트에 공급되어, 셀렉터(90)가 4 개의 8 비트 입력 포트를 셀렉터(92)의 제 2 입력 포트에 선택적으로 접속시키도록 한다. 셀렉터(92)는 테스트 패드(42)에서의 제어신호에 응하여 제 1 입력 포트 및 제 2 입력 포트를 데이터 버스(76)에 선택적으로 접속시키도록 한다.

접속패드(94)에는 클록신호가 할당되며, 이 클록신호는 중앙처리장치(30)의 클록 포트, RAM(32)의 클록 포트, 타이머(34)의 클록 포트 및 레지스터(54)의 클록 포트에 공급된다. 입/출력 포트(PORT3, PORT4 및 PORT6)에 접속된 접속패드(40), 접속패드(82) 및 테스트 패드(42)는 EEPROM의 테스트에 필요하므로, 반도체 칩의 변(99)을 따라서 배열된다. 따라서, EEPROM의 테스트에는 단지 26 개의 패드(40/42 및 82)가 사용된다.

EEPROM 테스트

원칩 마이크로컴퓨터는 패키지로 밀봉되기 이전에 테스트된다. 원칩 마이크로컴퓨터의 제품은 반도체 웨이퍼상에 배열된다. 외부 테스터는 도 2 에 나타낸 탐침카드와 같은 탐침카드를 가지며, 그 탐침봉은 반도체 칩상에 2 열로 배열된 제품의 패드(40/42 및 82)와 동시에 접촉되게 된다. EEPROM의 테스트는 다음의 절차로 수행된다.

먼저, 외부 테스터가 테스트 패턴을 데이터 버퍼(88)내에 저장한다. 도 5 는 데이터 버퍼(88)로의 데이터의 전송을 나타내고 있다. 외부 테스터는 참조번호 ①(EEPROM 테스트를 나타냄)로 표시된 바와 같이, 테스트 패드(42)에서의 제어신호를 고레벨로 변경한다. 그 후, 중앙처리장치(30)는 비활성이 된다. 입/출력 포트(PORT3)는 외부 테스터로부터 제어신호를 수신할 준비를 완료한다. 셀렉터(46 및 52)는 1조의 신호라인(50)을 선택하며, 셀렉터(60)는 1조의 신호라인(68)을 선택하여, 셀렉터(86-1, 86-2, 86-3 및 86-4)는 1조의 신호라인(96)을 선택한다.

이어서, 외부 테스터는 참조번호 ②로 나타낸 바와 같이, 기입 서브모드를 나타내는 제어신호를 입/출력 포트(PORT3)에 공급한다. 이 제어신호는 셀렉터(46), 1조의 신호라인(50) 및 셀렉터(52)를 통하여 레지스터(54)에 전파되어 기록된다. 이 제어신호는 디코딩되어, 디코딩된 신호가 EEPROM(36), 데이터 버퍼(88) 및 입/출력 포트(PORT6)에 공급되게 된다. 이 디코딩된 신호는 EEPROM(36)에 기입 서브모드를 확정하여, 입/출력 포트(PORT6)가 외부 테스터로부터 데이터 신호를 수신할 준비를 완료하도록 하며, 데이터 버퍼(86-1, 86-2, 86-3 및 86-4)가 이 데이터 신호를 저장하도록 한다.

이어서, 외부 테스터는 테스트 패턴을 나타내는 8 비트 데이터 신호를 입/출력 포트(PORT6)에 공급한다. 이 8 비트 데이터 신호는 데이터 버스(76), 1조의 신호라인(96) 및 셀렉터(86-1, 86-2, 86-3 및 86-4)를 통하여 데이터 버스(88)에 전송되어, 8 비트 데이터 버퍼(88)에 저장되게 된다. 그 결과, 테스트 패턴이 각각의 8 비트 데이터 버퍼(88)에 저장되게 된다.

이어서, 외부 테스터는 원칩 마이크로컴퓨터에 명령하여 테스트 패턴을 메모리 셀에 기록하도록 한다. 도 6 은 기입절차를 나타낸 것이다. 외부 테스터는 참조번호 ①로 나타낸 바와 같이, 테스트 패턴(42)에서의 제어신호를 고레벨로 변경한다. 그 후, 중앙처리장치(30)가 비활성으로 된다. 입/출력 포트(PORT3 및 PORT4)는 외부 테스터로부터 제어신호 및 어드레스 신호를 수신할 준비를 한다.셀렉터(60)는 1조의 신호라인(68)을 선택하며, 셀렉터(64-1 및 64-2)는 1조의 신호라인(98-1 및 98-2)을 선택한다. 셀렉터(46 및 52)는 1조의 신호라인(50)을 유지한다.

외부 테스터는 접속패드(82)에서의 제어신호를 고레벨로 변경한다. 그 후, 셀렉터(80)는 접속패드(82)에서의 제어신호에 응하여 1조의 신호라인(68)을 1조의 신호라인(98-1)에 접속시키도록 한다. 외부 테스터는 어드레스의 하이 파트를 나타내는 8 비트 어드레스 신호를 입/출력 포트(PORT4)에 공급하며, 이 8 비트 어드레스 신호는 셀렉터(60), 1조의 신호라인(68), 셀렉터(80), 1조의 신호라인(98-1) 및 셀렉터(64-1)를 통하여 어드레스 레지스터(84-1)에 전송된다. 이 8 비트 어드레스 신호는 참조번호 ②로 나타낸 바와 같이 어드레스 레지스터(84-1)에 저장되게 된다.

이어서, 외부 테스터는 접속패드(82)에서의 제어신호를 저레벨로 변경한다. 셀렉터(80)는 접속패드(82)에서의 제어신호에 응하여, 1조의 신호라인(68)을 다른 1조의 신호라인(98-2)에 접속시키도록 한다. 외부 테스터는 이 어드레스의 로우 파트를 나타내는 8 비트 어드레스 신호를 입/출력 포트(PORT4)에 공급하며, 이 8 비트 어드레스 신호는 셀렉터(60), 1조의 신호라인(68), 셀렉터(80), 1조의 신호라인(98-2) 및 셀렉터(64-2)를 통하여 어드레스 레지스터(84-2)에 전송되게 된다. 이 8 비트 어드레스 신호는 참조번호 ③으로 나타낸 바와 같이, 어드레스 레지스터(84-2)에 저장되게 된다.

외부 테스터는 기입 서브모드를 나타내는 제어신호를 입/출력 포트(46)에 공급하게 되며, 이 제어신호는 참조번호 ④로 나타낸 바와 같이, 셀렉터(46), 1조의 신호라인(50) 및 1조의 셀렉터(52)를 통하여 레지스터(54)에 전송되어 저장되게 된다. 이 제어신호는 디코딩되어, 이 디코딩된 신호가 EEPROM에 기입 서브모드를 확정하게 된다. 이 디코딩된 신호는 데이터 버퍼(88)에 명령하여 테스트 패턴을 EEPROM(36)의 입력 데이터 포트에 공급하도록 한다. 이 테스트 패턴은 어드레스 레지스터(84-1 및 84-2)에 저장된 어드레스와 동일한 어드레스가 할당된 메모리 셀에 기록되게 된다.

외부 테스터는 어드레스의 로우 파트를 4 만큼 순차적으로 증가시키며, 테스트 패턴은 선택된 메모리 셀에 동시에 기록되게 된다. 어드레스의 로우 파트가 FFH에 도달되게 되면, 외부 테스터는 접속패드(82)에서의 제어신호를 고레벨로 변경하며, 어드레스의 하이 파트를 1 만큼 증가시킨다. 외부 테스터는 접속패드(82)에서의 제어신호를 저레벨로 변경하며, 어드레스의 로우 파트를 순차적으로 증가시킨다. 마침내, 테스트 패턴이 모든 메모리 셀에 기록되게 된다.

기입이 완료되게 되면, 외부 테스터는 도 7 에 나타낸 바와 같이 확인작업을 수행한다. 외부 테스터는 참조번호 ①로 나타낸 바와 같이, 테스트 패드(42)에서의 제어신호를 고레벨로 변경한다. 이 제어신호는 입/출력 포트(PORT3 및 PORT4)가 외부 테스터로부터 제어신호 및 어드레스 신호를 수신할 준비를 완료하도록 하며, 셀렉터(64-1 및 64-2)가 1조의 신호라인(98-1 및 98-2)을 각기 어드레스 레지스터(84-1 및 84-2)에 접속시키도록 한다. 셀렉터(92)는 데이터 버스(76)에 셀렉터(90)를 접속시킨다.

외부 테스터는 입/출력 포트(PORT3)에 확인 서브모드를 나타내는 제어신호를 공급한다. 이 제어신호는 셀렉터(46), 1조의 신호라인(50) 및 셀렉터(52)를 통하여 레지스터(54)에 전송하며, 이 제어신호는 참조번호 ②로 나타낸 바와 같이 레지스터(54)에 저장되게 된다. 이 제어신호는 디코딩되어, 이 디코딩된 신호가 EEPROM(36) 및 입/출력 포트(PORT6)에 공급되게 된다. EEPROM(36)에는 확인 서브모드가 확정되게 되며, 입/출력 포트(PORT6)는 외부 테스터에 데이터 신호를 전송할 준비를 완료하게 된다. EEPROM(36)은 센스 증폭기(미도시)의 임계값을 소정의 레벨로 설정하여, 출력 데이터 포트를 인에이블상태로 한다.

외부 테스터는 접속패드(82)에서의 제어신호를 고레벨로 변경한다. 이 제어신호는 셀렉터(80)에 공급되게 되며, 셀렉터(80)는 1조의 신호라인(68)을 1조의 신호라인(98-1)에 접속시킨다. 외부 테스터는 8 비트 어드레스 신호를 입/출력 포트(PORT4)에 공급한다. 이 8 비트 어드레스 신호는 셀렉터(60), 1조의 신호라인(68), 셀렉터(80), 1조의 신호라인(98-1) 및 셀렉터(64-1)를 통하여 어드레스 레지스터(84-1)에 전송되어 참조번호 ③로 나타낸 바와 같이 어드레스 레지스터(84-1)에 저장되게 된다.

외부 테스터는 접속패드(82)에서의 제어신호를 저레벨로 변경한다. 이 제어신호는 셀렉터(80)에 전송되며, 셀렉터(80)는 1조의 신호라인(68)을 신호라인(98-2)에 접속시킨다. 외부 테스터는 8 비트 어드레스 신호를 입/출력 포트(PORT4)에 공급한다. 이 8 비트 어드레스 신호는 셀렉터(60), 1조의 신호라인(68), 셀렉터(80), 1조의 신호라인(98-2) 및 셀렉터(64-2)를 통하여 어드레스 레지스터(84-2)에 전송된 다음, 참조번호 ④로 나타낸 바와 같이, 어드레스 레지스터(84-2)에 저장되게 된다. 따라서, 어드레스 레지스터(84-1 및 84-2)에 어드레스가 저장된 다음 EEPROM(36)의 어드레스 포트에 공급되게 된다.

EEPROM(36)는 센스 증폭기를 전류경로를 통하여 어드레스가 할당된 메모리 셀에 접속시켜, 센스 증폭기가 이 전류경로를 통하여 전류를 선택된 메모리 셀에 흘려보내도록 한다. 센스 증폭기는 이 전류경로에서의 전위레벨을 체크하여 선택된 메모리 셀이 전류를 방전하는지를 판정한다. 메모리 셀이 전류를 방전하게 되면, 관련 전류경로에서의 전위레벨이 임계값보다 낮게 되게 된다. 한편, 메모리 셀이 이 관련 전류경로를 방전라인으로부터 격리시키게 되면, 전위레벨이 임계값을 초과하게 된다. 센스 증폭기는 선택된 메모리 셀내에 저장된 테스트 비트의 논리레벨을 판정하며, 독출된 테스트 패턴을 나타내는 8 비트 데이터 신호를 출력 데이터 포트에 공급한다.

어드레스 레지스터(84-2)는 최하 2 개 비트를 제어신호로서 셀렉터(90)에 공급하며, 셀렉터는 출력 테이터 포트의 32 개 출력단자를 셀렉터(92)에 선택적으로 접속시킨다. 셀렉터(92)는 데이터 버스(76)를 통하여 8 비트 데이터 신호를 입/출력 포트(PORT6)에 전송한 다음, 참조번호 ⑤로 나타낸 바와 같이, 입/출력 포트(PORT6)로부터 외부 테스터로 전송한다. 외부 테스터는 독출된 테스트 패턴을 기입 테스트 패턴과 비교하여 메모리 셀을 진단한다. 최하 2 비트가 [00] 내지 [11] 인 동안에는, 외부 테스터는 선택된 워드로부터 독출된 4 개 테스트 패턴을 체크한다.

외부 테스터는 참조번호 ④ 및 ⑤로 나타낸 단계를 반복수행하며, 어드레스를 1 만큼 증가시킨다. 독출 테스트 패턴이 4 그룹의 출력단자에 도달되게 된다. 그러나, 셀렉터(90)는 4 개 그룹을 셀렉터(92)에 순차적으로 접속시키며, 모든 독출 테스트 패턴이 입/출력 포트(PORT6)를 통하여 외부 테스터에 공급되게 된다.

어드레스의 로우 파트가 FFH에 도달되게 되면, 외부 테스터는 어드레스의 하이 파트를 1 만큼 증가시키며, 참조번호 ④ 및 ⑤로 나타낸 단계를 반복수행한다. 따라서, 32 개 테스트 비트가 4 개 그룹으로 분할되게 되며, EEPROM(36)으로부터 입/출력 데이터 포트(PORT6)를 통하여 외부 테스터에 순차적으로 독출되게 된다. 그 결과, 확인작업에 소요되는 접속패드(40)를 절감할 수 있게 된다.

이어서, 외부 테스터는 EEPROM(36)로부터 테스트 패턴을 소거한다. 도 8 은 소거동작을 나타낸 것이다. 외부 테스터는 참조번호 ①로 나타낸 바와 같이 테스트 패드(42)에서의 제어신호를 고레벨로 변경한다. 원칩 마이크로컴퓨터에 테스트 모드를 확정한 다음, 외부 테스터는 소거 서브모드를 나타내는 제어신호를 입/출력 포트(PORT3)에 공급한다. 이 제어신호는 참조번호 ②로 나타낸 바와 같이, 레지스터(54)에 전송된 다음 저장되게 된다. 이 제어신호는 디코딩된 다음 디코딩된 신호가 EEPROM(36)에 소거 서브모드를 확정하게 된다. 그 후, 축적된 전자들이 메모리 셀의 유동 게이트로부터 파울러-노르트하임(Fowler-Nordheim) 터널 전류로서 배출되게 된다.

소거동작 후, 외부 테스터는 확인작업을 반복수행하여 테스트 패턴이 모든 메모리 셀로부터 소거되었는지를 판정한다. 소거상태가 확인되게 되면, 외부 테스터는 EEPROM 테스트를 종료하게 된다.

테스트 후, 반도체 웨이퍼는 반도체 칩으로 분할되게 되며, 반도체 칩은 적절한 패키지로 밀봉되게 된다. 접속패드(40)는 신호핀에 접속되어 있다. 원칩 마이크로컴퓨터가 데이터 처리모드에서 동작하고 있는 동안, 입/출력 포트(PORT3 및 PORT4)는 각기 화살표 A1 및 A2 로 나타낸 8 비트 데이터 비트를 통하여 데이터 버스(76)에 접속되며, 중앙처리장치(30)는 화살표 A3 로 나타낸 32 비트 데이터 경로를 통하여 데이터 버스(76)에 접속되며, 화살표 A4 로 나타낸 16 비트 데이터 경로를 통하여 EEPROM(36)의 어드레스 포트에 접속되며, 화살표 A5 및 A6 로 나타낸 32 비트 데이터 경로는 도 9 에 나타낸 바와 같이 EEPROM(36)의 입/출력 데이터 포트와 데이터 버스(76) 사이에 제공되게 된다. 원칩 마이크로컴퓨터는 데이터 처리모드에서 일반 원칩 마이크로컴퓨터와 유사하게 동작하며, 이에 대한 추가적인 설명은 설명의 간략화를 위해 생략하기로 한다.

도 10 은 구성소자 및 입/출력 포트(PORT0 내지 PORT13)의 레이아웃을 나타낸다. 패드(EP)에 전력이 공급되며, 패드(GND)는 접지에 접속된다. 테스트 패드(42), 접속패드(82) 및 입/출력 포트(PORT3, PORT4 및 PORT6)는 반도체 칩(103)의 변(102)을 따라서 배열된다. EEPROM(36)은 사각형 영역을 점유하며, 이 사각형 영역은 변(102)에 평행인 긴 변(100)을 갖는다. 그 결과, EEPROM의 테스트에 사용되는 대부분의 패드(40, 42 및 82)는 반도체 칩(103)상의 짧은 변을 통하여 구성소자들과 접속되며, 신호가 현저한 지연이 없이 전파되게 된다.

전술한 설명으로부터 알 수 있는 바와 같이, 외부 테스터는 도 11 에 나타낸바와 같이 탐침봉(24)을 통하여 반도체 웨이퍼상에 2 열로 배열된 제품(104)과 동시에 접속될 수 있다. 제조자가 종래기술의 EEPROM 테스트시에 소요되는 시간의 절반의 시간에 테스트를 완료할 수 있다. 그 결과, 제조자가 EEPROM의 테스트에 소요되는 경비를 절감할 수 있다.

본 발명의 특정 실시형태를 나타내어 설명하였으나, 본 기술분야의 전문가들에게는 본 발명의 사상 및 범주를 벗어나지 않고도 각종의 변형과 수정이 가능하다는 것이 명백하다.

예를들어, 다른 원칩 마이크로컴퓨터는 공유버스(38)의 대신에 데이터 버스 및 어드레스 버스를 구비할 수도 있다.

어드레스 신호가 2 개 이상의 어드레스 비트의 그룹으로 분할될 수도 있다. 이 경우, 접속패드(82)는 1 개 이상의 패드를 갖는 포트로 대체된다.

또 다른 원칩 마이크로컴퓨터는 어드레스 비트 그룹을 간격을 두고 전송할 수도 있으나, 32 비트 데이터 신호는 32 비트 데이터 포트와 EEPROM(36)의 데이터 포트 사이에서 전송된다.

또 다른 원칩 마이크로컴퓨터는 데이터 비트 그룹을 간격을 두고 EEPROM(36)과 데이터 포트(PORT6) 사이에서 전송할 수도 있으나, 16 비트 어드레스 신호가 어드레스 포트에 직접 공급된다.

전술한 설명으로부터 알 수 있는 바와 같이, 외부 테스터는 탐침봉(24)을 통하여 반도체 웨이퍼상에 2 열로 배열된 제품(104)과 동시에 접속시킬 수 있게 됨으로써, 종래기술의 EEPROM 테스트시에 소요되는 시간의 절반의 시간에 테스트를 완료할 수 있게 되어, EEPROM의 테스트에 소요되는 경비를 절감할 수 있다.

Claims

데이터 처리모드 및 테스트 모드를 가지며 반도체 칩(103)상에 제조된 원칩 마이크로컴퓨터로서,

상기 데이터 처리모드에서 적어도 하나의 작업을 표현하는 프로그램된 명령을 실행하는 중앙처리장치(30),

상기 데이터 처리모드에서 사용된 정보들을 상기 중앙처리장치(30)를 위해 저장하며, 상기 테스트 모드에서 상기 정보들이 적절하게 유지되어 있는가가 테스트되는 EEPROM(36),

상기 데이터 처리모드에서의 상기 작업을 위해서만 사용되는 제 1 접속패드 그룹(PORT1/PORT2; PORT0 - PORT2/PORT5/PORT7 - PORT13) 및 상기 테스트 모드에서의 테스트에 사용되는 제 2 접속패드 그룹(PORT3/PORT4/PORT6/42; PORT3/PORT4/PORT6/42/82)으로 분류되는 복수개의 접속패드, 및

상기 복수개의 접속패드, 상기 중앙처리장치 및 상기 EEPROM 사이에 선택적으로 접속되는 복수개의 도전경로를 구비하며,

상기 테스트 모드에서 사용된 임의의 신호는, 상기 복수의 도전경로로부터 선택된 도전성 경로를 통하여 상기 제 2 접속 패드 그룹의 상기 접속 패드로부터 목적지까지 순차적으로 공급되는 복수의 비트 그룹으로 분할되며,

상기 제 2 접속패드 그룹의 접속패드는 상기 반도체 칩의 한 변(43; 99; 102)을 따라서 배열되는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 1 항에 있어서,

상기 복수개의 도전경로는,

상기 테스트 모드에서 상기 제 2 접속패드 그룹의 제 1 서브 그룹(PORT6)과 상기 EEPROM(36)의 데이터 포트 사이에 접속되어, 상기 EEPROM에 기입되는 기입 테스트 패턴을 나타내는 제 1 데이터 신호를 상기 데이터 포트에 전송하도록 하며, 상기 EEPROM으로부터 독출된 독출 테스트 패턴을 나타내는 제 2 데이터 신호를 상기 제 1 서브 그룹(PORT6)으로 전송하는 제 1 도전경로(70; 96/86-1 - 86-4/88/90/92),

상기 테스트 모드에서 상기 제 2 접속패드 그룹의 제 2 서브 그룹(PORT4)과 상기 EEPROM(36)의 어드레스 포트 사이에 접속되어, 상기 테스트 패턴이 기록되는 어드레스 위치를 나타내는 제 1 어드레스 신호를 상기 어드레스 포트에 전송하는 제 2 도전경로(58/60/68/64/66; 60/68/80/98-1, 98-2/64-1, 64-2/84-1, 84-2), 및

상기 테스트 모드에서 제 2 접속패드 그룹의 제 3 서브 그룹(PORT3)과 상기 EEPROM의 제어 포트 사이에 접속되어, 상기 테스트의 명령을 나타내는 제 1 제어신호를 상기 제어 포트에 전송하는 제 3 도전경로(44/46/48/52/54/56; 46/52/54/56)를 포함하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 2 항에 있어서,

상기 EEPROM(36)은 상기 변(102)에 실질적으로 평행한 한 쌍의 측선들을 갖는 상기 반도체 칩(103)의 사각형 영역을 점유하며,

상기 제 1 도전경로, 상기 제 2 도전경로 및 상기 제 3 도전경로는 상기 쌍의 측선들 중의 하나(100) 및 상기 변을 따르는 상기 제 2 접속패드 그룹의 상기 제 1, 제 2 및 제 3 서브 그룹 사이에 연장되는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 2 항에 있어서,

상기 복수개의 도전경로는 공유버스의 역할을 하는 제 4 도전경로(38)를 더 포함하며,

상기 제 1 도전경로는 상기 제 2 접속패드 그룹의 상기 제 1 서브 그룹(PORT6)과 상기 제 4 도전경로 사이에 접속된 제 1 도전 부경로(70) 및 상기 제 4 도전경로와 상기 데이터 포트 사이에 접속된 제 2 도전 부경로를 갖는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 2 항에 있어서,

상기 제 3 도전경로는 상기 명령을 나타내는 상기 제 1 제어신호를 저장하는 레지스터(52) 및 상기 레지스터와 상기 제어 포트 사이에 접속되어 상기 명령을 EEPROM 장치(36)에 전송하는 디코더(54)를 갖는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 2 항에 있어서,

상기 제 1 서브 그룹(PORT6), 상기 제 2 서브 그룹(PORT4) 및 상기 제 3 서브 그룹(PORT3)은 상기 데이터 처리모드시에도 사용되는 양방향 신호 포트인 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 6 항에 있어서,

상기 복수개의 도전경로는,

공유버스의 역할을 하는 제 4 도전경로(38),

상기 데이터 처리모드에서 상기 제 4 도전경로에 접속되어 상기 제 2 서브 그룹과 상기 제 4 도전경로 사이에 제 3 데이터 신호를 전송하는 제 5 도전경로(62),

상기 데이터 처리모드에서 상기 제 4 도전경로에 접속되어 상기 제 3 서브 그룹과 상기 제 4 도전경로 사이에 제 4 데이터 신호를 전송하는 제 6 도전경로(48),

상기 데이터 처리모드에서 상기 제 4 도전경로에 접속되어 제 2 어드레스 신호를 상기 어드레스 포트에 전송하는 제 7 도전경로, 및

상기 제 4 도전경로에 접속되어 상기 명령을 나타내는 제 2 제어신호를 상기 제어 포트에 전송하는 제 8 도전경로를 더 구비하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 7 항에 있어서,

상기 제 2 도전경로는 상기 제 2 서브 그룹(PORT4)을 상기 제 2 도전경로 및 상기 제 5 도전경로(62)에 선택적으로 접속시키는 제 1 셀렉터(60) 및 상기 제 2 도전경로 및 상기 제 7 도전경로를 상기 EEPROM(36)의 상기 어드레스 포트에 선택적으로 접속시키는 제 2 셀렉터(64)를 가지며,

상기 제 3 도전경로는 상기 제 3 서브 그룹(PORT3)을 상기 제 3 도전경로 및 상기 제 6 도전경로에 선택적으로 접속시키는 제 3 셀렉터(46) 및 상기 제 3 도전경로 및 상기 제 8 도전경로를 상기 EEPROM(36)의 상기 제어 포트에 선택적으로 접속시키는 제 4 셀렉터(52)를 갖는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 8 항에 있어서,

상기 제 2 접속패드 그룹은 상기 데이터 처리모드 및 상기 테스트 모드 중의 하나를 나타내는 제 3 제어신호를 전송하는 제 4 서브 그룹(42)을 가지며,

상기 제 1 셀렉터, 제 2 셀렉터, 제 3 셀렉터 및 제 4 셀렉터는 상기 제 3 제어신호에 응하여 상기 제 3 제어신호가 나타내는 동작모드에 따라서 그 내부의 도전경로를 변경하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 9 항에 있어서,

상기 제 4 셀렉터(52)는 상기 제 3 도전경로 및 상기 제 8 도전경로를 레지스터(54)에 선택적으로 접속시켜, 상기 제 1 및 제 2 제어신호 중의 하나를 저장시키며,

상기 레지스터는 디코더(56)를 통하여 상기 제어 포트에 접속되어 상기 제 1 및 제 2 제어신호 중의 상기 하나를, 상기 명령을 나타내는 디코딩된 신호로 디코딩하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 10 항에 있어서,

상기 디코딩된 신호중의 하나는 상기 제 1 서브 그룹(PROT6)에 공급되어 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호를 선택적으로 통과시키는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 2 항에 있어서,

상기 제 1 어드레스 신호는 상기 임의의 신호로서 기능하여서, 복수개의 어드레스 비트 그룹으로 분할되어 간격을 두고 상기 제 1 서브 그룹(PORT4)으로부터 상기 어드레스 포트로 공급되는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 12 항에 있어서,

상기 제 2 도전경로는 상기 복수개의 어드레스 비트 그룹을 각기 저장하며, 상기 어드레스 포트에 접속되어 상기 제 1 어드레스 신호를 상기 어드레스 포트에 공급하는 복수개의 어드레스 레지스터(84-1/84-2)를 갖는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 13 항에 있어서,

상기 제 2 도전경로는 상기 제 2 서브 그룹(PORT4)과 상기 복수개의 어드레스 레지스터(84-1/84-2) 사이에 접속된 제 1 셀렉터(80)를 더 구비하며,

상기 제 2 접속패드 그룹은 상기 테스트 모드에서 제 2 제어신호를 상기 제 1 셀렉터(80)에 전송하여 상기 제 2 서브 그룹을 상기 복수개의 어드레스 레지스터에 선택적으로 접속시키는 제 4 서브 그룹(82)을 더 구비하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 14 항에 있어서,

상기 복수개의 도전경로는 상기 데이터 처리모드에서 상기 중앙처리장치(30)에 접속되어 제 2 어드레스 신호를 상기 어드레스 포트로 전송하는 제 4 도전경로(78)를 더 포함하며,

상기 제 2 도전경로는 동작모드를 나타내는 제 3 제어신호에 응하여 상기 제 1 셀렉터(80) 및 상기 제 4 도전경로(78)를, 상기 제 3 제어신호가 나타내는 동작모드에 따라서 상기 복수개의 어드레스 레지스터에 선택적으로 접속시키는 복수개의 제 2 셀렉터(64-1/64-2)를 더 구비하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 2 항에 있어서,

상기 제 1 도전경로는 병렬로 배열되며 상기 EEPROM의 상기 데이터 포트에 접속된 복수개의 데이터 레지스터(88)를 가지며,

상기 제 1 데이터 신호는 상기 복수개의 데이터 레지스터에 동시에 공급되어 상기 복수개의 데이터 레지스터 각각에 상기 기입 테스트 패턴을 저장하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 16 항에 있어서,

상기 제 1 도전경로는 상기 데이터 포트에 접속되어 상기 데이터 포트의 도전단자를 상기 제 1 서브 그룹(PORT6)에 선택적으로 접속시키는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 17 항에 있어서,

상기 복수개의 도전경로는 버스 시스템의 역할을 하는 제 4 도전경로(76)를 더 구비하며,

상기 제 1 도전경로는 상기 제 1 서브 그룹(PORT6)과 상기 제 4 도전경로(76) 사이에 접속된 제 1 도전 부경로, 상기 제 4 도전경로와 상기 복수개의 데이터 레지스터(88) 사이에 병렬로 접속된 복수개의 제 2 도전 부경로(96), 및 상기 제 1 셀렉터에 접속되어 상기 제 4 도전경로 및 상기 제 1 도전 부경로를 통하여 상기 독출 테스트 패턴을 상기 제 1 서브 그룹에 전송하는 제 3 도전 부경로를 더 구비하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 2 항에 있어서,

상기 제 1 어드레스 신호는 복수개의 어드레스 비트 그룹으로 분할되어 간격을 두고 상기 제 1 서브 그룹으로부터 상기 어드레스 포트에 공급되며,

상기 제 1 도전경로는 병렬로 배열되며 상기 EEPROM의 상기 데이터 포트에 접속된 복수개의 데이터 레지스터(88)를 가지며,

상기 제 1 데이터 신호는 상기 복수개의 데이터 레지스터에 동시에 공급되어 상기 복수개의 데이터 레지스터 각각에 상기 기입 테스트 패턴을 저장하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 19 항에 있어서,

상기 제 1 서브 그룹(PORT6), 상기 제 2 서브 그룹(PORT4) 및 상기 제 3 서브 그룹(PORT3)은 상기 데이터 처리모드에서 데이터 전송용으로도 사용되는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 20 항에 있어서,

상기 복수개의 도전경로는 상기 중앙처리장치로부터 제 2 어드레스 신호를 상기 어드레스 포트에 공급하는 어드레스 버스로서 역할을 하는 제 4 도전경로(78), 데이터 버스의 역할을 하는 제 5 도전경로(76), 상기 데이터 처리모드에서 상기 제 4 도전경로에 접속되어 제 3 데이터 신호를 상기 데이터 포트에 전송하는 제 6 도전경로, 상기 데이터 처리모드에서 상기 데이터 포트에 접속되어 제 4 데이터 신호를 상기 데이터 포트로부터 전송하는 제 7 도전경로, 및 상기 제 2 서브 그룹과 상기 제 4 도전경로 사이의 상기 제 5 데이터 신호에 접속된 제 8 도전경로를 더 포함하며,

상기 제 1 도전경로는 상기 제 1 서브 그룹(PORT6)과 상기 제 4 도전경로(76) 사이에 접속된 제 1 도전 부경로, 상기 데이터 포트에 병렬로 접속되며 상기 기입 테스트 패턴을 각기 저장하는 상기 복수개의 데이터 레지스터(88), 상기 제 4 도전경로와 상기 복수개의 데이터 레지스터 사이에 접속되어 상기 복수개의 데이터 레지스터에 상기 제 1 데이터 신호를 동시에 공급하는 제 2 도전 부경로(96), 상기 제 2 도전 부경로 및 상기 제 6 도전경로를 동작모드에 따라서 상기 복수개의 데이터 레지스터에 선택적으로 접속시키는 제 1 셀렉터(86-1 내지 86-4), 상기 데이터 포트에 접속되어 상기 데이터 포트의 접속 도전단자로부터 상기 독출 테스트 패턴을 선택적으로 전송하는 제 2 셀렉터, 상기 제 4 도전경로(76)에 접속되어 상기 제 2 데이터 신호 및 상기 제 4 데이터 신호를 선택적으로 전송하는 제 3 도전 부경로, 및 상기 제 2 셀렉터 및 상기 제 7 도전경로를 상기 동작모드에 따라서 상기 제 3 도전 부경로에 선택적으로 접속시키는 제 3 셀렉터(92)를 더 구비하며,

상기 제 2 도전경로는 상기 어드레스 비트 그룹을 간격을 두고 전송하는 제 1 도전 부경로(68), 상기 제 2 서브 그룹(PORT4)을 상기 동작모드에 따라서 상기 제 2 도전경로의 상기 제 1 부경로 및 상기 제 8 도전경로에 선택적으로 접속시키는 제 4 셀렉터(60), 상기 어드레스 비트 그룹을 각기 저장하는 복수개의 어드레스 레지스터(84-1/84-2), 상기 제 2 도전경로의 상기 제 1 도전 부경로를 출력 포트에 선택적으로 접속시키는 제 5 셀렉터(80), 및 상기 제 5 셀렉터의 상기 출력 포트 및 상기 제 4 도전경로를 상기 동작모드에 따라서 상기 복수개의 레지스터에 선택적으로 접속시키는 제 6 셀렉터(64-1/64-2)를 포함하는 것을 특징으로 하는 원칩 마이크로컴퓨터.
제 1 항에 있어서,

상기 정보는 상기 프로그램된 명령을 나타내는 것을 특징으로 하는 원칩 마이크로컴퓨터.