DE19935990A1 - In seiner Testbarkeit verbesserter Ein-Chip-Mikrocomputer mit eingebauter EEPROM - Google Patents

Abstract

Ein EEPROM (36) ist auf einem Ein-Chip-Mikrocomputer zur Speicherung von programmierten Befehlscodes enthalten und wird vor Aufteilung eines Halbleiter-Wafers in Halbleiterchips getestet, wobei Pads (PORT6, PORT4, PORT3, 42), die bei dem EEPROM-Test verwendet werden, entlang einer Kante (43) des Halbleiterchips angeordnet sind, um zu ermöglichen, dass ein externer Tester gleichzeitig zwei Reihen von Prüfanschlüssen in Kontakt damit bringt, wobei die Testbarkeit verbessert wird.

Description

Gebiet der Erfindung

Die Erfindung betrifft einen Ein-Chip-Mikrocomputer und insbesondere einen Ein- Chip-Mikrocomputer mit eingebautem EEPROM (elektrisch löschbarem und programmierbarem Festwertspeicher).

Beschreibung des Standes der Technik

Eine Zentralverarbeitungseinheit, ein Datenspeicher, ein Programmspeicher, ein Bussystem und eine Schnittstelle sind auf einem einzigen Halbleiterchip integriert und werden ein "Ein-Chip-Mikrocomputer" genannt. Der Programmspeicher wird üblicherweise durch eine Masken-ROM (Festwertspeicher) implementiert und programmierte Befehle werden in der Masken-ROM während der Herstellung des Ein-Chip-Mikrocomputers gespeichert. Ein Halbleiter-Wafer wird in schmale Bereiche aufgeteilt und die schmalen Bereiche werden jeweils individuellen Produkten des Ein-Chip-Mikrocomputers zugewiesen. Abscheidungsschritte, Strukturbildungsschritte, Dotierschritte und andere bekannte Schritte werden für die Herstellung des Ein-Chip-Mikrocomputers wiederholt und der Hersteller erhält halbfertige Produkte des Ein-Chip-Mikrocomputers. Die Masken-ROM ist bei den Halbfertigprodukten unvollständig. Eine Anordnung von Feldeffekttransistoren bildet die Masken-ROM und wird auf dem Halbfertigprodukt des Ein-Chip-Mikrocomputers ausgebildet. Die Masken-ROM wird durch eine selektive Kanaldotierung programmiert. Die Feldeffekttransistoren werden selektiv mit einer Dotierungsstörstelle dotiert. Ausgewählte Feldeffekttransistoren werden durch das Dotieren in den gewöhnlich-eingeschaltet-Typ geändert und die anderen verbleiben in dem gewöhnlich-ausgeschaltet-Typ. Diese beiden Arten von Feldeffekttransistoren entsprechen den beiden Logikpegeln und speichern programmierte Befehle in der Masken-ROM. So bildet der Ein-Chip-Mikrocomputer eine Einheit und die Masken-ROM ist von den anderen Komponenten nicht trennbar. Ferner sind die programmierten Befehle nicht überschreibbar.

Der Ein-Chip-Mikrocomputer hat eine große Vielzahl von Anwendungen gefunden. Die Steuerung der Antriebseinheit in dem Automobil ist ein typisches Beispiel der Anwendung. Der Ein-Chip-Mikrocomputer bildet einen essentiellen Komponententeil einer Steuereinheit und die Steuereinheit ist in dem Automobil installiert. Der Ein-Chip-Mikrocomputer führt aufeinanderfolgend die in dem Programmspeicher programmierten Befehle aus und steuert die Kraftstoffeinspritzung, die Umdrehung des Triebwerks usw. Ein Fehler der in der Masken-ROM gespeicherten programmierten Befehle ist nicht vermeidbar. Nach Installation der Steuereinheit in einem Automobil kann der Fehler gefunden werden. Der Automobilhersteller gibt die Verpflichtung an den Benutzer bekannt, die Steuereinheit durch eine neue zu ersetzen. Wie beschrieben sind die programmierten Befehle nicht überschreibbar und die Masken-ROM ist von dem Ein-Chip-Mikrocomputer nicht trennbar. Dies bedeutet, dass der Automobilhersteller die Steuereinheit durch eine neue ersetzen muß. Diese Ersetzung ist sehr teuer.

Um den Verlust zu verringern, ersetzt der Halbleiterhersteller die Masken-ROM durch eine EEPROM (elektrisch löschbarer und programmierbarer Festwertspeicher). Die EEPROM enthält adressierbare Speicherzellen und die adressierbare Speicherzelle wird durch einen Feldeffekttransistor eines Typs mit schwebendem Gate implementiert. Wenn der Hersteller die programmierten Befehle in die Speicherzellenanordnung abspeichert, sammeln sich die Elektronen selektiv in dem schwebenden Gate der Speicherzellen an und ändern entsprechend den Schwellenwert der ausgewählten Speicherzellen. Der hohe Schwellenwert und der niedrige Schwellenwert entsprechend den beiden Logikpegeln und die programmierten Befehle werden in Form von verschiedenen Schwellenwerten in der Speicherzellenanordnung der EEPROM gespeichert.

Wenn die gespeicherten Befehle löschbar sind, werden neue programmierte Befehle in der Speicherzellenanordnung der EEPROM gespeichert. Wenn die angesammelten Elektronen von den schwebenden Gates der Speicherzellen entfernt werden, werden die programmierten Befehle aus der Speicherzellenanordnung gelöscht. Nach dem Löschen sammeln sich die Elektronen selektiv in den schwebenden Gates der Speicherzellen erneut an und ein Satz neu programmierter Befehle wird in der Speicherzellenanordnung der EEPROM gespeichert. Obwohl der durch EEPROM implementierte Programmspeicher nicht von dem Ein-Chip-Mikrocomputer trennbar ist, sind die programmierten Befehle überschreibbar. Wenn ein Fehler gefunden wird, überschreibt der Automobilhersteller lediglich die in der EEPROM gespeicherten programmierbaren Befehle und die Reparaturarbeit ist nicht so teuer. Aus diesem Grunde besteht eine große Nachfrage nach dem Ein-Chip-Mikrocomputer mit eingebauter EEPROM.

Der Ein-Chip-Mikrocomputer mit eingebauter EEPROM wurde in seiner Datenverarbeitungskapazität verbessert und ein großer Programmspeicher und ein großer Datenspeicher sind für komplizierte Aufgaben nötig. Der Datenbus wurde vom 4 Bit über 8 Bit und 16 Bit nach 32 Bit geändert. Die Adressleitungen wurden ebenfalls zu 12 Bit bis 32 Bit vergrößert und die Datenspeicherkapazität des EEPROMs beträgt 1 Kilobyte bis 100 Kilobyte. So ist eine große EEPROM auf dem Ein-Chip-Mikrocomputer für die programmierten Befehle enthalten.

Bei der Fertigstellung des Herstellungsverfahrens prüft der Hersteller die Produkte, um zu sehen, ob alle Komponenten ohne Schwierigkeiten betreibbar sind oder nicht. Der Ein-Chip-Mikrocomputer liefert ein Adresssignal von der Zentralverarbeitungseinheit zu dem Programmspeicher und der programmierte Befehl wird von dem Programmspeicher zu der Zentralverarbeitungseinheit geliefert. So werden das Adresssignal und der programmierte Befehl intern zwischen den Komponenten weitergeleitet und werden nicht aus dem Ein-Chip-Mi­ krocomputer herausgenommen. Aus diesem Grund testet der Hersteller die Produkte vor der Trennung des Halbleiter-Wafers in die Chips.

Es ist möglich, Tests für die Zentralverarbeitungseinheit, den Direktzugriffsspeicher, die Schnittstellen, Eingangs-/Ausgangsanschlüsse und die Zeitsteuerung innerhalb kurzer Zeit auszuführen. Jedoch erfordert der Test der EEPROM eine lange Zeit. Dies aufgrund der Tatsache, dass das Einfließen von Elektronen auf ein schwebendes Gate und die Entfernung der Elektronen von diesem zeitaufwendig sind. Ein Testsystem erfordert mehrere Millisekunden für jede EEPROM-Zelle und die gesamte Zeitperiode für die EEPROM-Zellenanordnung ist mehrere 10 Minuten. Ein Halbleiter-Wafer wird auf Produkte des Ein-Chip-Mikrocomputers aufgeteilt und mehrere Stunden sind für die Tests auf jedem Halbleiter-Wafer nötig. Das führt zu einer geringen Produktivität. In der folgenden Beschreibung werden die Halblei­ ter-Chips vor der Aufteilung des Halbleiter-Wafers als "Halbleiterbereiche" bezeichnet.

Die EEPROM wird wie folgt getestet. Das erste Verfahren ist eine Diagnose unter Verwendung einer eingebauten Testschaltung. Die Testschaltung ist auf dem Halbleiterbereich zusammen mit den anderen Komponenten während des Herstellungsprozesses integriert. Die Testschaltung adressiert aufeinanderfolgend die EEPROM-Zellen und schreibt ein Testmuster in die EEPROM-Zellen. Anschließend liest die Testschaltung das Testmuster aus und vergleicht das ausgelesene Testmuster mit dem eingeschriebenen Testmuster, um zu sehen, ob die EEPROM-Zellen das Testmuster ohne Umkehrung eines Test-Bits beibehalten haben. Wenn das ausgelesene Testmuster konsistent mit dem eingeschriebenen Testmuster ist, gibt die Testschaltung ein Diagnosesignal aus, das die Diagnose repräsentiert.

Ein eingebautes Testprogramm wird bei dem zweiten Verfahren verwendet. Die Zentralverarbeitungseinheit ruft aufeinanderfolgend die programmierten Befehle für den Test auf und führt die programmierten Befehle zur Erzeugung eines Adresssignales und eines Testmusters aus. Das Adresssignal wird den EEPROM-Zel­ len zur aufeinanderfolgenden Auswahl der EEPROM-Zellen aus der Zellenanordnung zugeführt. Das Testmuster wird in die ausgewählten EEPROM-Zel­ len geschrieben. Nach Beendigung des Schreibens adressiert die Zentralverarbeitungseinheit aufeinanderfolgend die EEPROM-Zellen und das Testmuster wird aus den EEPROM-Zellen ausgelesen. Das ausgelesene Testmuster wird mit dem geschriebenen Testmuster verglichen, um zu sehen, ob die EEPROM-Zellen das Testmuster ohne Inversion eines Test-Bits gehalten haben. Wenn das ausgelesene Testmuster konsistent mit dem geschriebenen Testmuster ist, diagnostiziert die Zentralverarbeitungseinheit die EEPROM-Zellen als nicht defekt.

Das dritte Verfahren ist eine Diagnose unter Verwendung eines externen Testsystems. Das Testsystem ist mit einer Prüfkarte versehen und die Prüfkarte hat eine Vielzahl von Prüfanschlüssen. Andererseits hat der Ein-Chip-Mikrocomputer zusätzliche Eingangs-/Ausgangsanschlüsse für den Test. Das Testsystem bewegt die Prüfkarte vorwärts zu dem Halbleiter-Wafer und die Prüfanschlüsse werden in Kontakt mit den Eingangs-/Ausgangsanschlüssen auf einem ausgewählten Halbleiterbereich gebracht. Das Testsystem liefert ein Adresssignal und ein Testmuster über die Prüfanschlüsse und den Eingangs-/Ausgangsanschluss zu den Adressleitungen und den Datenbus in dem ausgewählten Halbleiterbereich und das Testmuster wird in die EEPROM-Zellen geschrieben. Dann wird das Testmuster von den EEPROM-Zellen durch den Eingangs-/Ausgangsanschluss zu dem Testmodus ausgelesen und das Testsystem prüft das ausgelesene Testmuster, um zu sehen, ob die EEPROM-Zellen das Testmuster ohne Inversion eines Test-Bits gehalten haben. Wenn das ausgelesene Testmuster konsistent mit dem geschriebenen Testmuster ist, diagnostiziert das Testsystem die EEPROM-Zellen als nicht defekt.

Das erste Verfahren und das zweite Verfahren sind nicht verlässlich, da eine defekte eingebaute Testschaltung und eine Programmsequenz mit einem Fehler eine falsche Diagnose hervorrufen. Das dritte Verfahren macht selten eine falsche Diagnose. Jedoch sind für das dritte Verfahren zusätzliche Eingangs-/Aus­ gangsanschlüsse erforderlich. Der Adresscode und der Befehlscode nehmen an Breite zu. Eine eingebaute EEPROM wird mit einem 16-Bit-Adresssignal adressiert und der Befehlscode enthält 32 Bit. Das Testsystem erfordert zusätzlich Eingangs-/Ausgangsanschlüsse mit einer großen Anzahl von Kommunikations-Pads und der Hersteller sieht die Zuweisung einer großen Anzahl von Pads zu den zusätzlichen Eingangs-/Ausgangsanschlüssen als schwierig an. Dies ist das erste bei dem dritten Testverfahren inherente Problem.

Ein weiteres Problem ist die Schwierigkeit beim Paralleltest. Wie vorher beschrieben ist der Test eines Ein-Chip-Mikrocomputers mit eingebauter EEPROM zeitaufwendig und ein paralleler Test für mehrere Halbleiterbereiche ist wünschenswert. Jedoch gibt es eine Grenze der Testanschlüsse. Ein Standard-Test­ system kann mit nur 256 Prüfanschlüssen kommunizieren und die Prüfanschlüsse werden in einem kreisförmigen Bereich von 10 cm bis 15 cm im Durchmesser ausgebildet. Von dem Testsystem wird erwartet, gleichzeitig mit den Eingangs-/Ausgangsanschlüssen zu kommunizieren, die in den benachbarten Halbleiterbereichen während des Paralleltests ausgebildet sind. Die Kommunikations-Pads sind auf der gleichen Anordnung in jedem Halbleiterbereich angeordnet. Der Hersteller muss die gleichen Signale zu den entsprechenden Kommunikations-Pads liefern und ordnet die Prüfanschlüsse der Prüfkarten kompliziert über die Grenze zwischen benachbarten Halbleiterbereichen an. So ist der Paralleltest auf dem Halbleiter-Wafer weniger brauchbar.

Eine Prüfkarte wird in der japanischen ungeprüften Patentveröffentlichung Nr. 2-189946 vorgeschlagen. Die japanische Patentveröffentlichung der ungeprüften Anmeldung schlägt vor, die Kommunikations-Pads 20 für den Test entlang von zwei Kanten des Halbleiter-Chips 22 wie in Fig. 1 der Zeichnung dargestellt anzuordnen. Die Kommunikations-Pads 20 für den Test sind durch Schraffurlinien zur Unterscheidung von den anderen Pads gezeichnet. Ein Testsystem kann gleichzeitig mit mehreren Halbleiter-Chips 22 kommunizieren, wie in Fig. 2 gezeigt ist, da die Prüfanschlüsse 24 der Prüfkarte parallel ohne jede Kreuzung angeordnet sind. Obwohl die Anordnung der Prüfanschlüsse und der Prüfkarte erlauben, dass das Testsystem den Paralleltest ausführt, kann das Testsystem lediglich mit den Halbleiter-Chips, die in einer einzigen Zeile angeordnet sind, kommunizieren und die Länge der Prüfkarte setzt eine Grenze für die Anzahl von gleichzeitig getesteten Halbleiter-Chips.

Zusammenfassung der Erfindung

Es ist daher eine wichtige Aufgabe der vorliegenden Erfindung, einen Ein-Chip-Mi­ krocomputer mit eingebauter EEPROM vorzuschlagen, der es erlaubt, dass ein Testsystem gleichzeitig mehr Produkte testet als Halbleiter-Chips bei der japanischen Patentveröffentlichung der ungeprüften Anmeldung getestet werden.

Der Erfinder der vorliegenden Anmeldung hat das Problem erkannt und festgestellt, dass eine Prüfkarte für zwei Reihen von Produkten verfügbar ist, wenn die Kommunikations-Pads jedes Produkts entlang einer einzigen Kante des Halbleiter-Chips 22 angeordnet sind.

Der Erfinder war in der Lage, die Kommunikations-Pads für den EEPROM-Test entlang einer einzigen Kante anzuordnen, soweit die Speicherkapazität der EEPROM relativ klein war. Wenn jedoch die Speicherkapazität zugenommen hat, war es schwierig, die Kommunikations-Pads entlang einer einzigen Kante anzuordnen. Im Detail hatte ein Ein-Chip-Mikrocomputer 13 8-Bit Eingangs-/Aus­ gangsanschlüsse und die eingebaute EEPROM hat mit der Zentralverarbeitungseinheit über einen 32-Bit Adressbus und einen 16-Bit Datenbus kommuniziert. 160 Kommunikationspads wurden entlang der Peripherie des Ein-Chip-Mikrocomputers ausgebildet und 40 Pads wurden entlang jeder Kante des Halbleiter-Chips angeordnet. Dies bedeutet, dass die Kommunikations-Pads für den EEPROM-Test auf 40 beschränkt waren. Das Testsystem erforderte 16 Datenleitungen, 32 Adressleitungen, 2 Stromversorgungsleitungen und wenigstens 5 Steuersignalleitungen für den EEPROM-Test. Die Gesamtanzahl von erforderlichen Kommunikations-Pads war wenigstens 55. 60 Kommunikations-Pads waren für den EEPROM-Test bevorzugt. Der Erfinder der vorliegenden Anmeldung hat daraus geschlossen, dass die mehrfache Benutzung von Kommunikations-Pads in einer einzigen Zeile von Kommunikations-Pads für die große EEPROM resultierte.

In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung wird ein auf einem Halbleiter-Chip hergestellter Ein-Chip-Mikrocomputer vorgeschlagen, der einen Datenverarbeitungsmodus und einen Testmodus hat und eine Zentralverarbeitungseinheit, die programmierte Befehle ausführt, die wenigstens eine Aufgabe in dem Datenverarbeitungsmodus ausdrücken, einen elektrisch löschbaren und programmierbaren Festwertspeicher, der Informationsteile speichert, die in dem Datenverarbeitungsmodus für die Zentralverarbeitungseinheit verwendet werden und der getestet wird, um zu sehen, ob die Informationsteile in dem Testmodus korrekt gehalten werden, mehrere Kommunikations-Pads, die in eine Kommunikations-Pad-Gruppe, die nur für die Aufgabe im Datenverarbeitungsmodus und eine zweite Kommunikations-Pad-Gruppe aufgeteilt sind, die für den Test in dem Testmodus verfügbar ist und entlang einer Kante des Halbleiter-Chips angeordnet ist und mehrere leitende Verbindungen aufweist, die selektiv zwischen den mehreren Kommunikations-Pads, der Zentralverarbeitungseinheit und dem elektrisch löschbaren und programmierbaren Festwertspeicher verbunden sind.

Kurze Beschreibung der Zeichnungen

Die Merkmale und Vorteile des Ein-Chip-Mikrocomputers mit eingebauter EEPROM werden anhand der folgenden Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen klarer verständlich, in denen:

Fig. 1 eine Aufsicht ist, die die in der japanischen Patentveröffentlichung der ungeprüften Anmeldung Nr. 2-189946 offenbarte Prüfkarte zeigt;

Fig. 2 eine Perspektivansicht ist, die die vier gleichzeitig dem Test unterworfenen Halbleiter-Chips zeigt;

Fig. 3 ein Blockdiagramm ist, das die Anordnung von wesentlichen Komponenten zeigt, die in einem erfindungsgemäßen Ein-Chip-Mikrocomputer enthalten sind;

Fig. 4 ein Blockdiagramm ist, das die Anordnung wesentlicher Komponenten zeigt, die in einem anderen erfindungsgemäßen Ein-Chip-Mikrocomputer enthalten sind;

Fig. 5 ein Zeitablaufdiagramm ist, das einen Transfer eines Musters in ein Register zeigt;

Fig. 6 ein Zeitablaufdiagramm ist, das einen Schreibevorgang des Testmusters in einen Speicherbereich zeigt;

Fig. 7 ein Zeitablaufdiagramm ist, das eine Verifikation des geschriebenen Testmusters zeigt;

Fig. 8 ein Zeitablaufdiagramm ist, das ein Löschen zeigt;

Fig. 9 ein Blockdiagramm ist, das Signalwege auf dem Ein-Chip-Mi­ krocomputer in einem Datenverarbeitungsmodus zeigt;

Fig. 10 eine Aufsicht ist, die das Layout der Komponenten und der Eingangs-/Ausgangsanschlüsse des Ein-Chip-Mikrocomputers zeigt; und

Fig. 11 eine Perspektivansicht ist, die eine bei einem Test für die EEPROM verwendete Prüfkarte zeigt.

Beschreibung bevorzugter Ausführungsbeispiele 1. Ausführungsbeispiel Anordnung von Komponenten

Bezugnehmend auf Fig. 3 der Zeichnungen weist ein erfindungsgemäßer Ein-Chip-Mi­ krocomputer eine Zentralverarbeitungseinheit 30, einen Direktzugriffsspeicher 31, eine Zeitsteuerung 34, ein Flush-Typ-EEPROM (elektrisch löschbarer und programmierbarer Festwertspeicher) 36 und ein gemeinsames Datenbussystem 38 auf. Die Zentralverarbeitungseinheit 30 und der Direktzugriffsspeicher 32 werden als "CPU" bzw. "RAM" abgekürzt und sind mit dem gemeinsamen Bussystem 38 verbunden. Der Direktzugriffsspeicher 32 wird hauptsächlich als Datenspeicher genutzt und programmierte Befehle sind in der EEPROM 32 gespeichert. Die Speicherkapazität der EEPROM 36 ist relativ klein. Ein Adresssignal, ein Datensignal und ein Befehlssignal laufen durch das gemeinsame Bussystem 38. Der Ein-Chip-Mikrocomputer geht in einen "Testmodus" für die EEPROM 32 über und führt aufeinanderfolgend den programmierten Befehl für gegebene Aufgaben in einem "Datenverarbeitungsmodus" aus.

Der Ein-Chip-Mikrocomputer weist ferner Eingangs-/Ausgangsanschlüsse PORT1, PORT2, PORT3, PORT4 und PORT6 und Kommunikations-Pads 40 auf, die selektiv mit den Eingangs-/Ausgangsports PORT1 bis PORT6 verbunden sind. Obwohl in Fig. 3 nicht gezeigt, sind die Pads 40 elektrisch mit Signal-Pins verbunden. Die Eingangs-/Ausgangsanschlüsse PORT1 und PORT2 werden zur Kommunikation mit anderen Systemkomponenten in dem Datenverarbeitungsmodus verwendet. Obwohl mehr als zwei Eingangs-/Aus­ gangsanschlüsse für die Kommunikation mit den anderen Systemkomponenten vorbereitet sind, sind nur zwei Ein­ gangs-/Ausgangsanschlüsse PORT1/PORT2 in Fig. 3 gezeigt.

Die Eingangs-/Ausgangsanschlüsse PORT3, PORT4 und PORT6 dienen als Vielzweckanschlüsse und sind für den EEPROM-Test verfügbar. Die Eingangs-/Aus­ gangsanschlüsse PORT3, PORT4 und PORT6 sind mit anderen Kommunikations-Pads 40 verbunden, die wiederum mit (nicht dargestellten) Signal-Pins verbunden sind. Signale werden zwischen den Systemkomponenten und den Eingangs-/Ausgangsanschlüssen PORT3, PORT4 und PORT6 über die Signal-Pins in dem Datenverarbeitungsmodus transferiert. Jedoch liefert ein (nicht dargestellter) externer Tester ein Steuersignal, das einen Betriebs-Untermodus über die Kommunikations-Pads 40 im Testmodus zu dem Eingangs-/Ausgangsanschluss PORT3 angibt. Der Ein-Chip-Mikrocomputer antwortet auf das Steuersignal derart, dass die EEPROM selektiv in einen Schreibe-Untermodus, einen Verifizierungs/Auslese-Untermodus und einen Lösch-Untermodus übergeht.

Dem Eingangs-/Ausgangsanschluß PORT4 wird ein Adresssignal zugewiesen. Der (nicht dargestellte) externe Tester liefert das Adresssignal über die Kommunikations-Pads an den Eingangs-/Ausgangsanschluss PORT4, um so einen Speicherort in der EEPROM 36 zu spezifizieren. Dem Eingangs-/Ausgangsport PORT6 wird ein Datensignal zugewiesen. Das Datensignal wird über die Kommunikations-Pads 40 und dem Eingangs-/Ausgangsanschluß PORT6 zwischen dem (nicht gezeigten) externen Tester und der EEPROM 36 transferiert.

Einem Test-Pad 42 wird ein Steuersignal zugewiesen, das eine Modusänderung angibt und das Steuersignal verändert den Ein-Chip-Mikrocomputer zwischen dem Testmodus und dem Datenverarbeitungsmodus. Das Test-Pad 42 ist mit einem (nicht dargestellten) Signal-Pin verbunden und der externe Tester liefert ein Steuersignal zu dem Test-Pad 42. Das Test-Pad 42 und die Kommunikations-Pads 40, die mit den Eingangs-/Ausgangsanschlüssen PORT3, PORT4 und PORT6 verbunden sind, sind entlang einer Kante 43 eines Halbleiter-Chips angeordnet.

Der Ein-Chip-Mikrocomputer weist ferner einen Satz von Signalleitungen 44, eine Auswahlschaltung 46, ein Satz von Signalleitungen 48 und einen Satz von Signalleitungen 50 auf. Der Eingangs-/Ausgangsanschluss PORT3 ist über den Satz von Signalleitungen 44 mit der Auswahlschaltung 46 verbunden und der Satz von Signalleitungen 48 und 50 ist mit der Auswahlschaltung 46 verbunden. Der Satz von Signalleitungen 48 verbindet die Auswahlschaltung mit dem gemeinsamen Bussystem 38. Die Auswahlschaltung 46 antwortet auf das Steuersignal am Test-Pad 42, den Satz von Signalleitungen 44 mit dem Satz von Signalleitungen 50 oder dem anderen Satz von Signalleitungen 48 zu verbinden. Wenn der Ein-Chip-Mikrocomputer in dem Datenverarbeitungsmodus läuft, ist das Steuersignal an dem Test-Pad 42 in einem inaktiven Pegel und die Auswahlschaltung 46 verbindet den Satz von Signalleitungen 44 über den Satz von Signalleitungen 48 mit dem gemeinsamen Bussystem 38. Wenn das Steuersignal am Test-Pad 42 sich von dem inaktiven Pegel in einen aktiven Pegel ändert, verbindet die Auswahlschaltung 46 den Satz Signalleitungen 44 mit dem anderen Satz von Signalleitungen 50.

Der Ein-Chip-Mikrocomputer weist ferner eine Auswahlschaltung 52, ein Register 54 und einen Dekoder 56 auf. Der Satz von Signalleitungen 50 und das gemeinsame Bussystem 38 sind mit der Auswahlschaltung 52 verbunden und die Auswahlschaltung 52 antwortet auf das Steuersignal am Test-Pad 42, selektiv den Satz von Signalleitungen 50 und das gemeinsame Bussystem 38 mit dem Register 54 zu verbinden. Der Dekoder 56 wird weiterhin mit dem Eingangs-/Aus­ gangsanschluss PORT 6 verbunden.

Wenn das Steuersignal an dem Test-Pad 42 den Testmodus angibt, verbindet die Auswahlschaltung 52 den Satz von Signalleitungen 50 mit dem Register 54. So transferieren die Auswahlschaltungen 46 und 52 das Steuersignal, das den Betriebs-Untermodus angibt, von dem Eingangs-/Ausgangsanschluss PORT3 zu dem Register 54 in dem Testmodus. Das Steuersignal wird vorübergehend in dem Register 54 gespeichert und wird durch den Dekoder 56 dekodiert. Die dekodierten Signale werden einem Steueranschluss des EEPROM 36 zugeführt und der bezeichnete Betriebs-Untermodus wird in dem EEPROM 36 gestartet. Die EEPROM 36 hat ferner einen Datenanschluss und das gemeinsame Bussystem 38 wird direkt mit dem Datenanschluss der EEPROM 36 verbunden.

Der Ein-Chip-Mikrocomputer weist ferner einen Satz von Signalleitungen 58, eine Auswahlschaltung 60, einen Satz von Signalleitungen 62, eine Auswahlschaltung 64 und zwei Sätze von Signalleitungen 66 und 68 auf. Der Eingangs-/Aus­ gangsanschluss PORT4 ist über einen Satz von Signalleitungen 58 mit der Auswahlschaltung 60 verbunden und die Auswahlschaltung 60 antwortet auf das Steuersignal am Test-Pad 42, selektiv den Satz von Signalleitungen 58 mit dem Satz von Signalleitungen 62 und dem Satz von Signalleitungen 68 zu verbinden. Der Satz von Signalleitungen 62 ist mit dem gemeinsamen Bussystem 38 verbunden und der andere Satz von Signalleitungen 68 ist mit der anderen Auswahlschaltung 64 verbunden. Das gemeinsame Bussystem 38 ist ferner mit der Auswahlschaltung 64 verbunden und die Auswahlschaltung 64 antwortet auf das Steuersignal am Test-Pad 42, den Satz von Signalleitungen 68 über den Satz von Signalleitungen 66 mit einem Adressanschluss der EEPROM 36 zu verbinden. So transferieren die Auswahlschaltungen 60 und 64 das externe Adresssignal von dem Eingangs-/Ausgangsanschluss PORT4 zu dem Adressanschluss der EEPROM 36.

Der Ein-Chip-Mikrocomputer weist ferner einen Satz von Signalleitungen 70 und eine Signalleitung 72 auf. Der Eingangs-/Ausgangsanschluss PORT6 ist über den Satz von Signalleitungen 70 mit dem gemeinsamen Bussystem 38 verbunden. Wie oben in Verbindung mit dem Dekoder 56 beschrieben wurde, ist der Dekoder 56 ferner mit dem Eingangs-/Ausgangsanschluss PORT6 verbunden und das dekodierte Signal wird von dem Dekoder 56 dem Eingangs-/Ausgangsanschluss PORT6 geliefert. Das dekodierte Signal veranlasst den Eingangs-/Aus­ gangsanschluss PORT6, ein Signal von den Kommunikations-Pads 40 zu dem gemeinsamen Bussystem 38 zu transferieren und umgekehrt.

Die Signalleitung 72 ist mit den Steuerknoten der Auswahlschaltungen 46, 52, 60, 64, den Steuerknoten der Eingangs-/Ausgangsanschlüsse PORT3 und PORT4 und einem Steuerknoten der Zentralverarbeitungseinheit 30 verbunden. Das Steuersignal, das den Betriebsmodus angibt, wird von dem Test-Pad 42 zu den Auswahlschaltungen 46, 52, 60 und 64, den Eingangs-/Ausgangsanschlüssen PORT3/PORT4 und der Zentralverarbeitungseinheit 30 geliefert.

Die Auswahlschaltungen 46, 52, 60 und 64 ändern die Verbindungen wie vorher beschrieben. Das Steuersignal am Test-Pad 42 ändert die Zentralverarbeitungseinheit zwischen aktiv und inaktiv. Wenn das Steuersignal an dem Test-Pad 42 den Datenverarbeitungsmodus angibt, ist die Zentralverarbeitungseinheit 30 aktiv und führt die programmierten Befehle für gegebene Aufgaben aus. Andererseits wird die Zentralverarbeitungseinheit 30 bei der Anwesenheit des Steuersignals, das den Testmodus angibt, inaktiv. Das Steuersignal ändert die Eingangs-/Ausgangsanschlüsse PORT3 und PORT4 zwischen einem Signaltransfer von den Kommunikations-Pads 40 und einem Signaltransfer zu den Kommunikations-Pads 40. Wenn das Steuersignal an dem Test-Pad 42 den Testmodus angibt, transferieren die Eingangs-/Aus­ gangsanschlüsse PORT3 und PORT4 das Steuersignal und das Adresssignal von den Kommunikations-Pads 40 zu den zugeordneten Auswahlschaltungen 46 und 60.

EEPROM-Test

Eine Beschreibung wird im Folgenden bezüglich des Umrisses des EEPROM-Testes unter Bezugnahme auf Fig. 3 gegeben. Bei Fertigstellung des Herstellungsverfahrens des Ein-Chip-Mikrocomputers werden Produkte des Ein- Chip-Mikrocomputers in allen Halbleiterbereichen erhalten, die jeweils in einer Matrix auf einem Halbleiter-Wafer angeordnet sind. Wenn der Halbleiter-Wafer in Halbleiterchips gebrochen wird, entsprechen die schmalen Halbleiterbereiche den Halbleiterchips. Der Halbleiter-Wafer wird zu einem (nicht gezeigten) externen Tester transportiert und Prüfanschlüsse einer (nicht gezeigten) Karte werden in Kontakt mit den Kommunikations-Pads 40 der Produkte in wenigstens zwei Reihen von Halbleiterbereichen gebracht. Wie vorher beschrieben sind die Kommunikations-Pads 40 für die Eingangs-/Ausgangsanschlüsse PORT3, PORT4 und PORT6 und der Test-Pad 42 entlang der Grenze zwischen benachbarten Halbleiterbereichen, d. h. an der Kante 43 angeordnet und die Prüfanschlüsse sind mit den Kommunikations-Pads 40 und den Test-Pads 42 der Produkte in zwei Reihen verbindbar. So kann der externe Tester mit mehreren Produkten über die Prüfkarte kommunizieren. Jedoch ist der EEPROM-Test aus Gründen der Einfachheit nur für eines der Produkte umrissen.

Der externe Tester liefert das Steuersignal, das den Testmodus angibt, dem Test-Pad 42 und das Steuersignal wird zu den Eingangs-/Ausgangsanschlüssen PORT3 und PORT4, der Zentralverarbeitungseinheit 30 und den Auswahlschaltungen 46, 52, 60 und 64 verteilt. Die Zentralverarbeitungseinheit 30 wird inaktiv und die Eingangs-/Ausgangsanschlüsse PORT3 und PORT4 werden bereit gemacht zum Transfer von Signalen von den Kommunikations-Pads 40 zu den zugeordneten Auswahlschaltungen 46 und 60. Die Auswahlschaltungen 46 und 52 wählen den Satz von Signalleitungen 50 aus und die Auswahlschaltungen 60 und 64 wählen den Satz von Signalleitungen 68 aus. So wird der Eingangs-/Ausgangsanschluss PORT3 über die Auswahlschaltung 46, den Satz von Signalleitungen 50 und die Auswahlschaltung 52 mit dem Register 54 verbunden und der Eingangs-/Aus­ gangsanschluss PORT4 wird über die Auswahlschaltung 60, den Satz von Signalleitungen 68, die Auswahlschaltung 64 und den Satz von Signalleitungen 66 mit dem Adressanschluss der EEPROM 36 verbunden.

Der externe Tester liefert das Steuersignal, das den Schreibe-Untermodus angibt, über die Kommunikations-Pads 40 an den Eingangs-/Ausgangsanschluss PORT3. Das Steuersignal bewegt sich von dem Eingangs-/Ausgangsanschluss PORT3 zu dem Register 54 und wird darin gespeichert. Der Dekoder 56 erzeugt die dekodierten Signale aus dem Steuersignal und liefert die dekodierten Signale an den Steueranschluss der EEPROM 36 und den Eingangs-/Ausgangsanschluss PORT6. Die dekodierten Signale etablieren den Schreibe-Untermodus in der EEPROM 36 und machen den Eingangs-/Ausgangsanschluss PORT6 fertig zum Transfer des Datensignals über den Satz von Signalleitungen 70 zu dem gemeinsamen Bussystem 38.

Anschließend liefert der externe Tester das Adresssignal, das einen Adressort und das Datensignal, das das Testmuster angibt, zu den Eingangs-/Aus­ gangsanschlüssen PORT3 und PORT4. Das Adresssignal wird über den Satz von Signalleitungen 44, die Auswahlschaltung 58, die Auswahlschaltung 60, den Satz von Signalleitungen 68, die Auswahlschaltung 64 und den Satz von Signalleitungen 66 zu dem Adressanschluss der EEPROM 36 geleitet und veranlasst die EEPROM 36 zur Verbindung des Datenanschlusses mit den Speicherzellen an dem Speicherbereich. Andererseits bewegen sich die Datensignale durch den Satz von Signalleitungen 70 und das gemeinsame Bussystem 38 zu dem Datenanschluss der EEPROM 36 fort und das Testmuster wird in die Speicherzellen an dem bestimmten Ort geschrieben.

Anschließend liefert der externe Tester das Steuersignal, das den Verifizierungs/Auslese-Untermodus angibt, an den Eingangs-/Ausgangsanschluss PORT3. Das Steuersignal wird zu dem Register 54 transferiert und durch den Dekoder 56 dekodiert. Die dekodierten Signale etablieren den Verifizierungs/Auslese-Untermodus in der EEPROM 36 und machen den Eingangs-/Aus­ gangsanschluss PORT6 fertig zum Transfer eines Datensignals von dem Satz von Signalleitungen 70 zu den zugehörigen Kommunikations-Pads 40.

Der externe Tester liefert ein Adresssignal zu dem Eingangs-/Ausgangsanschluss PORT4 und das Adresssignal wird dem Adressanschluß der EEPROM 36 geliefert. Ein interner Leseverstärker liefert Strom zu den Speicherzellen an dem Speicherbereich und prüft den Potentialpegel an dem Stromweg, um zu sehen, ob die Speicherzellen den Strom zu einer Entladungsleitung liefern. Wenn das Testmuster eine ausgewählte Speicherzelle zu einem hohen Schwellenwert geändert hat, bietet die ausgewählte Speicherzelle keinen leitenden Kanal und es fließt kein Strom. Aus diesem Grund hält der Stromweg den Potentialpegel hoch. Wenn andererseits das Testmuster die ausgewählte Speicherzelle auf einen niedrigen Schwellenwert geändert hat, bietet die ausgewählte Speicherzelle einen leitfähigen Kanal zwischen dem Stromweg und der Entladungsleitung und entlädt den Strom. Dies führt dazu, dass der Stromweg den Potentialpegel verringert. Test-Bits des Testmusters werden in den Speicherzellen in Form des Schwellenwertes gespeichert und der Leseverstärker unterscheidet die gespeicherten Bits auf der Basis des Potentialpegels auf dem Stromweg. Der Leseverstärker erzeugt ein Ausgangsdatensignal, das das ausgelesene Testmuster angibt und das Ausgangsdatensignal wird von dem Datenanschluss über das gemeinsame Bussystem 38, den Satz von Signalleitungen 70, den Eingangs-/Aus­ gangsanschluss PORT6 und die Kommunikations-Pads 40 dem externen Tester geliefert. Der externe Tester vergleicht das ausgelesene Testmuster mit dem geschriebenen Testmuster, um zu sehen, ob die Speicherzellen das Testmuster ohne Inversion eines Test-Bits halten. Die oben beschriebene Sequenz wird für alle Speicherzellen wiederholt und der externe Tester diagnostiziert die EEPROM 36 als entweder defekt oder nicht defekt.

Anschließend liefert der externe Tester das Steuersignal, das den Lösch-Un­ termodus angibt, an den Eingangs-/Ausgangsanschluss PORT3. Das Steuersignal bewegt sich zu dem Register 54 fort und wird durch den Dekoder 56 dekodiert. Das dekodierte Signal etabliert den Lösch-Untermodus in der EEPROM 36 und hält den Eingangs-/Ausgangsanschluss PORT6. Die angesammelten Elektronen werden von den Gate-Elektroden mit schwebendem Gate aller Speicherzellen entfernt und das Testmuster wird aus der Speicherzellenanordnung gelöscht.

Schließlich liefert der externe Tester das Steuersignal, das den Verifizierungs/Auslese-Modus angibt, erneut an den Eingangs-/Ausgangsanschluss PORT3 und liefert das Adresssignal an den Eingangs-/Ausgangsanschluss PORT4. Der Leseverstärker prüft aufeinanderfolgend die Speicherzellen, um zu sehen, ob der Schwellenwert zu dem ursprünglichen Zustand zurückkehrt. Die EEPROM 36 berichtet die Ergebnisse über das Datensignal und der externe Tester bestätigt den momentanen Zustand der Speicherzellen. Wenn das Testmuster in einem Teil der Speicherzellenanordnung verbleibt, kann der Tester den Löschvorgang wiederholen.

Wie aus der vorangehenden Beschreibung deutlich wird, ordnet der Hersteller die Kommunikations-Pads 40/41 für den EEPROM-Test entlang der einzigen Kante 43 des Halbleiterchips an und der externe Tester bringt die zwei Reihen von Prüfanschlüssen in Kontakt mit den Kommunikations-Pads der Produkte, die in zwei Reihen an dem Halbleiter-Wafer angeordnet sind. Das führt dazu, dass der externe Tester doppelt so viele Produkte gleichzeitig diagnostiziert, wie bei der japanischen Patentveröffentlichung der ungeprüften Anmeldung beschrieben sind. So verbessert der erfindungsgemäße Ein-Chip-Mikrocomputer die Testbarkeit und verringert die Produktionskosten durch die parallele Diagnose.

Zweites Ausführungsbeispiel Anordnung der Komponenten

Fig. 4 illustriert einen weiteren Ein-Chip-Mikrocomputer gemäß der vorliegenden Erfindung. Komponenten entsprechend denjenigen des ersten Ausführungsbeispiels sind mit den gleichen Bezugszeichen bezeichnet. Jedoch hat die EEPROM 36 eine größere Speicherkapazität als diejenige des ersten Ausführungsbeispiels. Ein 32-Bit Datenbus 76 und ein 16-Bit Adressbus 78 sind auf dem Ein-Chip-Mikrocomputer enthalten und 14 Eingangs-/Ausgangsanschlüsse PORT0, PORT1, PORT2, PORT3, PORT4, PORT5, PORT6, PORT7, PORT8, PORT9, PORT10, PORT11, PORT12 und PORT13 sind für die Kommunikation mit externen Geräten vorgesehen. Ein Bezugszeichen auf der linken Seite einer Schrägstrich (Slash)-Markierung gibt die Anzahl von Signalbits an, die durch den Bus oder einen Satz von Signalleitungen laufen. Die 14 Eingangs-/Aus­ gangsanschlüsse PORT0 bis PORT13 sind für die Kommunikation im Datenverarbeitungsmodus verfügbar.

Die Eingangs-/Ausgangsanschlüsse PORT3, PORT4 und PORT6 sind dem Steuersignal, das den Betriebs-Untermodus angibt, dem Adresssignal und dem Datensignal bei dem EEPROM-Test zugeordnet. Obwohl 16 Adressbits das Adresssignal bilden, ist der Eingangs-/Ausgangsanschluss PORT4 über die acht Signalleitungen mit der Auswahlschaltung 60 verbunden. In diesem Fall werden die acht Adressbits zweifach von dem externen Tester zu den Eingangs-/Aus­ gangsanschlüssen PORT4 transferiert. Aus diesem Grund werden zusätzliche Komponenten zwischen dem Satz von Signalleitungen 68 und dem Adressanschluss der EEPROM 36 eingefügt und die Auswahlschaltung 64 wird durch zwei Auswahlschaltungen 64-1 und 64-2 ersetzt.

Die erste zusätzliche Komponente ist eine Auswahlschaltung 80. Die Auswahlschaltung 80 wird zwischen dem Satz von Signalleitungen 68 und den zwei Auswahlschaltungen 64-1 und 64-2 verbunden und zwei Sätze von Signalleitungen 98-1 und 98-2 sind zwischen der Auswahlschaltung 80 und den beiden Auswahlschaltungen 64-1 und 64-2 verbunden. Die Auswahlschaltung 80 antwortet auf ein Steuersignal am Kommunikations-Pad 82, selektiv den Satz von Signalleitungen 68 mit der Auswahlschaltung 64-1 über den Satz von Signalleitungen 98-1 zu verbinden und die andere Auswahlschaltung 64-2 über den Satz von Signalleitungen 98-2 zu verbinden.

Die zweite zusätzliche Komponente sind zwei 8-Bit-Adressregister 84-1 und 84-2. Die Auswahlschaltung 64-1 ist mit dem 8-Bit-Adressregister 84-1 verbunden und die andere Auswahlschaltung 64-2 ist mit dem anderen 8-Bit-Adressregister 84-2 verbunden. Die beiden Adressregister 84-1 und 84-2 sind mit dem Adressanschluss der EEPROM 36 verbunden.

Der externe Tester liefert zunächst das Steuersignal, das die Auswahlschaltung 64-1 angibt, an die Auswahlschaltung 80 und liefert die acht Adressbits dem Eingangs-/Aus­ gangsanschluss PORT4. Die acht Adressbits werden über die Auswahlschaltung 80 zu der Auswahlschaltung 64-1 transferiert, die wiederum die acht Adressbits zu dem 8-Bit-Adressregister 84-1 transferiert. Anschließend ändert der externe Tester das Steuersignal, um so die andere Auswahlschaltung 64-2 zu bezeichnen. Die verbleibenden acht Adressbits werden über die Auswahlschaltung 80 zu der anderen Auswahlschaltung 64-2 transferiert, die wiederum die verbleibenden acht Adressbits zu dem anderen 8-Bit-Adressregister 64-2 transferiert. So wird das 16-Bit-Adresssignal in den Adressregistern 84-1 und 84-2 gespeichert und wird von den Adressregistern 84-1 und 84-2 zu dem Adressanschluss der EEPROM 36 geliefert. Die acht Adressbits werden zweifach zu den Adressregistern 84-1 und 84-2 transferiert. Dieses Merkmal ist wünschenswert für den EEPROM-Test, da nur acht Kommunikations-Pads 40 für die Adressierung erforderlich sind.

Der Eingangs-/Ausgangsanschluss PORT6 empfängt acht Datenbits und die EEPROM hat einen 32-Bit-Eingangsdatenanschluss und einen 32-Bit-Aus­ gabedateanschluss. Aus diesem Grund werden auch andere Komponenten in die Datenausbreitungswege eingefügt. Die erste zusätzliche Komponente sind vier Auswahlschaltungen 86-1, 86-2, 86-3 und 86-4 und vier 8-Bit-Datenpuffer 88, die zwischen den vier Auswahlschaltungen 86-1, 86-2, 86-3 und 86-4 und dem Eingangsdatenanschluss der EEPROM 36 verbunden sind. Der Datenbus 76 hat 32 Datensignalleitungen. Acht Datensignalleitungen ausgewählt von dem Datenbus 76 sind mit den ersten Eingangsanschlüssen der vier Auswahlschaltungen 86-1, 86-2, 86-3 und 86-4 verbunden. Die 32 Datensignalleitungen sind in vier Gruppen aufgeteilt, die jeweils aus acht Datensignalleitungen bestehen und die vier Datensignalleitungsgruppen sind jeweils mit den zweiten Eingangsanschlüssen der Auswahlschaltungen 86-1, 86-2, 86-3 bzw. 86-4 verbunden. Die Auswahlschaltungen 86-1, 86-2, 86-3 und 86-4 antworten auf das Steuersignal an dem Test-Pad 42, selektiv die ersten Eingangsanschlüsse und die zweiten Eingangsanschlüsse mit den Datenpuffern 88 zu verbinden. Andererseits antworten die Datenpuffer 88 auf das dekodierte Signal derart, dass die Datenpuffer 88 zwischen einem Datenschreiben und einem Datenlesen geändert werden.

Die zweite zusätzliche Komponente sind Auswahlschaltungen 90 und 92, die in Reihe zwischen dem 32-Bit-Ausgangsdatenanschluss der EEPROM 36 und dem 32-Bit-Datenbus 76 verbunden sind. Der 32-Bit-Augangsdatenanschluss ist direkt mit dem ersten Eingangsanschluss der Auswahlschaltung 92 verbunden und ist ferner mit vier 8-Bit-Eingangsanschlüssen der Auswahlschaltung 90 verbunden. Der 8-Bit-Ausgangsanschluss der Auswahlschaltung 90 ist mit dem zweiten Eingangsanschluss der Auswahlschaltung 92 verbunden. Ein 2-Bit-Steuersignal wird von dem Adressregister 84-2 zu dem Steueranschluss der Auswahlschaltung 90 geliefert, so dass die Auswahlschaltung 90 selektiv die vier 8-Bit-Ein­ gangsanschlüsse mit dem zweiten Eingangsanschluss der anderen Auswahlschaltung 92 verbindet. Die Auswahlschaltung 92 antwortet auf das Steuersignal am Test-Pad 42 derart, den ersten Eingangsanschluss und den zweiten Eingangsanschluss mit dem Datenbus 76 zu verbinden.

Einem Kommunikations-Pad 94 ist ein Taktsignal zugeordnet und das Taktsignal wird dem Taktanschluss der Zentralverarbeitungseinheit 30, dem Taktanschluss des Direktzugriffsspeichers 32, dem Taktanschluss der Zeitsteuerung 34 und einem Taktanschluss des Registers 54 zugeführt. Die Kommunikations-Pads 40, die mit den Eingangs-/Ausgangsanschlüssen PORT3, PORT4 und PORT6 verbunden sind, das Kommunikations-Pad 82 und das Test-Pad 42 werden für den EEPROM-Test benötigt und sind aus diesem Grund entlang einer Kante 99 des Halbleiterchips angeordnet. So werden nur 26 Pads 40/42 und 82 bei dem EEPROM-Test verwendet.

EEPROM-Test

Der Ein-Chip-Mikrocomputer wird vor dem Verschließen in einem Gehäuse getestet. Produkte des Ein-Chip-Mikrocomputers werden auf einem Halblei­ ter-Wafer angeordnet. Ein externer Tester hat eine Prüfkarte wie die in Fig. 2 gezeigte Prüfkarte und die Prüfkontakte werden gemeinsam in Kontakt mit den Pads 40/42 und 82 der Produkte gebracht, die in zwei Reihen auf dem Halbleiterchip angebracht sind. Der EEPROM-Test geht wie folgt weiter.

Zunächst speichert der externe Tester ein Testmuster in dem Datenpuffer 88. Fig. 5 illustriert den Datentransfer zu dem Datenpuffer 88. Der externe Tester ändert das Steuersignal an dem Test-Pad 42 zu einem hohen Pegel, wie durch Bezugszeichen 1 mit umschlossenen Kreis angegeben ist, und der hohe Pegel gibt den EEPROM-Test an. Dann wird die Zentralverarbeitungseinheit 30 inaktiv. Der Eingangs-/Aus­ gangsanschluss PORT3 wird fertig gemacht zum Empfang des Steuersignals von dem externen Tester. Die Auswahlschaltungen 46 und 52 wählen den Satz von Signalleitungen 50 aus, die Auswahlschaltung 60 wählt den Satz von Signalleitungen 68 aus, und die Auswahlschaltungen 86-1, 86-2, 86-3 und 86-4 wählen den Satz von Signalleitungen 96 aus.

Anschließend liefert der externe Tester das Steuersignal, das den Schreibe-Un­ termodus angibt, an den Eingangs-/Ausgangsanschluss PORT3, wie durch Bezugszeichen 2 im Kreis angegeben ist. Das Steuersignal pflanzt sich durch die Auswahlschaltung 46, den Satz von Signalleitungen 50 und die Auswahlschaltung 52 zu dem Register 54 vor und wird in dieses geschrieben. Das Steuersignal wird dekodiert und die dekodierten Signale werden der EEPROM 36, dem Datenpuffer 88 und dem Eingangs-/Ausgangsanschluss PORT6 zugeführt. Die dekodierten Signale veranlassen den Schreibe-Untermodus in der EEPROM 36, machen den Eingangs-/Ausgangsanschluss PORT6 fertig zum Empfang des Datensignals von dem externen Tester und machen die Datenpuffer 86-1, 86-2, 86-3 und 86-4 fertig zum Speichern des Datensignals.

Anschließend liefert der externe Tester das 8-Bit-Datensignal, das das Testmuster angibt, an den Eingangs-/Ausgangsanschluss PORT6. Das 8-Bit-Datensignal wird über den Datenbus 76, den Satz von Signalleitungen 96 und die Auswahlschaltungen 86-1, 86-2, 86-3 und 86-4 zu den Datenpuffern 88 transferiert und in den vier 8-Bit-Datenpuffern 88 gespeichert. So wird das Testmuster in jedem der 8-Bit-Datenpuffer 88 gespeichert.

Anschließend veranlasst der externe Tester den Ein-Chip-Mikrocomputer, das Testmuster in die Speicherzellen zu schreiben. Fig. 6 illustriert die Schreibesequenz. Der externe Tester ändert das Steuersignal am Test-Pad 42 auf den hohen Pegel, wie durch Bezugszeichen 1 im Kreis angegeben ist. Dann wird die Zentralverarbeitungseinheit 30 inaktiv. Die Eingangs-/Ausgangsanschlüsse PORT3 und PORT4 werden fertig gemacht zum Empfang des Steuersignals und des Adresssignals von dem externen Tester. Die Auswahlschaltung 60 wählt den Satz von Signalleitungen 68 aus und die Auswahlschaltungen 64-1 und 64-2 wählen die Sätze von Signalleitungen 98-1 und 98-2 aus. Die Auswahlschaltungen 46 und 52 behalten den Satz von Signalleitungen 50 bei.

Der externe Tester ändert das Steuersignal an dem Kommunikations-Pad 82 auf den hohen Pegel. Dann antwortet die Auswahlschaltung 80 auf das Steuersignal an dem Kommunikations-Pad 82, den Satz von Signalleitungen 68 mit dem Satz von Signalleitungen 98-1 zu verbinden. Der externe Tester liefert das 8-Bit-Adress­ signal, das den höheren Teil einer Adresse angibt, an den Eingangs-/Aus­ gangsanschluss PORT4 und das 8-Bit-Adresssignal wird über die Auswahlschaltung 60, den Satz von Signalleitungen 68, die Auswahlschaltung 80, den Satz von Signalleitungen 98-1 und die Auswahlschaltung 64-1 dem Adressregister 84-1 geliefert. Das 8-Bit-Adresssignal wird in dem Adressregister 84-1 gespeichert wie durch Bezugszeichen 2 im Kreis angegeben ist.

Anschließend ändert der externe Tester das Steuersignal am Kommunikations-Pad 82 zu dem niedrigen Pegel. Die Auswahlschaltung 80 antwortet auf das Steuersignal an dem Kommunikations-Pad 82, den Satz von Signalleitungen 68 mit dem anderen Satz von Signalleitungen 98-2 zu verbinden. Der externe Tester liefert das 8-Bit-Adresssignal, das einen unteren Teil der Adresse angibt, an den Eingangs-/Ausgangsanschluss PORT4 und das 8-Bit-Adresssignal wird über die Auswahlschaltung 60, den Satz von Signalleitungen 68, die Auswahlschaltung 80, den Satz von Signalleitungen 98-2 und die Auswahlschaltung 64-2 dem Adressregister 84-2 zugeführt. Das 8-Bit-Adresssignal wird in dem Adressregister 84-2 gespeichert, wie durch Bezugszeichen 3 im Kreis angegeben ist.

Der externe Tester liefert das Steuersignal, das den Schreibe-Untermodus angibt, an den Eingangs-/Ausgangsanschluss 46 und das Steuersignal wird über die Auswahlschaltung 46, den Satz von Signalleitungen 50 und die Auswahlschaltung 52 zu dem Register 54 transferiert und darin gespeichert, wie durch Bezugszeichen 4 im Kreis angegeben ist. Das Steuersignal wird dekodiert und die dekodierten Signale veranlassen den Schreibe-Untermodus in der EEPROM. Das dekodierte Signal veranlasst die Datenpuffer 88, die Testmuster dem Eingangsdatenanschluss der EEPROM 36 zu liefern. Die Testmuster werden in die Speicherzellen geschrieben, denen die Adresse identisch mit der in den Adressregistern 84-1 und 84-2 gespeicherten Adresse zugeordnet sind.

Der externe Tester inkrementiert aufeinanderfolgend den unteren Teil der Adresse um vier und die Testmuster werden gleichzeitig in die ausgewählten Speicherzellen geschrieben. Wenn der untere Teil der Adresse FFH erreicht, ändert der externe Tester das Steuersignal an dem Kommunikation-Pad 82 zu dem niedrigen Pegel und inkrementiert aufeinanderfolgend den unteren Teil der Adresse. Schließlich werden die Testmuster in alle Speicherzellen geschrieben.

Nach Beendigung des Schreibens führt der externe Tester die Verifikation aus, wie in Fig. 7 gezeigt ist. Der externe Tester ändert das Steuersignal an dem Test-Pad 42 zu dem hohen Pegel, wie durch Bezugszeichen 1 im Kreis angegeben ist. Das Steuersignal macht die Eingangs-/Ausgangsanschlüsse PORT3 und PORT4 fertig zum Empfang des Steuersignals und des Adresssignals von dem externen Tester und die Auswahlschaltungen 64-1 und 64-2 verbinden die Sätze von Signalleitungen 98-1 und 98-2 mit den Adressregistern 84-1 bzw. 84-2. Die Auswahlschaltung 92 verbindet die Auswahlschaltung 90 mit dem Datenbus 76.

Der externe Tester liefert das Steuersignal, das den Verifikations-Untermodus angibt, an den Eingangs-/Ausgangsanschluss PORT3. Das Steuersignal wird über die Auswahlschaltung 46, den Satz von Signalleitungen 50 und die Auswahlschaltung 52 zu dem Register 54 transferiert und das Steuersignal wird in dem Register 54 gespeichert, wie durch Bezugszeichen 2 im Kreis angegeben ist. Das Steuersignal wird dekodiert und die dekodierten Signale werden der EEPROM 36 und dem Eingangs-/Ausgangsanschluss PORT6 geliefert. Der Verifikations-Un­ termodus wird in der EEPROM 36 veranlasst und der Eingangs-/Aus­ gangsanschluss PORT6 wird fertig gemacht zum Transfer des Datensignals zu dem externen Tester. Die EEPROM 36 setzt den Schwellenwert eines (nicht gezeigten) Leseverstärkers auf einen festgelegten Pegel und der Ausgangsdatenanschluss wird freigegeben.

Der externe Tester liefert das Steuersignal an dem Kommunikations-Pad 82 mit hohem Pegel. Das Steuersignal wird zu der Auswahlschaltung 80 transferiert und die Auswahlschaltung 80 verbindet den Satz von Signalleitungen 68 mit dem Satz von Signalleitungen 98-1. Der externe Tester liefert das 8-Bit-Adresssignal zu dem Eingangs-/Ausgangsanschluss PORT4. Das 8-Bit-Adresssignal wird über die Auswahlschaltung 60, den Satz von Signalleitungen 68, die Auswahlschaltung 80, den Satz von Signalleitungen 98-1 und die Auswahlschaltung 64-1 dem Adressregister 84-1 zugeführt und dort gespeichert, wie durch Bezugszeichen 3 im Kreis angegeben.

Der externe Tester ändert das Steuersignal vom Kommunikations-Pad 82 zu dem niedrigen Pegel. Das Steuersignal wird zu der Auswahlschaltung 80 transferiert und die Auswahlschaltung 80 verbindet den Satz von Signalleitungen 68 mit dem Satz von Signalleitungen 98-2. Der externe Tester liefert das 8-Bit-Adresssignal zu dem Eingangs-/Ausgangsanschluss PORT4. Das 8-Bit-Adresssignal wird über die Auswahlschaltung 60, den Satz von Signalleitungen 68, die Auswahlschaltung 80 und den Satz von Signalleitungen 98-2 und die Auswahlschaltung 64-2 dem Adressregister 84-2 zugeführt und dort gespeichert, wie durch Bezugszeichen 4 im Kreis angegeben ist. So wird eine Adresse in den Adressregistern 84-1 und 84-2 gespeichert und dem Adressanschluss der EEPROM 36 zugeführt.

Die EEPROM verbindet den Leseverstärker mit den der Adresse zugeordneten Speicherzellen über die Stromwege und der Leseverstärker schickt Strom über die Stromwege zu den ausgewählten Speicherzellen. Der Leseverstärker prüft die Potentialpegel an den Stromwegen, um zu sehen, ob die ausgewählten Speicherzellen den Strom entladen oder nicht. Wenn die Speicherzelle den Strom entlädt, wird der Potentialpegel an dem zugehörigen Stromweg niedriger als der Schwellenwert. Wenn andererseits die Speicherzelle den zugehörigen Stromweg von einer Entladungsleitung isoliert, übersteigt der Potentialpegel den Schwellenwert. Der Leseverstärker bestimmt den Logikpegel der in den ausgewählten Speicherzellen gespeicherten Test-Bits und liefert ein 8-Bit-Da­ tensignal, das die ausgelesenen Testmuster angibt, an den Ausgangsdatenanschluss.

Das Adressregister 84-2 liefert die niedrigsten zwei Bits an die Auswahlschaltung 90 als das Steuersignal und die Auswahlschaltung verbindet selektiv die 32 Ausgangsknoten des Ausgangsdatenanschlusses mit der Auswahlschaltung 92. Die Auswahlschaltung 92 transferiert das 8-Bit-Datensignal über den Datenbus 76 mit dem Eingangs-/Ausgangsanschluss PORT6, und welches wiederum von dem Eingangs-/Ausgangsanschluss PORT6 zu dem externen Tester transferiert wird, wie durch Bezugszeichen 5 im Kreis angegeben ist. Der externe Tester vergleicht das ausgelesene Testmuster mit dem geschriebenen Testmuster und diagnostiziert die Speicherzellen. Wenn die beiden niedrigsten Bits von [00] bis [11] sind, prüft der externe Tester die vier aus einem ausgewählten Wort ausgelesenen Testmuster.

Der externe Tester wiederholt die durch die Bezugszeichen 4 und 5 im Kreis angegebenen Schritte und inkrementiert die Adresse um eins. Die ausgelesenen Testmuster erreichen die vier Gruppen vom Ausgangspunkten. Jedoch verbindet die Auswahlschaltung 90 die vier Gruppen aufeinanderfolgend mit der Auswahlschaltung 92 und alle ausgelesenen Testmuster werden über den Eingangs-/Ausgangsanschluss PORT6 mit dem externen Tester verbunden.

Wenn der untere Teil der Adresse FFH erreicht, inkrementiert der externe Tester den oberen Teil der Adresse um eins und wiederholt die durch die Bezugszeichen 4 und 5 im Kreis angegebenen Schritte. So werden die 32 Test-Bits in vier Gruppen aufgeteilt und werden aufeinanderfolgend von der EEPROM 36 über den Eingangs-/Aus­ gangsanschluss PORT6 zu dem externen Tester ausgelesen. Dies führt zu einer Verringerung der für die Verifikation verwendeten Kommunikations-Pads 40.

Anschließend löscht der externe Tester das Testmuster von der EEPROM 36. Fig. 8 illustriert den Löschvorgang. Der externe Tester ändert das Steuersignal am Test-Pad 42 zu dem hohen Pegel, wie durch Bezugszeichen 1 im Kreis angegeben ist. Nach Etablierung des Testmodus in dem Ein-Chip-Mikrocomputer liefert der externe Tester das Steuersignal, das den Lösch-Untermodus, an den Eingangs-/Aus­ gangsanschluss PORT3 liefert. Das Steuersignal wird zu dem Register 54 transferiert und darin gespeichert, wie durch Bezugszeichen 2 im Kreis angegeben ist. Das Steuersignal wird dekodiert und die dekodierten Signale veranlassen den Lösch-Untermodus in der EEPROM 36. Dann werden die angesammelten Elektronen von den schwebenden Gates der Speicherzellen als Fowler-Nord­ heim-Tunnelstrom entfernt.

Nach dem Löschen wiederholt der externe Tester die Verifikation, um zu sehen, ob das Testmuster von allen Speicherzellen gelöscht ist. Wenn der gelöschte Zustand bestätigt wird, beendet der externe Tester den EEPROM-Test.

Nach den Tests wird der Halbleiter-Wafer in Halbleiterchips aufgeteilt und die Halbleiterchips werden in geeignete Gehäuse eingeschlossen. Die Kommunikations-Pads 40 werden mit den Signalpins verbunden. Während der Ein-Chip-Mikrocomputer in dem Datenverarbeitungsmodus arbeitet, werden die Eingangs-/Ausgangsdatenanschlüsse PORT3 und PORT4 über 8-Bit Datenwege verbunden, die durch graue Pfeile A1 bzw. A2 zu dem Datenbus 76 bezeichnet sind, die Zentralverarbeitungseinheit 30 wird mit dem Datenbus 76 durch einen 32-Bit Datenweg verbunden, der durch einen grauen Pfeil A3 zu dem Datenbus 76 angegeben ist, und über einen 16-Bit Adressweg, der durch einen grauen Pfeil A4 zu dem Adressanschluss der EEPROM 36 angegeben ist, und 32-Bit Datenwege, die durch graue Pfeile A5 und A6 angegeben sind, werden zwischen dem Datenbus 76 und dem Eingangsdatenanschluss/Ausgangsdatenanschluss der EEPROM 36 wie in Fig. 9 gezeigt angeboten. Der Ein-Chip-Mikrocomputer verhält sich ähnlich einem Standard-Ein-Chip-Mikrocomputer im Datenverarbeitungsmodus und aus Gründen der Einfachheit wird im folgenden keine weitere Beschreibung angegeben.

Fig. 10 illustriert ein Layout der Komponenten und der Eingangs-/Aus­ gangsanschlüsse PORT0 bis PORT13. Elektrische Leistung wird den Pads EP zugeführt und die Pads GND werden mit Masse verbunden. Der Test-Pad 42, der Kommunikations-Pad 82 und die Eingangs-/Ausgangsanschlüsse PORT3, PORT4 und PORT6 sind entlang einer Kante 102 des Halbleiterchips 103 angeordnet. Die EEPROM 36 belegt einen rechteckförmigen Bereich und der rechteckförmige Bereich hat eine lange Seitenlinie 100 parallel zur Kante 102. Somit werden die meisten der Pads 40, 42 und 82, die bei dem EEPROM-Test verwendet werden, mit den Komponenten über kurze Signalleitungen auf dem Halbleiterchip 103 verbunden und die Signale breiten sich ohne wesentliche Verzögerung fort.

Wie aus der vorangehenden Beschreibung deutlich wird, kommuniziert der externe Tester gleichzeitig mit den Produkten 104, die in zwei Reihen auf dem Halblei­ ter-Wafer angeordnet sind, über die Prüfanschlüsse 24, wie in Fig. 11 gezeigt ist. Der Hersteller beendet den EEPROM-Test innerhalb der halben Zeitperiode, die bei dem bekannten EEPROM-Test verbraucht wird. Somit verringert der Hersteller die Kosten des EEPROM-Tests.

Obwohl bestimmte Ausführungsbeispiele der vorliegenden Erfindung gezeigt und beschrieben wurden, ist es dem Fachmann offensichtlich, dass verschiedene Änderungen und Modifikationen ohne Abweichung von dem Gedanken und dem Umfang der vorliegenden Erfindung gemacht werden können.

Beispielsweise kann ein anderer Ein-Chip-Mikrocomputer einen Datenbus und einen Adressbus anstelle des gemeinsamen Busses 38 aufweisen.

Das Adresssignal kann in mehr als zwei Adressbit-Gruppen aufgeteilt werden. In diesem Fall wird der Kommunikations-Pad 82 durch einen Anschluss mit mehr als einem Pad ersetzt.

Noch ein weiterer Ein-Chip-Mikrocomputer kann die Adressbit-Gruppen in Intervallen transferieren, die 32-Bit Datensignale werden jedoch zwischen einem 32-Bit Datenanschluss und dem Datenanschluss der EEPROM 36 transferiert.

Noch ein weiterer Ein-Chip-Mikrocomputer kann Datenbit-Gruppen zwischen der EEPROM 36 und dem Datenanschluss PORT6 in Intervallen transferieren, das 16-Bit Adresssignal wird jedoch dem Adressanschluss direkt zugeführt.

Claims (22)

1. Auf einem Halbleiterchip (103) hergestellter Ein-Chip-Mikrocomputer mit einem Datenverarbeitungsmodus und einem Testmodus, aufweisend:
eine Zentralverarbeitungseinheit (30), die programmierte Befehle ausführt, die wenigstens einen Auftrag in dem Datenverarbeitungsmodus ausdrücken;
einen elektrisch löschbaren und programmierbaren Festwertspeicher (36), der Informationsteile speichert, die in dem Datenverarbeitungsmodus für die Zentralverarbeitungseinheit (30) verwendet werden, und welcher getestet wird, um zu sehen, ob die Informationsteile in dem Testmodus korrekt gehalten werden;
mehrere Kommunikations-Pads, die in eine erste Kommunikations-Pad-Grup­ pe (PORT1/PORT2; PORT0-PORT2/PORT5/PORT7-PORT13), die nur für den Auftrag in dem Datenverarbeitungsmodus verwendet wird und eine zweite Kommunikations-Pad-Gruppe (PORT3/PORT4/PORT6/42; PORT3/PORT4/PORT6/42/82) klassifiziert sind, die für den Test in dem Testmodus verfügbar ist; und
mehrere leitfähige Wege, die selektiv zwischen den mehreren Kommunikations-Pads, der Zentralverarbeitungseinheit und dem elektrisch löschbaren und programmierbaren Festwertspeicher verbunden werden,
dadurch gekennzeichnet, daß die Kommunikations-Pads der zweiten Kommunikations-Pad-Gruppe entlang einer Kante (43; 49; 102) des Halbleiterchips angeordnet sind.

2. Ein-Chip-Mikrocomputer nach Anspruch 1, wobei die mehreren leitfähigen Wege enthalten:
einen ersten leitfähigen Weg (70; 96/86-1-86-4/88/90/92), der zwischen einer ersten Untergruppe (PORT6) der zweiten Kommunikations-Pad-Gruppe und einem Datenanschluss des elektrisch löschbaren und programmierbaren Festwertspeichers (36) in dem Testmodus verbunden ist, um so ein erstes Datensignal, das ein Schreibe-Testmuster, das in den elektrisch löschbaren und programmierbaren Direktzugriffsspeicher geschrieben werden soll, angibt, zu dem Datenanschluss zu transferieren und ein zweites Datensignal, das ein Lese-Test­ muster, das von dem elektrisch löschbaren und programmierbaren Festwertspeicher gelesen wird, repräsentiert, zu der ersten Untergruppe (PORT6) zu transferieren,
einen zweiten leitfähigen Weg (58/60/68/64/66; 60/68/80/98-1, 98-2/64-1, 64-2/84-1, 84-2), der zwischen einer zweiten Untergruppe (PORT4) der zweiten Kommunikations-Pad-Gruppe und einem Adressanschluss des elektrisch löschbaren und programmierbaren Festwertspeichers (36) in dem Testmodus verbunden ist, um so ein erstes Adresssignal, das einen Adressort angibt, wo das Testmuster zu schreiben ist, zu dem Adressanschluss zu transferieren, und
einen dritten leitfähigen Weg (44/46/48/52/54/56; 46/52/54/56), der zwischen einer dritten Untergruppe (PORT3) der zweiten Kommunikations-Pad-Grup­ pe und einem Steueranschluss des elektrisch löschbaren und programmierbaren Festwertspeichers in dem Testmodus verbunden ist, um so ein erstes Steuersignal, das Befehle für den Test angibt, zu dem Steueranschluss zu transferieren.

3. Ein-Chip-Mikrocomputer nach Anspruch 2, wobei der elektrisch löschbare und programmierbare Festwertspeicher (36) einen rechteckigen Bereich auf dem Halbleiterchip (103) belegt, der ein Paar von Seitenlinien im wesentlichen parallel zu der Kante (102) aufweist, und wobei der erste leitfähige Weg, der zweite leitfähige Weg und der dritte leitfähige Weg sich zwischen den ersten, zweiten und dritten Untergruppen der zweiten Kommunikations-Pad-Gruppe entlang der Kante und einer (100) der Seitenlinien des Paares erstreckt.

4. Ein-Chip-Mikrocomputer nach Anspruch 2 oder 3, wobei die mehreren leitfähigen Wege ferner einen vierten leitfähigen Weg (38) enthalten, der als gemeinsamer Bus dient, und wobei der erste leitfähige Weg einen ersten leitfähigen Unterweg (70) aufweist, der zwischen der ersten Untergruppe (PORT6) der zweiten Kommunikations-Pad-Gruppe und dem vierten leitfähigen Weg verbunden ist und ein zweiter leitfähiger Unterweg zwischen dem vierten leitfähigen Weg und dem Datenanschluss verbunden ist.

5. Ein-Chip-Mikrocomputer nach einem der Ansprüche 2 bis 4, wobei der dritte leitfähige Weg ein Register (52) zum Speichern des ersten Steuersignals, das die Befehle angibt und einen Dekoder (54) aufweist, der zwischen dem Register und dem Steueranschluss verbunden ist, um so den Befehl zu dem elektrisch löschbaren und programmierbaren Festwertspeicher (36) zu transferieren.

6. Ein-Chip-Mikrocomputer nach einem der Ansprüche 2 bis 5, wobei die erste Untergruppe (PORT6), die zweite Untergruppe (PORT4) und die dritte Untergruppe (PORT3) bidirektionale Signalanschlüsse sind, die weiterhin für den Datenverarbeitungsmodus verfügbar sind.

7. Ein-Chip-Mikrocomputer nach Anspruch 6, wobei die mehreren leitfähigen Wege ferner aufweisen:
einen vierten leitfähigen Weg (38), der als gemeinsamer Bus dient,
einen fünften leitfähigen Weg (62), der mit dem vierten leitfähigen Weg zur Transferierung eines dritten Datensignals zwischen der zweiten Untergruppe und dem vierten leitfähigen Weg in dem Datenverarbeitungsmodus verbunden ist,
einen sechsten leitfähigen Weg (48), der mit dem vierten leitfähigen Weg zum Transfer eines vierten Datensignals zwischen der dritten Untergruppe und dem vierten leitfähigen Weg in dem Datenverarbeitungsmodus verbunden ist,
einen siebten leitfähigen Weg, der mit dem vierten leitfähigen Weg zum Transfer eines zweiten Adresssignals zu dem Adressanschluss in dem Datenverarbeitungsmodus verbunden ist, und
einen achten leitfähigen Weg, der mit dem vierten leitfähigen Weg zum Transfer eines zweiten Steuersignals, das die Befehle angibt, zu dem Steueranschluss verbunden ist.

8. Ein-Chip-Mikrocomputer nach Anspruch 7, wobei der zweite leitfähige Weg eine erste Auswahlschaltung (60) zur selektiven Verbindung der zweiten Untergruppe (PORT4) mit dem zweiten leitfähigen Weg und dem fünften leitfähigen Weg (62) und eine zweite Auswahlschaltung (64) zur selektiven Verbindung des zweiten leitfähigen Weges und des siebten leitfähigen Weges mit dem Adressanschluss des elektrisch löschbaren und programmierbaren Festwertspeichers (36) aufweist, und der dritte leitfähige Weg eine dritte Auswahlschaltung (46) aufweist, die selektiv die dritte Untergruppe (PORT3) mit dem dritten leitfähigen Weg und dem sechsten leitfähigen Weg und eine vierte Auswahlschaltung (52) zur selektiven Verbindung des dritten leitfähigen Weges und des achten leitfähigen Weges mit dem Steueranschluss des elektrisch löschbaren und programmierbaren Festwertspeichers (36) aufweist.

9. Ein-Chip-Mikrocomputer nach Anspruch 8, wobei die zweite Kommunikations-Pad-Gruppe ferner eine vierte Untergruppe (42) zum Transfer eines dritten Steuersignals, das einen des Datenverarbeitungsmodus und des Testmodus angibt, aufweist, und wobei die erste Auswahlschaltung, die zweite Auswahlschaltung, die dritte Auswahlschaltung und die vierte Auswahlschaltung auf das dritte Steuersignal antworten, die leitfähigen Wege darin in Abhängigkeit von dem durch das dritte Steuersignal repräsentierten Betriebsmodus zu ändern.

10. Ein-Chip-Mikrocomputer nach Anspruch 9, wobei die vierte Auswahlschaltung (52) selektiv den dritten leitfähigen Weg und den achten leitfähigen Weg mit einem Register (54) zum Speichern eines des ersten und zweiten Steuersignals verbindet, und wobei das Register über einen Dekoder (56) mit dem Steueranschluss verbunden ist, um eines des ersten und zweiten Steuersignals in dekodierte Signale zu dekodieren, die die Befehle angeben.

11. Ein-Chip-Mikrocomputer nach Anspruch 10, wobei eines der dekodierten Signale der ersten Untergruppe (PORT6) zugeführt wird, um selektiv das erste Datensignal und das zweite Datensignal durchzulassen.

12. Ein-Chip-Mikrocomputer nach Anspruch 2, wobei das erste Adresssignal in mehrere Adressbit-Gruppen aufgeteilt wird, die von der ersten Untergruppe (PORT4) dem Adressanschluss in Intervallen zugeführt wird.

13. Ein-Chip-Mikrocomputer nach Anspruch 12, wobei der zweite leitfähige Weg mehrere Adressregister (84-1/84-2) zum jeweiligen Speichern der mehreren Adressbit-Gruppen aufweist und mit dem Adressanschluss verbunden ist, um das erste Adresssignal zu dem Adressanschluss zu liefern.

14. Ein-Chip-Mikrocomputer nach Anspruch 13, wobei der zweite leitfähige Weg ferner eine zwischen der zweiten Untergruppe (PORT4) und den mehreren Adressregistern (84-1/84-2) verbundene erste Auswahlschaltung (80) aufweist und die zweite Kommunikations-Pad-Gruppe ferner eine vierte Untergruppe (82) zum Transfer eines zweiten Steuersignals zu der ersten Auswahlschaltung (80) in dem Testmodus aufweist, um selektiv die zweite Untergruppe mit den mehreren Adressregistern zu verbinden.

15. Ein-Chip-Mikrocomputer nach Anspruch 14, wobei die mehreren leitfähigen Wege ferner einen vierten leitfähigen Weg (78), der mit der Zentralverarbeitungseinheit (30) verbunden ist, zum Transfer eines zweiten Adresssignals zu dem Adressanschluss in dem Datenverarbeitungsmodus aufweist, und der zweite leitfähige Weg ferner mehrere zweite Auswahlschaltungen (64-1/64-2) aufweist, die auf ein drittes Steuersignal, das einen Betriebsmodus angibt, antworten, selektiv die erste Auswahlschaltung (80) und den vierten leitfähigen Weg (78) mit den mehreren Adressregistern in Abhängigkeit von dem durch das dritte Steuersignal repräsentierten Betriebsmodus verbinden.

16. Ein-Chip-Mikrocomputer nach Anspruch 2, wobei der erste leitfähige Weg mehrere Datenregister (88) aufweist, die parallel angeordnet und mit dem Datenanschluss des elektrisch löschbaren und programmierbaren Festwertspeichers verbunden sind, und das erste Datensignal gleichzeitig den mehreren Datenregistern zugeführt wird, um so das Schreibe-Testmuster in jedem der mehreren Datenregister abzuspeichern.

17. Ein-Chip-Mikrocomputer nach Anspruch 16, wobei der erste leitfähige Weg ferner eine erste Auswahlschaltung (90) aufweist, die mit dem Datenanschluss verbunden ist und selektiv leitfähige Knoten des Datenanschlusses mit der ersten Untergruppe (PORT6) verbindet.

18. Ein-Chip-Mikrocomputer nach Anspruch 17, wobei die mehreren leitfähigen Wege ferner einen vierten leitfähigen Weg (76) enthalten, der als ein Bussystem dient, und wobei der erste leitfähige Weg ferner einen ersten leitfähigen Unterweg, der zwischen der ersten Untergruppe (PORT6) und dem vierten leitfähigen Weg (76) verbunden ist, mehrere zweite leitfähige Unterwege (96), die parallel zwischen dem vierten leitfähigen Weg und den mehreren Datenregistern (88) verbunden sind, und einen dritten leitfähigen Unterweg aufweist, der mit der ersten Auswahlschaltung zum Transfer des ausgelesenen Testmusters über den vierten leitfähigen Weg und den ersten leitfähigen Unterweg zu der ersten Untergruppe verbunden ist.

19. Ein-Chip-Mikrocomputer nach Anspruch 2, wobei das erste Adresssignal in mehrere Adressbit-Gruppen aufgeteilt wird, die von der ersten Untergruppe zu dem Adressanschluss in Intervallen geliefert wird, und wobei der erste leitfähige Weg mehrere Datenregister (88) aufweist, die parallel angeordnet und mit dem Datenanschluss des elektrisch löschbaren und programmierbaren Festwertspeichers verbunden ist, und wobei das erste Datensignal den mehreren Datenregistern gleichzeitig zugeführt wird, um das Schreibe-Testmuster in jedem der mehreren Datenregister zu speichern.

20. Ein-Chip-Mikrocomputer nach Anspruch 19, wobei die erste Untergruppe (PORT6), die zweite Untergruppe (PORT4) und die dritte Untergruppe (PORT3) weiterhin für einen Datentransfer in dem Datenverarbeitungsmodus verfügbar sind.

21. Ein-Chip-Mikrocomputer nach Anspruch 20, wobei die mehreren leitfähigen Wege ferner einen vierten leitfähigen Weg (78), der als ein Adressbus zur Zuführung eines zweiten Adresssignals von der Zentralverarbeitungseinheit zu dem Adressanschluss, einen fünften leitfähigen Weg (76), der als ein Datenbus dient, einen sechsten leitfähigen Weg, der mit dem vierten leitfähigen Weg zum Transfer eines dritten Datensignals zu dem Datenanschluss in dem Datenverarbeitungsmodus verbunden ist, einen siebten leitfähigen Weg, der mit dem Datenanschluss zum Transfer eines vierten Datensignals von dem Datenanschluss in dem Datenverarbeitungsmodus verbunden ist und einen achten leitfähigen Weg aufweist, der mit dem fünften Datensignal zwischen der zweiten Untergruppe und dem vierten leitfähigen Weg verbunden ist,
wobei der erste leitfähige Weg ferner einen zwischen der ersten Untergruppe (PORT6) und dem vierten leitfähigen Weg (70) verbundene erste leitfähige Untergruppe aufweist, die mit mehreren Datenregister (88) parallel zu dem Datenanschluss verbunden sind und jeweils das Schreibe-Testmuster speichern, einen zweiten leitfähigen Unterweg (96), der zwischen dem vierten leitfähigen Weg und den mehreren Datenregistern zur gleichzeitigen Zuführung des ersten Datensignals zu den mehreren Datenregistern, erste Auswahlschaltungen (86-1 bis 86-4) zur selektiven Verbindung des zweiten leitfähigen Unterweges und des sechsten leitfähigen Weges mit den mehreren Datenregistern in Abhängigkeit von einem Betriebsmodus, eine zweite Auswahlschaltung (90), die mit dem Datenanschluss zum selektiven Transfer des ausgelesenen Testmusters zur Verbindung leitfähiger Knoten des Datenanschlusses, einen dritten leitfähigen Unterweg, der mit dem vierten leitfähigen Weg (76) zum selektiven Transfer des zweiten Datensignals und des vierten Datensignals dahin und eine dritte Auswahlschaltung (92) aufweist, die die zweite Auswahlschaltung und den siebten leitfähigen Weg selektiv mit dem dritten leitfähigen Unterweg in Abhängigkeit von dem Betriebsmodus verbindet, und
wobei der zweite leitfähige Weg einen ersten leitfähigen Unterweg (68) zum Transfer der Adressbit-Gruppen in Intervallen, eine vierte Auswahlschaltung (60), die selektiv die zweite Untergruppe (PORT4) mit dem achten leitfähigen Weg und den ersten Unterweg des zweiten leitfähigen Weges in Abhängigkeit von dem Betriebsmodus verbindet, mehrere Adressregister (84-1/84-2) zum Speichern der jeweiligen Adressbit-Gruppen, eine fünfte Auswahlschaltung (80) zur selektiven Verbindung des ersten leitfähigen Unterweges des zweiten leitfähigen Weges mit deren Ausgangsanschlüssen und sechste Auswahlschaltungen (64-1/64-2) zur selektiven Verbindung der Ausgangsanschlüsse der fünften Auswahlschaltung und des vierten leitfähigen Weges mit den mehreren Registern in Abhängigkeit von dem Betriebsmodus aufweist.

22. Ein-Chip-Mikrocomputer nach einem der Ansprüche 1 bis 21, wobei die Informationsteile programmierte Befehle repräsentieren.